JP5610930B2 - 半導体装置 - Google Patents
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Description
本発明に係るさらに他の半導体装置は、主表面を有する半導体基板と、誘電体部と、第1不純物濃度を有する第1導電型の半導体領域と、第2不純物濃度を有する第2導電型の第1不純物領域と、第3不純物濃度を有する第2導電型の第2不純物領域と、第2導電型の第3不純物領域と、ゲート電極部と、導電性領域を含む空乏層阻止部とを備えている。誘電体部は、半導体基板の主表面に接触するように形成され、第1厚みおよび第1厚みよりも厚い第2厚みを有する。第1不純物濃度を有する第1導電型の半導体領域は、誘電体部に接触するように形成されている。第2不純物濃度を有する第2導電型の第1不純物領域は、半導体領域のうち第1厚みを有する誘電体部の部分の直上に位置する第1領域において、半導体領域の表面から第1深さにわたり形成されている。第3不純物濃度を有する第2導電型の第2不純物領域は、半導体領域のうち第2厚みを有する誘電体部の部分の直上に位置する第2領域に向かって第1不純物領域から延在し、半導体領域の表面から所定の深さにわたり形成されている。第2導電型の第3不純物領域は、第2不純物領域から距離を隔てられ、第2領域において半導体領域の表面から所定の深さにわたり形成されている。ゲート電極部は、第2不純物領域と第3不純物領域とによって挟まれた半導体領域の部分の表面上にゲート絶縁膜を介在させて形成されている。導電性領域を含む空乏層阻止部は、第2領域における所定の位置において、半導体領域の表面から誘電体部に達するように形成されている。その空乏層阻止部は、半導体領域とは電気的に絶縁され、第3不純物領域に電気的に接続された導電体部により形成されている。
本発明に係るさらに他の半導体装置は、主表面を有する半導体基板と、誘電体部と、第1不純物濃度を有する第1導電型の半導体領域と、第2不純物濃度を有する第2導電型の第1不純物領域と、第3不純物濃度を有する第2導電型の第2不純物領域と、第2導電型の第3不純物領域と、ゲート電極部と、導電性領域を含む空乏層阻止部とを備えている。誘電体部は、半導体基板の主表面に接触するように形成され、第1厚みおよび第1厚みよりも厚い第2厚みを有する。第1不純物濃度を有する第1導電型の半導体領域は、誘電体部に接触するように形成されている。第2不純物濃度を有する第2導電型の第1不純物領域は、半導体領域のうち第1厚みを有する誘電体部の部分の直上に位置する第1領域において、半導体領域の表面から第1深さにわたり形成されている。第3不純物濃度を有する第2導電型の第2不純物領域は、半導体領域のうち第2厚みを有する誘電体部の部分の直上に位置する第2領域に向かって第1不純物領域から延在し、半導体領域の表面から所定の深さにわたり形成されている。第2導電型の第3不純物領域は、第2不純物領域から距離を隔てられ、第2領域において半導体領域の表面から所定の深さにわたり形成されている。ゲート電極部は、第2不純物領域と第3不純物領域とによって挟まれた半導体領域の部分の表面上にゲート絶縁膜を介在させて形成されている。導電性領域を含む空乏層阻止部は、第2領域における所定の位置において、半導体領域の表面から誘電体部に達するように形成されている。その空乏層阻止部は、半導体領域を貫通して半導体領域の表面から誘電体部に達するように形成された絶縁体部と、絶縁体部を取り囲む半導体領域の部分に形成され、第1不純物濃度よりも高い第4不純物濃度を有する第1導電型の第4不純物領域とにより形成されている。
本発明に係るさらに他の半導体装置によれば、第2領域における所定の位置において、半導体領域の表面から誘電体部に達するように導電性領域を含む空乏層阻止部が形成されており、その空乏層阻止部は、半導体領域とは電気的に絶縁され、第3不純物領域に電気的に接続された導電体部により形成されている。これにより、オフ状態において、第1不純物領域と半導体領域との界面から半導体領域へ向かって拡がる空乏層が第3不純物領域にまで拡がるのを、耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
本発明に係るさらに他の半導体装置によれば、第2領域における所定の位置において、半導体領域の表面から誘電体部に達するように導電性領域を含む空乏層阻止部が形成されており、その空乏層阻止部は、半導体領域を貫通して半導体領域の表面から誘電体部に達するように形成された絶縁体部と、絶縁体部を取り囲む半導体領域の部分に形成され、第1不純物濃度よりも高い第4不純物濃度を有する第1導電型の第4不純物領域とにより形成されている。これにより、オフ状態において、第1不純物領域と半導体領域との界面から半導体領域へ向かって拡がる空乏層が第3不純物領域にまで拡がるのを、耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
ここでは、IGBTの第1例について説明する。図2および図3に示すように、半導体基板1の主表面に接触するように誘電体部3が形成されている。誘電体部3には、相対的に厚みの薄い部分3aと相対的に厚みの厚い部分3bとが設けられている。厚みの厚い部分3bでは、誘電体膜12が形成されている。その誘電体部3の表面に接触するように、所定の厚さのN-半導体層2が形成されている。N-半導体層2の不純物濃度は、たとえば、5×1014/cm3〜5×1015/cm3程度である。誘電体部3のうち相対的に厚みの薄い部分3aの直上に位置するN-半導体層2の領域(領域A)では、N-半導体層2の表面から所定の深さにわたり、N型不純物領域5が形成されている。そのN型不純物領域5を側方と下方とから取り囲むように、N-半導体層2の表面からN型不純物領域5よりも深い領域にわたりP型不純物領域4が形成されている。N型不純物領域5とN-半導体層2とによって挟まれたP型不純物領域4の部分の表面上にゲート絶縁膜8を介在させてゲート電極9が形成されている。また、P型不純物領域4およびN型不純物領域5に接触するように、エミッタ電極10が形成されている。
なお、上述した半導体装置では、平面構造として、図2に示すように、P型不純物領域6は、N型不純物領域13を取り囲むように形成された場合を例に挙げて説明した。P型不純物領域6の平面構造としては、図9に示すように、延在するN型不純物領域13に対して、延在方向と交差する一方と他方とにそれぞれ間隔を隔てて、P型不純物領域6を配置させてもよい。このような配置の半導体装置においても、P型不純物領域6へ向かって空乏層31が拡がるのを、耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
ここでは、IGBTの第2例について説明する。図10に示すように、誘電体部3のうち相対的に厚みの厚い部分3bの直上に位置するN-半導体層2の領域(領域B)において、N-半導体層2の表面から誘電体部3に達するように、空乏層阻止部として、絶縁膜14と導電体部15が形成されている。導電体部15は、たとえば、ポリシリコン膜等から形成され、N-半導体層2とは絶縁膜14により電気的に絶縁されて、コレクタ電極11に電気的に接続されている。なお、これ以外の構成については、図3に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
ここでは、IGBTの第3例について説明する。図12に示すように、誘電体部のうち相対的に厚みの厚い部分3bの直上に位置するN-半導体層2の領域(領域B)において、N-半導体層2の表面から誘電体部3に達するように、空乏層阻止部として、N型不純物領域13と絶縁膜14が形成されている。なお、これ以外の構成については、図3に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
ここでは、IGBTの第4例について説明する。この半導体装置は、図3に示す半導体装置におけるN型不純物領域7を、P型不純物領域6を取り囲むN型不純物領域に置き換えたものである。図14に示すように、P型不純物領域6を側方と下方とから取り囲むようにN型不純物領域7bが形成されている。なお、これ以外の構成については、図3に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
ここでは、IGBTの第5例について説明する。この半導体装置は、図3に示す半導体装置におけるN型不純物領域7を、コレクタ電極に接続させたものである。図16に示すように、コレクタ電極11に電気的に接続されるように、N-半導体層2の表面から所定の深さにわたりN型不純物領域16が形成されている。
上述した半導体装置では、N型不純物領域16を、P型不純物領域6に対してP型不純物領域4の側に配置した場合(配置A)について説明した。N型不純物領域16の配置パターンとしては、この他に、図18に示すように、N型不純物領域16を、P型不純物領域6に対してP型不純物領域4が位置する側とは反対の側に配置してもよい(配置B)。この場合、オン動作の際に、N-半導体層2に注入された電子がN型不純物領域16へ流れる経路が配置Aの場合に比べて多少遠回りになるため、MOSFETとして動作する時間がより短くなり、その分IGBTとして動作することになる。
また、N型不純物領域16の配置パターンとしては、図20、図21および図22に示すように、N型不純物領域16とP型不純物領域6とを、N型不純物領域13が延在する方向に沿って交互に配置させてもよい(配置C)。図23および図24に示すように、配置Cの場合においても、オフ状態においては、P型不純物領域6へ向かって空乏層が拡がるのを、空乏層阻止部として、N-半導体層2の表面から誘電体部3に達するように形成されたN型不純物領域13によって、耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
ここでは、IGBTの第6例について説明する。この半導体装置は、図16に示されるN型不純物領域16およびP型不純物領域6を側方と下方とから取り囲むようにP-不純物領域を形成したものである。図25に示すように、N型不純物領域16およびP型不純物領域6を側方と下方とから取り囲むように、N-半導体層2の表面から所定の深さにわたりP-不純物領域17が形成されている。P-不純物領域17の不純物濃度は、P型不純物領域6の不純物濃度よりも低く設定されている。
上述した半導体装置では、N型不純物領域16を、P型不純物領域6に対してP型不純物領域4の側に配置した場合(配置A)について説明した。N型不純物領域16の配置パターンとしては、この他に、図27に示すように、N型不純物領域16を、P型不純物領域6に対してP型不純物領域4が位置する側とは反対の側に配置してもよい(配置B)。
また、図29に示すように、P-不純物領域17を側方と下方とから取り囲むように、N-半導体層2の表面から所定の深さにわたりN型不純物領域22を形成してもよい。
さらに、N型不純物領域16とP型不純物領域6の配置パターンとしては、図31、図32、図33および図34に示すように、N型不純物領域16とP型不純物領域6とを、N型不純物領域13が延在する方向に沿って交互に配置させてもよい(配置C)。図35および図36に示すように、配置Cの場合においても、オフ状態においては、P型不純物領域6へ向かって空乏層が拡がるのを、空乏層阻止部として、N-半導体層2の表面から誘電体部3に達するように形成されたN型不純物領域13によって、耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
ることができる。
ここでは、インバータ回路に適用されるpチャネル型のMOSトランジスタ(PMOS)の第1例について説明する。図37および図38に示すように、半導体基板1の主表面に接触するように誘電体部3が形成されている。誘電体部3には、相対的に厚みの薄い部分3aと相対的に厚みの厚い部分3bとが設けられている。その誘電体部3の表面に接触するように、所定の厚さのN-半導体層2が形成されている。N-半導体層2の不純物濃度は、たとえば、5×1014/cm3〜5×1015/cm3程度である。誘電体部3のうち相対的に厚みの薄い部分3aの直上に位置するN-半導体層2の領域(領域A)では、N-半導体層2の表面から所定の深さにわたり、P型不純物領域4が形成されている。P不純物領域4の不純物濃度は、たとえば、1×1016/cm3〜1×1019/cm3程度である。そのP型不純物領域4に接触するように、ドレイン電極19が形成されている。また、N-半導体層2の表面から所定の深さにわたり、P型不純物領域4に接しP型不純物領域4の不純物濃度よりも低い不純物濃度を有するP-不純物領域18が形成されている。P-不純物領域18の不純物濃度は、たとえば、2×1015/cm3〜2×1016/cm3程度である。
上述した半導体装置では、空乏層阻止部として、N-半導体層2の表面から誘電体部3に達するN型不純物領域13を例に挙げて説明した。空乏層阻止部としては、図10に示されるように、トレンチ内に絶縁膜14および導電体部15を形成した構造を適用してもよい。この場合には、図41に示すように、N-半導体層2の表面から所定の深さにわたりN型不純物領域21が形成されている。また、そのN型不純物領域とP型不純物領域6とに接触するようにソース電極20が形成されている。トレンチ内に絶縁膜14を介在させて形成された導電体部15とソース電極20とが電気的に接続されている。
また、空乏層阻止部としては、図12に示されるように、トレンチの側壁にN型不純物領域13を形成し、そのトレンチに絶縁膜14を充填した構造を適用してもよい。この場合には、図43に示すように、トレンチの側壁に形成されるN型不純物領域13とP型不純物領域6に接触するようにソース電極20が形成される。
ここでは、図3に示される半導体装置に基づく平面構造のバリエーションについて説明する。図45に示すように、コレクタ電極が接続されるP型不純物領域6と、空乏層阻止部としてのN型不純物領域13とが、一方向に沿って交互に配置されている。図46および図47に示すように、P型不純物領域6は、N-半導体層2の表面から所定の深さにわたり形成されている。また、図46および図48に示すように、N型不純物領域13は、N-半導体層2の表面から誘電体部3に達するように形成されている。なお、これ以外の構成については、図3等に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
平面構造のバリエーションとして、図3に示す半導体装置に基づく平面構造を例に挙げて説明した。そのバリエーションとしては、図10に示される半導体装置に基づくものであってもよい。この場合には、図51に示すように、コレクタ電極が接続されるP型不純物領域6と、空乏層阻止部としての絶縁膜14および導電体部15とが、一方向に沿って交互に配置されている。図51および図52に示すように、P型不純物領域6は、N-半導体層2の表面から所定の深さにわたり形成されている。また、図51および図53に示すように、絶縁膜14および導電体部15は、N-半導体層2の表面から誘電体部3に達するように形成されている。
さらに、平面構造のバリエーションとしては、図12に示される半導体装置に基づくものであってもよい。この場合には、図56に示すように、コレクタ電極が接続されるP型不純物領域6と、空乏層阻止部としてのN型不純物領域13および絶縁膜14とが、一方向に沿って交互に配置されている。図56および図57に示すように、P型不純物領域6は、N-半導体層2の表面から所定の深さにわたり形成されている。また、図56および図58に示すように、N型不純物領域13および絶縁膜14は、N-半導体層2の表面から誘電体部3に達するように形成されている。
ここでは、図25に示される半導体装置に基づく平面構造のバリエーションについて説明する。図61に示すように、コレクタ電極が接続されるP型不純物領域6等と、空乏層阻止部としての絶縁膜14および導電体部15とが、一方向に沿って交互に配置されている。図61および図62に示すように、P型不純物領域6は、N-半導体層2の表面から所定の深さにわたり形成されている。また、図61および図63に示すように、絶縁膜14および導電体部15は、N-半導体層2の表面から誘電体部3に達するように形成されている。なお、これ以外の構成については、図24に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
ここでは、図38に示される半導体装置に基づく平面構造のバリエーションについて説明する。図66に示すように、ソース電極が接続されるP型不純物領域6と、空乏層阻止部としてのN型不純物領域13とが、一方向に沿って交互に配置されている。図66および図67に示すように、P型不純物領域6は、N-半導体層2の表面から所定の深さにわたり形成されている。また、図66および図68に示すように、N型不純物領域13は、N-半導体層2の表面から誘電体部3に達するように形成されている。なお、これ以外の構成については、図38に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
平面構造のバリエーションとして、図38に示す半導体装置に基づく平面構造を例に挙げて説明した。そのバリエーションとしては、図41に示される半導体装置に基づくものであってもよい。この場合には、図71に示すように、ソース電極20aが接続されるP型不純物領域6と、空乏層阻止部としての絶縁膜14および導電体部15とが、一方向に沿って交互に配置されている。図71および図72に示すように、P型不純物領域6は、N-半導体層2の表面から所定の深さにわたり形成されている。また、図71および図73に示すように、絶縁膜14および導電体部15は、N-半導体層2の表面から誘電体部3に達するように形成されている。P型不純物領域6と導電体部15とは、ソース電極20aと電極20bを介して電気的に接続されている。
さらに、平面構造のバリエーションとしては、図43に示される半導体装置に基づくものであってもよい。この場合には、図76に示すように、ソース電極20が接続されるP型不純物領域6と、空乏層阻止部としてのN型不純物領域13および絶縁膜14とが、一方向に沿って交互に配置されている。図76および図77に示すように、P型不純物領域6は、N-半導体層2の表面から所定の深さにわたり形成されている。また、図76および図78に示すように、N型不純物領域13および絶縁膜14は、N-半導体層2の表面から誘電体部3に達するように形成されている。N型不純物領域13とP型不純物領域6とは、ソース電極20によって電気的に接続されている。
Claims (18)
- 主表面を有する半導体基板と、
前記半導体基板の主表面に接触するように形成され、第1厚みおよび前記第1厚みよりも厚い第2厚みを有する誘電体部と、
前記誘電体部に接触するように形成され、第1不純物濃度を有する第1導電型の半導体領域と、
前記半導体領域のうち前記第1厚みを有する前記誘電体部の部分の直上に位置する第1領域において、前記半導体領域の表面から第1深さにわたり形成された第1導電型の第1不純物領域と、
前記第1領域において、前記第1不純物領域を側方と下方とから取り囲むように、前記半導体領域の表面から前記第1深さよりも深い第2深さにわたり形成された第2導電型の第2不純物領域と、
前記第1不純物領域と前記半導体領域とによって挟まれた前記第2不純物領域の部分の表面上にゲート絶縁膜を介在させて形成されたゲート電極部と、
前記第2不純物領域から距離を隔てられた、前記半導体領域のうち前記第2厚みを有する前記誘電体部の部分の直上に位置する第2領域において、前記半導体領域の表面から第3深さにわたり形成された第2不純物濃度を有する第2導電型の第3不純物領域と、
前記第2領域における所定の位置において、前記半導体領域の表面から前記誘電体部に達するように形成された、導電性領域を含む空乏層阻止部と、
前記第3不純物領域に対して、前記第2不純物領域の側に形成された第1導電型の他の空乏層阻止部と
を備えた、半導体装置。 - 前記空乏層阻止部は、前記第3不純物領域に対して前記第2不純物領域が位置する側と反対側に配置される第1配置、および、前記第3不純物領域と前記空乏層阻止部とが一方向に沿って交互に配置された第2配置のいずれかの配置となるように形成された、請求項1記載の半導体装置。
- 前記空乏層阻止部は、前記第1不純物濃度よりも高い第3不純物濃度を有する第1導電型の第4不純物領域により形成された、請求項2記載の半導体装置。
- 前記空乏層阻止部は、前記半導体領域とは電気的に絶縁され、前記第3不純物領域に電気的に接続された導電体部により形成された、請求項2記載の半導体装置。
- 前記空乏層阻止部は、
前記半導体領域を貫通して前記半導体領域の表面から前記誘電体部に達するように形成された絶縁体部と、
前記絶縁体部を取り囲む前記半導体領域の部分に形成され、前記第1不純物濃度よりも高い第3不純物濃度を有する第1導電型の第4不純物領域と
により形成された、請求項2記載の半導体装置。 - 前記空乏層阻止部は第1配置となるように形成され、
前記第3不純物領域を側方と下方とから取り囲むように、前記半導体領域の表面から前記第3深さよりも深い第4深さにわたり形成された第1導電型の第5不純物領域を備え、
前記第5不純物領域は前記他の空乏層阻止部を含む、請求項2〜5のいずれかに記載の半導体装置。 - 前記空乏層阻止部は第1配置となるように形成され、
前記第2領域における、前記第3不純物領域に対して前記第2不純物領域が位置する側において、前記半導体領域の表面から所定の深さにわたり形成され、前記第3不純物領域に電気的に接続されて、前記第1不純物濃度よりも高い第4不純物濃度を有する第1導電型の第6不純物領域を備え、
前記第6不純物領域は前記他の空乏層阻止部を含む、請求項2〜5のいずれかに記載の半導体装置。 - 前記空乏層阻止部は第1配置となるように形成され、
前記第2領域における、前記第3不純物領域に対して前記第2不純物領域が位置する側とは反対の側において、前記半導体領域の表面から所定の深さにわたり形成され、前記第3不純物領域に電気的に接続されて、前記第1不純物濃度よりも高い第4不純物濃度を有する第1導電型の第6不純物領域を備えた、請求項2〜5のいずれかに記載の半導体装置。 - 前記空乏層阻止部は第1配置となるように形成され、
前記第2領域において、前記半導体領域の表面から所定の深さにわたり形成され、前記第3不純物領域に電気的に接続されて、前記第1不純物濃度よりも高い第3不純物濃度を有する第1導電型の複数の第6不純物領域を備えるとともに、前記第3不純物領域を複数備え、
複数の前記第3不純物領域と複数の前記第6不純物領域は、前記空乏層阻止部が延在する方向に沿って交互に配置された、請求項2〜5のいずれかに記載の半導体装置。 - 前記第2領域において、前記第3不純物領域および前記第6不純物領域を側方と下方とから取り囲むように形成され、前記第2不純物濃度よりも低い第5不純物濃度を有する第2導電型の第7不純物領域を備えた、請求項7〜9のいずれかに記載の半導体装置。
- 前記第2領域において、前記第7不純物領域を側方と下方とから取り囲むように形成された第1導電型の第8不純物領域を備えた、請求項10記載の半導体装置。
- 前記空乏層阻止部は第2配置となるように形成され、
前記第2領域における、前記第3不純物領域に対して前記第2不純物領域が位置する側において、前記半導体領域の表面から所定の深さにわたり形成され、前記第3不純物領域に電気的に接続されて、前記第1不純物濃度よりも高い第4不純物濃度を有する第1導電型の第6不純物領域と、
前記第2領域において、前記第3不純物領域および前記第6不純物領域を側方と下方とから取り囲むように形成され、前記第2不純物濃度よりも低い第5不純物濃度を有する第2導電型の第7不純物領域と
を備えた、請求項2〜5のいずれかに記載の半導体装置。 - 前記空乏層阻止部は第2配置となるように形成され、
前記第2領域における、前記第3不純物領域に対して前記第2不純物領域が位置する側とは反対の側において、前記半導体領域の表面から所定の深さにわたり形成され、前記第3不純物領域に電気的に接続されて、前記第1不純物濃度よりも高い第4不純物濃度を有する第1導電型の第6不純物領域と、
前記第2領域において、前記第3不純物領域および前記第6不純物領域を側方と下方とから取り囲むように形成され、前記第2不純物濃度よりも低い第5不純物濃度を有する第2導電型の第7不純物領域と
を備えた、請求項2〜5のいずれかに記載の半導体装置。 - 主表面を有する半導体基板と、
前記半導体基板の主表面に接触するように形成され、第1厚みおよび前記第1厚みよりも厚い第2厚みを有する誘電体部と、
前記誘電体部に接触するように形成され、第1不純物濃度を有する第1導電型の半導体領域と、
前記半導体領域のうち前記第1厚みを有する前記誘電体部の部分の直上に位置する第1領域において、前記半導体領域の表面から第1深さにわたり形成された第2不純物濃度を有する第2導電型の第1不純物領域と、
前記半導体領域のうち前記第2厚みを有する前記誘電体部の部分の直上に位置する第2領域に向かって前記第1不純物領域から延在し、前記半導体領域の表面から所定の深さにわたり形成され、前記第2不純物濃度よりも低い第3不純物濃度を有する第2導電型の第2不純物領域と、
前記第2不純物領域から距離を隔てられ、前記第2領域において前記半導体領域の表面から所定の深さにわたり形成された第2導電型の第3不純物領域と、
前記第2不純物領域と前記第3不純物領域とによって挟まれた前記半導体領域の部分の表面上にゲート絶縁膜を介在させて形成されたゲート電極部と、
前記第2領域における所定の位置において、前記半導体領域の表面から前記誘電体部に達するように形成された、導電性領域を含む空乏層阻止部と
を備え、
前記空乏層阻止部は、前記第3不純物領域と前記空乏層阻止部とが一方向に沿って交互に配置されるように形成された、半導体装置。 - 前記空乏層阻止部は、前記第1不純物濃度よりも高い第4不純物濃度を有する第1導電型の第4不純物領域により形成された、請求項14記載の半導体装置。
- 主表面を有する半導体基板と、
前記半導体基板の主表面に接触するように形成され、第1厚みおよび前記第1厚みよりも厚い第2厚みを有する誘電体部と、
前記誘電体部に接触するように形成され、第1不純物濃度を有する第1導電型の半導体領域と、
前記半導体領域のうち前記第1厚みを有する前記誘電体部の部分の直上に位置する第1領域において、前記半導体領域の表面から第1深さにわたり形成された第2不純物濃度を有する第2導電型の第1不純物領域と、
前記半導体領域のうち前記第2厚みを有する前記誘電体部の部分の直上に位置する第2領域に向かって前記第1不純物領域から延在し、前記半導体領域の表面から所定の深さにわたり形成され、前記第2不純物濃度よりも低い第3不純物濃度を有する第2導電型の第2不純物領域と、
前記第2不純物領域から距離を隔てられ、前記第2領域において前記半導体領域の表面から所定の深さにわたり形成された第2導電型の第3不純物領域と、
前記第2不純物領域と前記第3不純物領域とによって挟まれた前記半導体領域の部分の表面上にゲート絶縁膜を介在させて形成されたゲート電極部と、
前記第2領域における所定の位置において、前記半導体領域の表面から前記誘電体部に達するように形成された、導電性領域を含む空乏層阻止部と
を備え、
前記空乏層阻止部は、前記半導体領域とは電気的に絶縁され、前記第3不純物領域に電気的に接続された導電体部により形成された、半導体装置。 - 主表面を有する半導体基板と、
前記半導体基板の主表面に接触するように形成され、第1厚みおよび前記第1厚みよりも厚い第2厚みを有する誘電体部と、
前記誘電体部に接触するように形成され、第1不純物濃度を有する第1導電型の半導体領域と、
前記半導体領域のうち前記第1厚みを有する前記誘電体部の部分の直上に位置する第1領域において、前記半導体領域の表面から第1深さにわたり形成された第2不純物濃度を有する第2導電型の第1不純物領域と、
前記半導体領域のうち前記第2厚みを有する前記誘電体部の部分の直上に位置する第2領域に向かって前記第1不純物領域から延在し、前記半導体領域の表面から所定の深さにわたり形成され、前記第2不純物濃度よりも低い第3不純物濃度を有する第2導電型の第2不純物領域と、
前記第2不純物領域から距離を隔てられ、前記第2領域において前記半導体領域の表面から所定の深さにわたり形成された第2導電型の第3不純物領域と、
前記第2不純物領域と前記第3不純物領域とによって挟まれた前記半導体領域の部分の表面上にゲート絶縁膜を介在させて形成されたゲート電極部と、
前記第2領域における所定の位置において、前記半導体領域の表面から前記誘電体部に達するように形成された、導電性領域を含む空乏層阻止部と
を備え、
前記空乏層阻止部は、
前記半導体領域を貫通して前記半導体領域の表面から前記誘電体部に達するように形成された絶縁体部と、
前記絶縁体部を取り囲む前記半導体領域の部分に形成され、前記第1不純物濃度よりも高い第4不純物濃度を有する第1導電型の第4不純物領域と
により形成された、半導体装置。 - 前記空乏層阻止部は、前記第3不純物領域に対して前記第2不純物領域が位置する側と反対側に配置される第1配置、および、前記第3不純物領域と前記空乏層阻止部とが一方向に沿って交互に配置された第2配置のいずれかの配置となるように形成された、請求項16または17に記載の半導体装置。
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