JP2012049428A - 半導体装置 - Google Patents

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Abstract

【課題】さらなる耐圧特性の向上が図られる半導体装置を提供する。
【解決手段】半導体基板１の主表面上に、相対的に厚みの薄い部分３ａと厚い部分３ｂとを含む誘電体部３を介在させてＮ-半導体層２が形成されている。Ｎ-半導体層２の所定の領域では、Ｎ型不純物領域５とＰ型不純物領域４が形成されている。Ｎ型不純物領域５とＮ-半導体層２とによって挟まれたＰ型不純物領域４の部分の表面上にゲート電極９が形成されている。Ｐ型不純物領域４から距離を隔てられたＮ-半導体層２の所定の領域では、Ｐ型不純物領域６が形成されている。Ｎ-半導体層２の表面から誘電体部３に達するように、空乏層阻止部として、Ｎ-半導体層２の不純物濃度よりも高い不純物濃度を有するＮ型不純物領域１３が形成されている。
【選択図】図３

Description

本発明は半導体装置に関し、特に、主としてインバータ回路等に適用される半導体装置に関するものである。
誘導電動機等の負荷を動作させるために、直流電圧を交流電圧に変換するインバータ回路が用いられている。インバータ回路には、ＩＧＢＴをスイッチングさせる素子としてゲート絶縁型バイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）が適用されている。
この種の半導体装置では、ＳＯＩ（Silicon On Insulator）基板が適用されている。ＳＯＩ基板では、半導体基板の主表面上に絶縁膜を介在させてＮ-半導体層が形成されている。Ｎ-半導体層には、その表面から所定の深さにわたり第１Ｎ型不純物領域が形成されている。その第１Ｎ型不純物領域を側方と下方から取り囲むように、第１Ｐ型不純物領域が形成されている。第１Ｎ型不純物領域とＮ-半導体層とによって挟まれた第１Ｐ型不純物領域の部分の表面上にゲート絶縁膜を介在させてゲート電極が形成されている。また、第１Ｐ型不純物領域の表面と第１Ｎ型不純物領域の表面とに接触するように、エミッタ電極が形成されている。
第１Ｐ型不純物領域と距離を隔てられたＮ-半導体層の所定の領域には、その表面から所定の深さにわたり第２Ｐ型不純物領域が形成されている。第２Ｐ型不純物領域の表面に接触するようにコレクタ電極が形成されている。第２Ｐ型不純物領域に対して第１Ｐ型不純物領域が位置する側に所定の距離を隔てられた所定のＮ-半導体層の所定の領域には、その表面から所定の深さにわたり、空乏層のストッパとしての第２Ｎ型不純物領域が形成されている。エミッタ電極、コレクタ電極およびゲート電極により、ＩＧＢＴの各電極が構成される。
半導体装置がオフの状態では、第１Ｐ型不純物領域とＮ-半導体層との界面から主としてＮ-半導体層へ向かって空乏層が拡がる。このとき、Ｎ-半導体層の不純物濃度と厚さを調整することによって、Ｎ-半導体層の全体を空乏化させることができ、Ｎ-半導体層の表面における電界がおよそ均一になる状態において最大の耐圧が得られる。
この状態のもとで、エミッタ（電極）とコレクタ（電極）との距離（間隔）を拡げていくと、最終的にはコレクタ（電極）直下のＮ-半導体層の部分における電界の集中によって全体の耐圧が制限されることになる。上述したＩＧＢＴの場合、耐圧は、空乏層の端が第２Ｐ型不純物領域に接触するパンチスルー現象によって決まるか、あるいは、第２Ｐ型不純物領域、Ｎ-半導体層および第１Ｐ型不純物領域によって構成される寄生のＰＮＰトランジスタのリーク電流によって決まることになる。
従来、半導体装置の耐圧を上げるため、上述したように、空乏層のストッパとしての第２Ｎ型不純物領域を設ける手法が一般に採用されている。また、コレクタ電極をエミッタ側に向かって延在させる手法も採用されている。
一方、発明者は、特許文献１において、半導体基板とＮ-半導体層との間に所定の厚みを有する誘電体部を設けた半導体装置を提案した。この半導体装置では、コレクタ電極の直下に位置する誘電体部の厚みが、それ以外の領域に位置する誘電体部の厚みよりも厚く形成される。半導体基板、誘電体部およびＮ-半導体層の構造（積層構造）では、電界強度は各誘電率の比の逆数になる。このため、厚みのより厚い誘電体部を設けることによって、その誘電体部における電圧降下をより大きくすることができ、その分、空乏層が拡がろうとする、コレクタ（電極）直下のＮ-半導体層の部分における電圧降下を小さくすることができる。その結果、半導体装置全体の耐圧マージンが上がり、半導体装置の耐圧特性を向上させることができる。
特開平０６−１８８４３８号公報
上述したように、従来の半導体装置では、耐圧特性を向上させるために種々の提案がなされてきている。半導体装置としては、ＩＧＢＴの他に、ＩＧＢＴをスイッチング動作させる信号を発生する素子として適用されているｐチャネル型のＭＯＳ（Metal Oxide Semicondutor）トランジスタ（ＰＭＯＳ）についても、耐圧特性の向上が求められている。
本半導体装置は、上述した開発の一環でなされたものであり、その目的は、さらなる耐圧特性の向上が図られる半導体装置を提供することである。
本発明に係る半導体装置は、主表面を有する半導体基板と、誘電体部と、第１不純物濃度を有する第１導電型の半導体領域と、第１導電型の第１不純物領域と、第２導電型の第２不純物領域と、ゲート電極部と、第２不純物濃度を有する第２導電型の第３不純物領域と、導電性領域を含む空乏層阻止部とを備えている。誘電体部は、半導体基板の主表面に接触するように形成され、第１厚みおよび第１厚みよりも厚い第２厚みを有する。第１不純物濃度を有する第１導電型の半導体領域は、誘電体部に接触するように形成されている。第１導電型の第１不純物領域は、半導体領域のうち第１厚みを有する誘電体部の部分の直上に位置する第１領域において、半導体領域の表面から第１深さにわたり形成されている。第２導電型の第２不純物領域は、第１領域において、第１不純物領域を側方と下方とから取り囲むように、半導体領域の表面から第１深さよりも深い第２深さにわたり形成されている。ゲート電極部は、第１不純物領域と半導体領域とによって挟まれた第２不純物領域の部分の表面上にゲート絶縁膜を介在させて形成されている。第２不純物濃度を有する第２導電型の第３不純物領域は、第２不純物領域から距離を隔てられた、半導体領域のうち第２厚みを有する誘電体部の部分の直上に位置する第２領域において、半導体領域の表面から第３深さにわたり形成されている。導電性領域を含む空乏層阻止部は、第２領域における所定の位置において、半導体領域の表面から誘電体部に達するように形成されている。
本発明に係る他の半導体装置は、主表面を有する半導体基板と、誘電体部と、第１不純物濃度を有する第１導電型の半導体領域と、第２不純物濃度を有する第２導電型の第１不純物領域と、第３不純物濃度を有する第２導電型の第２不純物領域と、第２導電型の第３不純物領域と、ゲート電極部と、導電性領域を含む空乏層阻止部とを備えている。誘電体部は、半導体基板の主表面に接触するように形成され、第１厚みおよび第１厚みよりも厚い第２厚みを有する。第１不純物濃度を有する第１導電型の半導体領域は、誘電体部に接触するように形成されている。第２不純物濃度を有する第２導電型の第１不純物領域は、半導体領域のうち第１厚みを有する誘電体部の部分の直上に位置する第１領域において、半導体領域の表面から第１深さにわたり形成されている。第３不純物濃度を有する第２導電型の第２不純物領域は、半導体領域のうち第２厚みを有する誘電体部の部分の直上に位置する第２領域に向かって第１不純物領域から延在し、半導体領域の表面から所定の深さにわたり形成されている。第２導電型の第３不純物領域は、第２不純物領域から距離を隔てられ、第２領域において半導体領域の表面から所定の深さにわたり形成されている。ゲート電極部は、第２不純物領域と第３不純物領域とによって挟まれた半導体領域の部分の表面上にゲート絶縁膜を介在させて形成されている。導電性領域を含む空乏層阻止部は、第２領域における所定の位置において、半導体領域の表面から誘電体部に達するように形成されている。
本発明に係る半導体装置によれば、第２領域における所定の位置において、半導体領域の表面から誘電体部に達するように導電性領域を含む空乏層阻止部が形成されている。これにより、オフ状態において、第２不純物領域と半導体領域との界面から半導体領域へ向かって拡がる空乏層が第３不純物領域にまで拡がるのを、耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
本発明に係る他の半導体装置によれば、第２領域における所定の位置において、半導体領域の表面から誘電体部に達するように導電性領域を含む空乏層阻止部が形成されている。これにより、オフ状態において、第１不純物領域と半導体領域との界面から半導体領域へ向かって拡がる空乏層が第３不純物領域にまで拡がるのを、耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
本発明の各実施の形態に係る半導体装置が適用されるインバータ回路を示す図である。 本発明の実施の形態１に係る半導体装置を示す部分平面図である。 同実施の形態において、図２に示す断面線ＩＩＩ−ＩＩＩにおける断面図である。 同実施の形態において、半導体装置のオン動作を説明するための断面図である。 同実施の形態において、半導体装置のオフ状態における空乏層の拡がり方を説明するための断面図である。 比較例に係る半導体装置を示す部分断面図である。 比較例に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための部分断面図である。 同実施の形態において、耐圧を説明するための電界強度とＮ-半導体層の表面からの深さとの関係を示すグラフである。 同実施の形態において、変形例に係る半導体装置を示す部分平面図である。 本発明の実施の形態２に係る半導体装置を示す部分断面図である。 同実施の形態において、半導体装置のオフ状態における空乏層の拡がり方を説明するための断面図である。 本発明の実施の形態３に係る半導体装置を示す部分断面図である。 同実施の形態において、半導体装置のオフ状態における空乏層の拡がり方を説明するための断面図である。 本発明の実施の形態４に係る半導体装置を示す部分断面図である。 同実施の形態において、半導体装置のオフ状態における空乏層の拡がり方を説明するための断面図である。 本発明の実施の形態５に係る半導体装置を示す部分断面図である。 同実施の形態において、半導体装置のオフ状態における空乏層の拡がり方を説明するための断面図である。 同実施の形態において、変形例１に係る半導体装置を示す部分断面図である。 同実施の形態において、変形例１に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための断面図である。 同実施の形態において、変形例２に係る半導体装置を示す部分平面図である。 同実施の形態において、図２０に示す断面線ＸＸＩ−ＸＸＩにおける断面図である。 同実施の形態において、図２０に示す断面線ＸＸＩＩ−ＸＸＩＩにおける断面図である。 同実施の形態において、変形例２に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための第１の断面図である。 同実施の形態において、変形例２に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための第２の断面図である。 本発明の実施の形態６に係る半導体装置を示す部分断面図である。 同実施の形態において、半導体装置のオフ状態における空乏層の拡がり方を説明するための断面図である。 同実施の形態において、変形例１に係る半導体装置を示す部分断面図である。 同実施の形態において、変形例１に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための断面図である。 同実施の形態において、変形例２に係る半導体装置を示す部分断面図である。 同実施の形態において、変形例２に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための断面図である。 同実施の形態において、変形例３に係る半導体装置を示す部分平面図である。 同実施の形態において、変形例３に係る半導体装置を示す部分拡大平面図である。 同実施の形態において、図３２に示す断面線ＸＸＸＩＩＩ−ＸＸＸＩＩＩにおける部分断面図である。 同実施の形態において、図３２に示す断面線ＸＸＸＩＶ−ＸＸＸＩＶにおける部分断面図である。 同実施の形態において、変形例３に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための第１の断面図である。 同実施の形態において、変形例３に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための第２の断面図である。 本発明の実施の形態７に係る半導体装置を示す部分平面図である。 同実施の形態において、図３７に示す断面線ＸＸＸＶＩＩＩ−ＸＸＸＶＩＩＩにおける断面図である。 同実施の形態において、半導体装置のオフ状態における空乏層の拡がり方を説明するための断面図である。 比較例に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための部分断面図である。 同実施の形態において、変形例１に係る半導体装置を示す部分断面図である。 同実施の形態において、変形例１に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための断面図である。 同実施の形態において、変形例２に係る半導体装置を示す部分断面図である。 同実施の形態において、変形例２に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための断面図である。 本発明の実施の形態８に係る半導体装置を示す部分平面図である。 同実施の形態において、半導体装置を示す部分拡大平面図である。 同実施の形態において、図４６に示す断面線ＸＬＶＩＩ−ＸＬＶＩＩにおける部分断面図である。 同実施の形態において、図４６に示す断面線ＸＬＶＩＩＩ−ＸＬＶＩＩＩにおける部分断面図である。 同実施の形態において、半導体装置のオフ状態における空乏層の拡がり方を説明するための第１の断面図である。 同実施の形態において、半導体装置のオフ状態における空乏層の拡がり方を説明するための第２の断面図である。 同実施の形態において、変形例１に係る半導体装置を示す部分拡大平面図である。 同実施の形態において、図５１に示す断面線ＬＩＩ−ＬＩＩにおける部分断面図である。 同実施の形態において、図５１に示す断面線ＬＩＩＩ−ＬＩＩＩにおける部分断面図である。 同実施の形態において、変形例１に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための第１の断面図である。 同実施の形態において、変形例１に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための第２の断面図である。 同実施の形態において、変形例２に係る半導体装置を示す部分拡大平面図である。 同実施の形態において、図５６に示す断面線ＬＶＩＩ−ＬＶＩＩにおける部分断面図である。 同実施の形態において、図５６に示す断面線ＬＶＩＩＩ−ＬＶＩＩＩにおける部分断面図である。 同実施の形態において、変形例２に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための第１の断面図である。 同実施の形態において、変形例２に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための第２の断面図である。 本発明の実施の形態９に係る半導体装置を示す部分拡大平面図である。 同実施の形態において、図６１に示す断面線ＬＸＩＩ−ＬＸＩＩにおける部分断面図である。 同実施の形態において、図６１に示す断面線ＬＸＩＩＩ−ＬＸＩＩＩにおける部分断面図である。 同実施の形態において、半導体装置のオフ状態における空乏層の拡がり方を説明するための第１の断面図である。 同実施の形態において、半導体装置のオフ状態における空乏層の拡がり方を説明するための第２の断面図である。 本発明の実施の形態１０に係る半導体装置を示す部分拡大平面図である。 同実施の形態において、図６６に示す断面線ＬＸＶＩＩ−ＬＸＶＩＩにおける部分断面図である。 同実施の形態において、図６６に示す断面線ＬＸＶＩＩＩ−ＬＸＶＩＩＩにおける部分断面図である。 同実施の形態において、半導体装置のオフ状態における空乏層の拡がり方を説明するための第１の断面図である。 同実施の形態において、半導体装置のオフ状態における空乏層の拡がり方を説明するための第２の断面図である。 同実施の形態において、変形例１に係る半導体装置を示す部分拡大平面図である。 同実施の形態において、図７１に示す断面線ＬＸＸＩＩ−ＬＸＸＩＩにおける部分断面図である。 同実施の形態において、図７１に示す断面線ＬＸＸＩＩＩ−ＬＸＸＩＩＩにおける部分断面図である。 同実施の形態において、変形例１に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための第１の断面図である。 同実施の形態において、変形例１に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための第２の断面図である。 同実施の形態において、変形例２に係る半導体装置を示す部分拡大平面図である。 同実施の形態において、図７６に示す断面線ＬＸＸＶＩＩ−ＬＸＸＶＩＩにおける部分断面図である。 同実施の形態において、図７６に示す断面線ＬＸＸＶＩＩＩ−ＬＸＸＶＩＩＩにおける部分断面図である。 同実施の形態において、変形例２に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための第１の断面図である。 同実施の形態において、変形例２に係る半導体装置のオフ状態における空乏層の拡がり方を説明するための第２の断面図である。
まず、はじめに、本半導体装置が適用される回路の一例として、誘導電動機５４を駆動させるインバータ回路について簡単に説明する。図１に示すように、インバータ回路５０の第１ドライバ回路５１には、誘導電動機５４に電流を送り込む動作（動作Ａ）を行うためのスイッチング素子として、第１ＩＧＢＴ（ＢＴ１）が設けられている。一方、第２ドライバ回路５２には、誘導電動機５４から電流を引き出す動作（動作Ｂ）を行うためのスイッチング素子として第２ＩＧＢＴ（ＢＴ２）が設けられている。
第１ＩＧＢＴ（ＢＴ１）と第２ＩＧＢＴ（ＢＴ２）とは直列に接続されて、その接続点５３に誘導電動機５４が接続されている。第１ＩＧＢＴ（ＢＴ１）のゲートは第１ドライバ回路５１に接続され、第２ＩＧＢＴ（ＢＴ２）のゲートは第２ドライバ回路５２に接続されている。第１ドライバ回路５１と第２ドライバ回路５２とにより第１ＩＧＢＴ（ＢＴ１）と第２ＩＧＢＴ（ＢＴ２）とを交互にオン、オフさせることによって、動作Ａと動作Ｂとが交互に行われることになる。
このとき、接続点５３では、その電位が電源電圧と接地電位との間で変動する。このため、電位の変動に対して第１ＩＧＢＴ（ＢＴ１）のゲートをオン、オフさせるための一定のパルス電位（信号）を発生させるために、第１ドライバ回路５１には、ｐチャネル型のＭＯＳトランジスタ（ＰＭＯＳ）ＰＴを含む回路が設けられている。この回路では、ＭＯＳトランジスタのドレイン電圧の変動に対してドレイン電流がほぼ同じ値を示す性質（飽和領域）を利用して一定のパルス電位が発生されることになる。
各実施の形態では、上述したインバータ回路に適用されるＩＧＢＴとｐチャネル型のＭＯＳトランジスタについて具体的に説明する。
実施の形態１
ここでは、ＩＧＢＴの第１例について説明する。図２および図３に示すように、半導体基板１の主表面に接触するように誘電体部３が形成されている。誘電体部３には、相対的に厚みの薄い部分３ａと相対的に厚みの厚い部分３ｂとが設けられている。厚みの厚い部分３ｂでは、誘電体膜１２が形成されている。その誘電体部３の表面に接触するように、所定の厚さのＮ-半導体層２が形成されている。Ｎ-半導体層２の不純物濃度は、たとえば、５×１０14／ｃｍ3〜５×１０15／ｃｍ3程度である。誘電体部３のうち相対的に厚みの薄い部分３ａの直上に位置するＮ-半導体層２の領域（領域Ａ）では、Ｎ-半導体層２の表面から所定の深さにわたり、Ｎ型不純物領域５が形成されている。そのＮ型不純物領域５を側方と下方とから取り囲むように、Ｎ-半導体層２の表面からＮ型不純物領域５よりも深い領域にわたりＰ型不純物領域４が形成されている。Ｎ型不純物領域５とＮ-半導体層２とによって挟まれたＰ型不純物領域４の部分の表面上にゲート絶縁膜８を介在させてゲート電極９が形成されている。また、Ｐ型不純物領域４およびＮ型不純物領域５に接触するように、エミッタ電極１０が形成されている。
一方、Ｐ型不純物領域４から距離を隔てられた、誘電体部３のうち相対的に厚みの厚い部分３ｂの直上に位置するＮ-半導体層２の領域（領域Ｂ）では、Ｎ-半導体層２の表面から所定の深さにわたりＰ型不純物領域６が形成されている。そのＰ型不純物領域６に接触するように、コレクタ電極１１が形成されている。また、Ｐ型不純物領域４とＰ型不純物領域６との間に位置するＮ-半導体層２の部分には、その表面から所定の深さにわたり、空乏層のストッパとしてＮ型不純物領域７が形成されている。さらに、領域Ｂでは、Ｎ-半導体層２の表面から誘電体部３に達するように、空乏層阻止部として、Ｎ-半導体層２の不純物濃度よりも高い不純物濃度を有するＮ型不純物領域１３が形成されている。Ｎ型不純物領域１３の不純物濃度は、たとえば、１×１０16／ｃｍ3〜１×１０19／ｃｍ3程度である。なお、この不純物濃度は、Ｎ-半導体層２の表面から不純物イオンを導入することによって形成する場合には、その表面付近の不純物濃度になる。
図２に示すように、Ｎ型不純物領域１３は一方向に延在するように形成されている。そのＮ型不純物領域１３を周方向から取り囲むように、Ｐ型不純物領域６およびＮ型不純物領域７が配置されている。さらに、そのＮ型不純物領域７等を周方向から取り囲むように、Ｐ型不純物領域４、Ｎ型不純物領域５、ゲート電極９およびエミッタ電極１０が配置されている。
次に、上述した半導体装置（ＩＧＢＴ）の動作について説明する。図４に示すように、まず、ゲート電極９に所定のしきい値電圧よりも高い電圧を印加することにより、ゲート電極９の直下に位置するＰ型不純物領域４の部分にチャネルが形成される。チャネルが形成されると、エミッタ電極１０からＮ型不純物領域５およびチャネルを経てＮ-半導体層２へ電子ｅが注入され、一方、コレクタ電極１１からＰ型不純物領域６を経てＮ-半導体層２へホールｈが注入される。これにより、Ｎ-半導体層２の抵抗値が電導度変調により下がり、コレクタ側からエミッタ側へ向かって電流が流れる状態（オン状態）となる。
一方、ゲート電極９にしきい値電圧よりも低い電圧を印加すると、Ｐ型不純物領域４に形成されたチャネルが消滅する。チャネルが消滅すると、Ｎ-半導体層２への電子の注入が止まり、Ｎ-半導体層２に蓄積されていた電子とホールは、再結合することによって消滅したり、エミッタ電極１０あるいはコレクタ電極１１へ排出されることによって消滅して、最終的に電流が遮断される状態（オフ状態）となる。このとき、エミッタ電極１０の電位はほぼ接地電位であるのに対して、コレクタ電極１１には、たとえば、約５００〜６００Ｖ程度の電圧が印加された状態になる。
このため、図５に示すように、逆バイアスが作用するＰ型不純物領域４とＮ-半導体層２との界面から空乏層３１が拡がることになる。ここで、Ｎ-半導体層２へ向かって拡がる空乏層３１の端を空乏層端３１ａにて示し、Ｐ型不純物領域４へ向かって拡がる空乏層３１の端を空乏層端３１ｂにて示す。図５に示すように、空乏層３１は、主として不純物濃度が比較的低いＮ-半導体層２へ向かって拡がり、その空乏層端３１ａは、空乏層のストッパとしてのＮ型不純物領域７が配置されている領域の近傍にまで達する。特に、上述した半導体装置では、Ｎ-半導体層２の表面から誘電体部３に達するＮ型不純物領域１３が形成されていることで、空乏層３１がＰ型不純物領域６にまで拡がるのを確実に阻止して耐圧特性を向上させることができる。このことについて、比較例を交えて説明する。
比較例に係る半導体装置は、Ｎ-半導体層２の表面から誘電体部３に達するＮ型不純物領域１３が形成されていない点を除けば、図３等に示される半導体装置と同様の構造である。図６に示すように、半導体基板１０１の主表面に接触するように、相対的に厚みの薄い部分１０３ａと相対的に厚みの厚い部分１０３ｂとを含む誘電体部１０３が形成されている。その誘電体部１０３の表面に接触するように、所定の厚さのＮ-半導体層１０２が形成されている。Ｎ-半導体層１０２における所定の領域では、Ｎ-半導体層１０２の表面から所定の深さにわたり、Ｎ型不純物領域１０５が形成されている。
そのＮ型不純物領域１０５を側方と下方とから取り囲むように、Ｎ-半導体層１０２の表面からＮ型不純物領域１０５よりも深い領域にわたりＰ型不純物領域１０４が形成されている。Ｎ型不純物領域１０５とＮ-半導体層１０２とによって挟まれたＰ型不純物領域１０４の部分の表面上にゲート絶縁膜１０８を介在させてゲート電極１０９が形成されている。Ｐ型不純物領域１０４およびＮ型不純物領域１０５に接触するように、エミッタ電極１１０が形成されている。
一方、Ｐ型不純物領域１０４から距離を隔てられたＮ-半導体層１０２の所定の領域では、Ｎ-半導体層１０２の表面から所定の深さにわたりＰ型不純物領域１０６が形成されている。そのＰ型不純物領域１０６に接触するように、コレクタ電極１１１が形成されている。Ｐ型不純物領域１０４とＰ型不純物領域１０６との間に位置するＮ-半導体層１０２の部分には、その表面から所定の深さにわたり、空乏層のストッパとしてＮ型不純物領域１０７が形成されている。
比較例に係る半導体装置では、ゲート電極１０９に所定のしきい値電圧よりも高い電圧を印加することによりＮ-半導体層１０２へ電子ｅとホールｈが注入されて、Ｎ-半導体層１０２の抵抗値が電導度変調によって下がり、コレクタ側からエミッタ側へ向かって電流が流れる状態（オン状態）となる。
一方、ゲート電極１０９にしきい値電圧よりも低い電圧を印加することによりＮ-半導体層１０２への電子の注入が止まり、Ｎ-半導体層１０２に蓄積されていた電子とホールは、再結合することによって消滅したり、エミッタ電極１１０あるいはコレクタ電極１１１へ排出されることによって消滅して、電流が遮断される状態（オフ状態）となる。オフ状態では、逆バイアスが作用するＰ型不純物領域１０４とＮ-半導体層１０２との界面から、主として、不純物濃度が比較的低いＮ-半導体層１０２へ向かって拡がる。
このとき、図７に示すように、Ｎ-半導体層１０２へ向かって拡がろうとする空乏層のうち、Ｎ-半導体層１０２の表面とその近傍の領域では、ストッパとしてのＮ型不純物領域１０７によってその拡がりが阻止される。一方、Ｐ型不純物領域１０６の下方に位置するＮ-半導体層１０２の領域では、空乏層端１３１ａはＰ型不純物領域１０６の近傍にまで達することになる。このため、比較例に係る半導体装置の耐圧は、空乏層端１３１ａがＰ型不純物領域１０６に接触するパンチスルー現象によって決定されるか、あるいは、Ｐ型不純物領域１０６、Ｎ-半導体層１０２およびＰ型不純物領域１０４によって構成される寄生のＰＮＰトランジスタのリーク電流によって決定されることになる。このため、さらなる耐圧特性の向上には限界がある。
これに対して、上述した半導体装置では、前提となる構造として、誘電体部３のうち相対的に厚みの厚い部分３ｂの直上に位置するＮ-半導体層２の領域に、高電圧が印加されるＰ型不純物領域６が形成されている。誘電体部３とＮ-半導体層２の積層構造では、電界強度は各誘電率の比の逆数になる。誘電体部３の誘電率（約３．７程度）は、Ｎ-半導体層２の誘電率（約１１．７程度）よりも低く、しかも、その誘電体部３がより厚く形成されている。
図８は、電界強度とＮ-半導体層の表面からの深さとの関係を示すグラフである。半導体装置の耐圧は、グラフによって囲まれた領域の面積に相当する。その耐圧のうち、Ｎ-半導体層２における電圧降下は面積ＳＥ１に相当し、誘電体部における電圧降下は面積ＳＥ２に相当する。コレクタ電極１１が配置されている領域の誘電体部（部分３ｂ）を厚くして、誘電体部（部分３ｂ）における電圧降下をより大きくすることで、その領域に位置するＮ-半導体層２の部分における電圧降下をより小さくすることができる。これにより、コレクタ電極１１に接続されているＰ型不純物領域６へ向かって空乏層が拡がるのを抑えても、半導体装置の耐圧が低下するのを抑制することができる。
図５に示すように、上述した半導体装置では、そのような空乏層の拡がりを抑える空乏層阻止部としてＮ型不純物領域１３を備えている。Ｎ型不純物領域１３は、Ｎ-半導体層２の不純物濃度よりも高い不純物濃度を有し、Ｎ-半導体層２の表面から誘電体部３（部分３ｂ）に達するように形成されている。これにより、Ｐ型不純物領域６の下方に位置するＮ-半導体層２の部分からＰ型不純物領域６へ向かって空乏層が拡がるのを、半導体装置の耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
なお、上述した半導体装置では、誘電体部３の厚みの厚い部分３ｂに誘電体膜１２を形成した場合について説明した。厚みの厚い部分３ｂでは、誘電体膜１２を形成する代わりに空洞部を形成してもよい。空洞部の誘電率（約１．０程度）は、誘電体膜の誘電率よりも小さい。このため、誘電体部（部分３ｂ）における電圧降下がさらに大きくなる分、Ｎ-半導体層２の部分における電圧降下がさらに小さくなる。その結果、耐圧のマージンがさらに上がり、半導体装置の耐圧特性を確実に向上させることができる。
変形例
なお、上述した半導体装置では、平面構造として、図２に示すように、Ｐ型不純物領域６は、Ｎ型不純物領域７を取り囲むように形成された場合を例に挙げて説明した。Ｐ型不純物領域６の平面構造としては、図９に示すように、延在するＮ型不純物領域１３に対して、延在方向と交差する一方と他方とにそれぞれ間隔を隔てて、Ｐ型不純物領域６を配置させてもよい。このような配置の半導体装置においても、Ｐ型不純物領域６へ向かって空乏層３１が拡がるのを、耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
実施の形態２
ここでは、ＩＧＢＴの第２例について説明する。図１０に示すように、誘電体部３のうち相対的に厚みの厚い部分３ｂの直上に位置するＮ-半導体層２の領域（領域Ｂ）において、Ｎ-半導体層２の表面から誘電体部３に達するように、空乏層阻止部として、絶縁膜１４と導電体部１５が形成されている。導電体部１５は、たとえば、ポリシリコン膜等から形成され、Ｎ-半導体層２とは絶縁膜１４により電気的に絶縁されて、コレクタ電極１１に電気的に接続されている。なお、これ以外の構成については、図３に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
上述した半導体装置（ＩＧＢＴ）では、ゲート電極９に所定のしきい値電圧よりも高い電圧を印加することによりＮ-半導体層２へ電子とホールが注入されて、Ｎ-半導体層２の抵抗値が電導度変調によって下がり、コレクタ側からエミッタ側へ向かって電流が流れる状態（オン状態）となる。
一方、ゲート電極９にしきい値電圧よりも低い電圧を印加することによりＮ-半導体層２への電子の注入が止まり、Ｎ-半導体層２に蓄積されていた電子とホールは、再結合することによって消滅したり、エミッタ電極１０あるいはコレクタ電極１１へ排出されることによって消滅して、最終的に電流が遮断される状態（オフ状態）となる。オフ状態では、逆バイアスが作用するＰ型不純物領域４とＮ-半導体層２との界面から、主として、Ｎ-半導体層２へ向かって空乏層が拡がる。
このとき、図１１に示すように、領域Ｂでは、空乏層阻止部として、Ｎ-半導体層２の表面から誘電体部３に達するように、絶縁膜１４と導電体部１５が形成されている。これにより、前述したように、Ｐ型不純物領域６の下方に位置するＮ-半導体層２の部分からＰ型不純物領域６へ向かって空乏層３１が拡がるのを、半導体装置の耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
ところで、半導体基板１、誘電体部３およびＮ-半導体層２を備えた積層構造は、ＳＯＩ基板として提供される。ＳＯＩ基板のＮ-半導体層２に種々の素子を形成する場合には、互いの素子を電気的に分離する必要がある。そのために、トレンチ分離構造が採用されている。トレンチ分離構造では、Ｎ-半導体層２を貫通して誘電体部３に達するトレンチが形成されて、そのトレンチ内に絶縁膜を介してポリシリコン膜等が形成されることになる。
上述した半導体装置では、そのようなトレンチ分離構造を形成する際に、同時に、Ｐ型不純物領域６の近傍にトレンチ分離構造を形成することで、新たな工程を追加することなく、そのトレンチ分離構造を絶縁膜１４と導電体部１５を備えた空乏層阻止部として利用することができる。
実施の形態３
ここでは、ＩＧＢＴの第３例について説明する。図１２に示すように、誘電体部のうち相対的に厚みの厚い部分３ｂの直上に位置するＮ-半導体層２の領域（領域Ｂ）において、Ｎ-半導体層２の表面から誘電体部３に達するように、空乏層阻止部として、Ｎ型不純物領域１３と絶縁膜１４が形成されている。なお、これ以外の構成については、図３に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
上述した半導体装置（ＩＧＢＴ）では、ゲート電極９に所定のしきい値電圧よりも高い電圧を印加することによりＮ-半導体層２へ電子とホールが注入されて、Ｎ-半導体層２の抵抗値が電導度変調によって下がり、コレクタ側からエミッタ側へ向かって電流が流れる状態（オン状態）となる。
一方、ゲート電極９にしきい値電圧よりも低い電圧を印加することによりＮ-半導体層２への電子の注入が止まり、Ｎ-半導体層２に蓄積されていた電子とホールは、再結合することによって消滅したり、エミッタ電極１０あるいはコレクタ電極１１へ排出されることによって消滅し、最終的に電流が遮断される状態（オフ状態）となる。オフ状態では、逆バイアスが作用するＰ型不純物領域４とＮ-半導体層２との界面から、主として、Ｎ-半導体層２へ向かって空乏層が拡がる。
このとき、図１３に示すように、領域Ｂでは、空乏層阻止部として、Ｎ-半導体層２の表面から誘電体部３に達するように、Ｎ型不純物領域１３と絶縁膜１４が形成されている。これにより、前述したように、Ｐ型不純物領域６の下方に位置するＮ-半導体層２の部分からＰ型不純物領域６へ向かって空乏層３１が拡がるのを、半導体装置の耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
また、上述したように、Ｎ-半導体層２に形成される素子を電気的に分離するために、トレンチが形成されることになる。上述した半導体装置では、そのようなトレンチをＮ-半導体層２に形成する際に、同時に、Ｐ型不純物領域６の近傍にトレンチを形成し、そのトレンチの側壁にＮ型の不純物イオンを注入することによってＮ型不純物領域１３を形成することができる。これにより、Ｎ-半導体層２の表面からＮ型の不純物を拡散させることによってＮ型不純物領域を形成する場合と比べて、Ｎ型の不純物の横方向への拡散を抑えることができ、素子面積をより小さくするのに寄与することができる。
実施の形態４
ここでは、ＩＧＢＴの第４例について説明する。この半導体装置は、図３に示す半導体装置におけるＮ型不純物領域７を、Ｐ型不純物領域６を取り囲むＮ型不純物領域に置き換えたものである。図１４に示すように、Ｐ型不純物領域６を側方と下方とから取り囲むようにＮ型不純物領域７ｂが形成されている。なお、これ以外の構成については、図３に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
上述した半導体装置（ＩＧＢＴ）では、ゲート電極９に所定のしきい値電圧よりも高い電圧を印加することによりＮ-半導体層２へ電子とホールが注入されて、Ｎ-半導体層２の抵抗値が電導度変調によって下がり、コレクタ側からエミッタ側へ向かって電流が流れる状態（オン状態）となる。
一方、ゲート電極９にしきい値電圧よりも低い電圧を印加することによりＮ-半導体層２への電子の注入が止まり、Ｎ-半導体層２に蓄積されていた電子とホールは、再結合することによって消滅したり、エミッタ電極１０あるいはコレクタ電極１１へ排出されることによって消滅して、最終的に電流が遮断される状態（オフ状態）となる。図１５に示すように、オフ状態では、逆バイアスが作用するＰ型不純物領域４とＮ-半導体層２との界面から、主として、Ｎ-半導体層２へ向かって空乏層が拡がる。
上述した半導体装置（ＩＧＢＴ）の場合、Ｐ型不純物領域６を取り囲むようにＮ型不純物領域７ｂが形成されているために、オン状態にする際に、Ｎ-半導体層２へのホールの注入効率が多少下がることになる。しかしながら、オフ状態においては、Ｐ型不純物領域６へ向かって空乏層が拡がるのを、Ｐ型不純物領域６を取り囲むように形成されたＮ型不純物領域７ｂと、Ｎ-半導体層２の表面から誘電体部３に達するように形成されたＮ型不純物領域１３とによって、半導体装置の耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
なお、上述した半導体装置では、空乏層阻止部として、図３に示されるＮ型不純物領域１３を適用した場合について説明した。空乏層阻止部としては、この他に、図１０に示されるように、トレンチ内に絶縁膜１４および導電体部１５を形成した構造を適用しても、空乏層が拡がるのを、耐圧を低下させることなく確実に抑えることができ、半導体装置の耐圧特性を向上させることができる。また、図１２に示されるように、トレンチの側壁にＮ型不純物領域１３を形成し、そのトレンチに絶縁膜１４を充填した構造を適用しても、空乏層が拡がるのを、耐圧を低下させることなく確実に抑えることができ、半導体装置の耐圧特性を向上させることができる。
実施の形態５
ここでは、ＩＧＢＴの第５例について説明する。この半導体装置は、図３に示す半導体装置におけるＮ型不純物領域７を、コレクタ電極に接続させたものである。図１６に示すように、コレクタ電極１１に電気的に接続されるように、Ｎ-半導体層２の表面から所定の深さにわたりＮ型不純物領域１６が形成されている。
上述した半導体装置では、ゲート電極９に所定のしきい値電圧よりも高い電圧を印加することにより、Ｎ型不純物領域５からＮ-半導体層２へ電子が注入される。このとき、コレクタ電極１１に接続されたＮ型不純物領域１６が形成されていることで、注入された電子の一部がＮ型不純物領域１６へ流れるＭＯＳＦＥＴの動作が行われ、この間、ホールの注入は抑制されることになる。Ｎ-半導体層２への電子の注入量が徐々に増えると、Ｐ型不純物領域６からＮ-半導体層２へホールも注入されて、ＩＧＢＴとして動作をすることになる。
一方、ゲート電極９にしきい値電圧よりも低い電圧を印加することによりＮ-半導体層２への電子の注入が止まり、Ｎ-半導体層２に蓄積されていた電子とホールは、再結合することによって消滅したり、エミッタ電極１０あるいはコレクタ電極１１へ排出されることによって消滅して、最終的に電流が遮断される状態（オフ状態）となる。このとき、Ｎ-半導体層２に注入されるホールの量が抑制されていることでより速くオフ状態になり、半導体装置の動作を高速化することができる。
オフ状態では、逆バイアスが作用するＰ型不純物領域４とＮ-半導体層２との界面から、主として、Ｎ-半導体層２へ向かって空乏層が拡がる。このとき、図１７に示すように、領域Ｂでは、空乏層阻止部として、Ｎ-半導体層２の表面から誘電体部３に達するように、Ｎ型不純物領域１３が形成されている。これにより、前述したように、Ｐ型不純物領域６の下方に位置するＮ-半導体層２の部分からＰ型不純物領域６へ向かって空乏層３１が拡がるのを、半導体装置の耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
なお、この半導体装置では、ＭＯＳＦＥＴとＩＧＢＴの中間の動作をさせるために、Ｎ-半導体層２に注入された電子がコレクタ電極に直接流れ込むようにコレクタ電極がＮ-半導体層２に電気的に接続されていることが重要であるため、Ｎ型不純物領域１６を省略しても同様の効果が得られる。また、この場合には、空乏層のストッパとしてＮ型不純物領域７（図３参照）を設ける必要がある。
変形例１
上述した半導体装置では、Ｎ型不純物領域１６を、Ｐ型不純物領域６に対してＰ型不純物領域４の側に配置した場合（配置Ａ）について説明した。Ｎ型不純物領域１６の配置パターンとしては、この他に、図１８に示すように、Ｎ型不純物領域１６を、Ｐ型不純物領域６に対してＰ型不純物領域４が位置する側とは反対の側に配置してもよい（配置Ｂ）。この場合、オン動作の際に、Ｎ-半導体層２に注入された電子がＮ型不純物領域１６へ流れる経路が配置Ｂの場合に比べて多少遠回りになるため、ＭＯＳＦＥＴとして動作する時間がより短くなり、その分ＩＧＢＴとして動作することになる。
図１９に示すように、配置Ｂの場合においても、オフ状態においては、Ｐ型不純物領域６へ向かって空乏層が拡がるのを、空乏層阻止部として、Ｎ-半導体層２の表面から誘電体部３に達するように形成されたＮ型不純物領域１３によって、耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
変形例２
また、Ｎ型不純物領域１６の配置パターンとしては、図２０、図２１および図２２に示すように、Ｎ型不純物領域１６とＰ型不純物領域６とを、Ｎ型不純物領域１３が延在する方向に沿って交互に配置させてもよい（配置Ｃ）。図２３および図２４に示すように、配置Ｃの場合においても、オフ状態においては、Ｐ型不純物領域６へ向かって空乏層が拡がるのを、空乏層阻止部として、Ｎ-半導体層２の表面から誘電体部３に達するように形成されたＮ型不純物領域１３によって、耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
実施の形態５に係る半導体装置では、Ｎ型不純物領域１６とＰ型不純物領域６の配置パターンやサイズ等を変えることで、ＩＧＢＴとＭＯＳＦＥＴの動作の比率を変えることができ、用途に応じた半導体装置を提供することが可能になる。
なお、上述した半導体装置では、空乏層阻止部として、図３に示されるＮ型不純物領域１３を適用した場合について説明した。空乏層阻止部としては、この他に、図１０に示されるように、トレンチ内に絶縁膜１４および導電体部１５を形成した構造を適用しても、空乏層の拡がりを耐圧を低下させることなく確実に抑えて、半導体装置の耐圧特性を向上させることができる。また、図１２に示されるように、トレンチの側壁にＮ型不純物領域１３を形成し、そのトレンチに絶縁膜１４を充填した構造を適用しても、空乏層の拡がりを耐圧を低下させることなく確実に抑えて、半導体装置の耐圧特性を向上させることができる。
実施の形態６
ここでは、ＩＧＢＴの第６例について説明する。この半導体装置は、図１６に示されるＮ型不純物領域１６およびＰ型不純物領域６を側方と下方とから取り囲むようにＰ-不純物領域を形成したものである。図２５に示すように、Ｎ型不純物領域１６およびＰ型不純物領域６を側方と下方とから取り囲むように、Ｎ-半導体層２の表面から所定の深さにわたりＰ-不純物領域１７が形成されている。Ｐ-不純物領域１７の不純物濃度は、Ｐ型不純物領域６の不純物濃度よりも低く設定されている。
上述した半導体装置では、ゲート電極９に所定のしきい値電圧よりも高い電圧を印加することにより、Ｎ型不純物領域５からＮ-半導体層２へ電子が注入される。このとき、コレクタ電極１１に接続されているＮ型不純物領域１６が、不純物濃度の低いＰ-不純物領域１７によって取り囲まれていることで、注入された電子の一部がＰ-不純物領域１７を通ってＮ型不純物領域１６へ流れることになる。このため、Ｐ型不純物領域６からＮ-半導体層２へのホールの注入が抑制されることになるが、図５に示される半導体装置の場合と比べて、Ｐ-不純物領域１７が形成されていることで、弱いながらもホールの注入を確保することができる。つまり、図５に示される半導体装置では、オン動作の当初では、ＭＯＳＦＥＴの動作をするのに対して、本半導体装置では当初からＩＧＢＴの動作をすることになる。
一方、ゲート電極９にしきい値電圧よりも低い電圧を印加することによりＮ-半導体層２への電子の注入が止まり、Ｎ-半導体層２に蓄積されていた電子とホールは、再結合することによって消滅したり、エミッタ電極１０あるいはコレクタ電極１１へ排出されることによって消滅して、最終的に電流が遮断される状態（オフ状態）となる。このとき、Ｎ-半導体層２に注入されるホールの量が抑制されていることでより速くオフ状態になり、半導体装置の動作を高速化することができる。
オフ状態では、逆バイアスが作用するＰ型不純物領域４とＮ-半導体層２との界面から、主として、Ｎ-半導体層２へ向かって空乏層が拡がる。このとき、図２６に示すように、領域Ｂでは、空乏層阻止部として、Ｎ-半導体層２の表面から誘電体部３に達するように、Ｎ型不純物領域１３が形成されている。これにより、前述したように、Ｐ型不純物領域６の下方に位置するＮ-半導体層２の部分からＰ型不純物領域６へ向かって空乏層３１が拡がるのを、半導体装置の耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
なお、この半導体装置では、Ｎ-半導体層２に注入された電子がコレクタ電極１１に直接流れ込むことが重要であるため、Ｎ型不純物領域１６を省略しても同様の効果が得られる。
変形例１
上述した半導体装置では、Ｎ型不純物領域１６を、Ｐ型不純物領域６に対してＰ型不純物領域４の側に配置した場合（配置Ａ）について説明した。Ｎ型不純物領域１６の配置パターンとしては、この他に、図２７に示すように、Ｎ型不純物領域１６を、Ｐ型不純物領域６に対してＰ型不純物領域４が位置する側とは反対の側に配置してもよい（配置Ｂ）。
図２８に示すように、配置Ｂの場合においても、オフ状態においては、Ｐ型不純物領域６へ向かって空乏層が拡がるのを、空乏層阻止部として、Ｎ-半導体層２の表面から誘電体部３に達するように形成されたＮ型不純物領域１３によって、耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
変形例２
また、図２９に示すように、Ｐ-不純物領域１７を側方と下方とから取り囲むように、Ｎ-半導体層２の表面から所定の深さにわたりＮ型不純物領域２２を形成してもよい。
この場合には、図３０に示すように、オフ状態においては、Ｐ型不純物領域６へ向かって空乏層が拡がるのを、Ｐ-不純物領域１７を取り囲むように形成されたＮ型不純物領域２２と、空乏層阻止部として、Ｎ-半導体層２の表面から誘電体部３に達するように形成されたＮ型不純物領域１３とによって、耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。なお、図２９に示される構造において、Ｎ型不純物領域１６とＰ型不純物領域６の配置を、図２７に示すように入れ換えてもよく、この場合においても、半導体装置の耐圧特性を向上させることができる。
変形例３
さらに、Ｎ型不純物領域１６とＰ型不純物領域６の配置パターンとしては、図３１、図３２、図３３および図３４に示すように、Ｎ型不純物領域１６とＰ型不純物領域６とを、Ｎ型不純物領域１３が延在する方向に沿って交互に配置させてもよい（配置Ｃ）。図３５および図３６に示すように、配置Ｃの場合においても、オフ状態においては、Ｐ型不純物領域６へ向かって空乏層が拡がるのを、空乏層阻止部として、Ｎ-半導体層２の表面から誘電体部３に達するように形成されたＮ型不純物領域１３によって、耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
なお、上述した半導体装置では、空乏層阻止部として、図３に示されるＮ型不純物領域１３を適用した場合について説明した。空乏層阻止部としては、この他に、図１０に示されるように、トレンチ内に絶縁膜１４および導電体部１５を形成した構造を適用してもよい。この場合においても、空乏層の拡がりを、耐圧を低下させることなく確実に抑えて、半導体装置の耐圧特性を向上させることができる。また、図１２に示されるように、トレンチの側壁にＮ型不純物領域１３を形成し、そのトレンチに絶縁膜１４を充填した構造を適用してもよい。この場合にも、空乏層の広がりを、耐圧を低下させることなく確実に抑えて、半導体装置の耐圧特性を向上させることができる。
ることができる。
実施の形態７
ここでは、インバータ回路に適用されるｐチャネル型のＭＯＳトランジスタ（ＰＭＯＳ）の第１例について説明する。図３７および図３８に示すように、半導体基板１の主表面に接触するように誘電体部３が形成されている。誘電体部３には、相対的に厚みの薄い部分３ａと相対的に厚みの厚い部分３ｂとが設けられている。その誘電体部３の表面に接触するように、所定の厚さのＮ-半導体層２が形成されている。Ｎ-半導体層２の不純物濃度は、たとえば、５×１０14／ｃｍ3〜５×１０15／ｃｍ3程度である。誘電体部３のうち相対的に厚みの薄い部分３ａの直上に位置するＮ-半導体層２の領域（領域Ａ）では、Ｎ-半導体層２の表面から所定の深さにわたり、Ｐ型不純物領域４が形成されている。Ｐ不純物領域４の不純物濃度は、たとえば、１×１０16／ｃｍ3〜１×１０19／ｃｍ3程度である。そのＰ型不純物領域４に接触するように、ドレイン電極１９が形成されている。また、Ｎ-半導体層２の表面から所定の深さにわたり、Ｐ型不純物領域４に接しＰ型不純物領域４の不純物濃度よりも低い不純物濃度を有するＰ-不純物領域１８が形成されている。Ｐ-不純物領域１８の不純物濃度は、たとえば、２×１０15／ｃｍ3〜２×１０16／ｃｍ3程度である。
一方、Ｐ-不純物領域１８から距離を隔てられた、誘電体部３のうち相対的に厚みの厚い部分３ｂの直上に位置するＮ-半導体層２の領域（領域Ｂ）では、Ｎ-半導体層２の表面から所定の深さにわたりＰ型不純物領域６が形成されている。そのＰ型不純物領域６に接触するように、ソース電極２０が形成されている。また、Ｐ-不純物領域１８とＰ型不純物領域６とによって挟まれたＮ-半導体層２の部分の表面上にゲート絶縁膜８を介在させてゲート電極９が形成されている。さらに、領域Ｂでは、Ｎ-半導体層２の表面から誘電体部３に達するように、空乏層阻止部として、Ｎ-半導体層２の不純物濃度よりも高い不純物濃度を有するＮ型不純物領域１３が形成されている。
図３７に示すように、Ｎ型不純物領域１３は一方向に延在するように形成されている。Ｐ型不純物領域６はＮ型不純物領域１３に沿って配置されている。ゲート電極９は、平面的にそのＰ型不純物領域６等を周方向から取り囲むように配置されている。
次に、上述した半導体装置（ＰＭＯＳ）の動作について説明する。ソース電位よりも所定の電位だけ低い電圧をゲート電極９に印加することにより、ゲート電極９の直下に位置するＮ-半導体層２の部分にチャネルが形成される。チャネルが形成されると、ソース電極２０からドレイン電極１９へ電流が流れる状態（オン状態）になる。
一方、ゲート電極９に印加する電位を上げると、Ｎ-半導体層２に形成されたチャネルが消滅してオフ状態となる。このとき、ドレイン電極１９の電位はほぼ接地電位であるのに対して、ソース電極２０には、たとえば、約５００〜６００Ｖ程度の電圧が印加された状態になる。
このため、図３９に示すように、逆バイアスが作用するＰ型不純物領域４およびＰ-不純物領域１８とＮ-半導体層２との界面から空乏層３１が拡がることになる。図３９に示すように、空乏層３１は、主として不純物濃度が比較的低いＮ-半導体層２へ向かって拡がり、その空乏層端３１ａは、空乏層のストッパとしてのＮ型不純物領域７が配置されている領域の近傍にまで達する。特に、上述した半導体装置では、Ｎ-半導体層２の表面から誘電体部３に達するＮ型不純物領域１３が形成されていることで、空乏層３１がＰ型不純物領域６にまで拡がるのを、耐圧を低下させることなく確実に阻止して、半導体装置の耐圧特性を向上させることができる。このことについて、比較例を交えて説明する。
比較例に係る半導体装置は、Ｎ-半導体層２の表面から誘電体部３に達するＮ型不純物領域１３が形成されていない点を除けば、図３８等に示される半導体装置と同様の構造である。図４０に示すように、半導体基板１０１の主表面に接触するように、相対的に厚みの薄い部分１０３ａと相対的に厚みの厚い部分１０３ｂとを含む誘電体部１０３が形成されている。その誘電体部１０３の表面に接触するように、所定の厚さのＮ-半導体層１０２が形成されている。
Ｎ-半導体層１０２における所定の領域では、Ｎ-半導体層１０２の表面から所定の深さにわたり、Ｐ型不純物領域１０４が形成されている。そのＰ型不純物領域１０４に接触するように、ドレイン電極１１９が形成されている。また、Ｎ-半導体層１０２の表面から所定の深さにわたり、Ｐ型不純物領域１０４に接しＰ型不純物領域１０４の不純物濃度よりも低い不純物濃度を有するＰ-不純物領域１１８が形成されている。
一方、Ｐ-不純物領域１１８から距離を隔てられたＮ-半導体層１０２の所定の領域では、Ｎ-半導体層１０２の表面から所定の深さにわたり、Ｐ型不純物領域１０６が形成されている。Ｐ-不純物領域１１８とＰ型不純物領域１０６とによって挟まれたＮ-半導体層１０２の部分の表面上にゲート絶縁膜１０８を介在させてゲート電極１０９が形成されている。Ｐ型不純物領域１０６に接触するように、ソース電極１２０が形成されている。
比較例に係る半導体装置では、ソース電位よりも所定の電位だけ低い電圧をゲート電極１０９に印加することにより、オン状態になる。一方、ゲート電極１０９に印加する電位を上げると、オフ状態となる。このとき、図４０に示すように、逆バイアスが作用するＰ型不純物領域１０４およびＰ-不純物領域１１８とＮ-半導体層１０２との界面から空乏層１３１が拡がり、Ｐ型不純物領域１０６の下方に位置するＮ-半導体層１０２の領域では、空乏層端１３１ａはＰ型不純物領域１０６の近傍にまで達することになる。
このため、比較例に係る半導体装置の耐圧は、空乏層端１３１ａがＰ型不純物領域１０６に接触するパンチスルー現象等によって決定されるか、あるいは、Ｐ型不純物領域１０４、Ｎ-半導体層１０２およびＰ型不純物領域１０６によって構成される寄生のＰＮＰトランジスタのリーク電流によって決定されることになる。また、この不具合に対して、通常、Ｐ型不純物領域６を取り囲むようにＮ型不純物領域を形成する対策が講じれられる。しかしながら、Ｎ型不純物領域を形成することに伴ってＮ-半導体層１０２の表面では不純物濃度が上昇し、しきい値電圧Ｖｔｈが上昇することになる。このため、さらなる耐圧特性の向上には限界がある。
これに対して、上述した半導体装置では、前提となる構造として、図３に示される半導体装置と同様に、誘電体部３のうち相対的に厚みの厚い部分３ｂの直上に位置するＮ-半導体層２の領域に、高電圧が印加されるＰ型不純物領域６が形成されている。これにより、誘電体部（部分３ｂ）における電圧降下をより大きくして、その領域に位置するＮ-半導体層２の部分における電圧降下をより小さくすることができ、ソース電極２０に接続されているＰ型不純物領域６へ向かって空乏層が拡がるのを抑えても、半導体装置の耐圧が低下するのを抑制することができる。また、しきい値電圧Ｖｔｈが上昇することもない。
上述した半導体装置では、そのような空乏層の伸びを抑える空乏層阻止部として、Ｎ型不純物領域１３を備えている。Ｎ型不純物領域１３は、Ｎ-半導体層２の不純物濃度よりも高い不純物濃度を有し、Ｎ-半導体層２の表面から誘電体部３（部分３ｂ）に達するように形成されている。これにより、Ｐ型不純物領域６の下方に位置するＮ-半導体層２の部分からＰ型不純物領域６へ向かって空乏層３１が拡がるのを、半導体装置の耐圧を低下させることなく確実に阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
変形例１
上述した半導体装置では、空乏層阻止部として、Ｎ-半導体層２の表面から誘電体部３に達するＮ型不純物領域１３を例に挙げて説明した。空乏層阻止部としては、図１０に示されるように、トレンチ内に絶縁膜１４および導電体部１５を形成した構造を適用してもよい。この場合には、図４１に示すように、Ｎ-半導体層２の表面から所定の深さにわたりＮ型不純物領域２１が形成されている。また、そのＮ型不純物領域とＰ型不純物領域６とに接触するようにソース電極２０が形成されている。トレンチ内に絶縁膜１４を介在させて形成された導電体部１５とソース電極２０とが電気的に接続されている。
図４２に示すように、この半導体装置においても、オフ状態では、Ｐ型不純物領域６の下方に位置するＮ-半導体層２の部分からＰ型不純物領域６へ向かって空乏層３１が拡がるのを、耐圧を低下させることなく阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
変形例２
また、空乏層阻止部としては、図１２に示されるように、トレンチの側壁にＮ型不純物領域１３を形成し、そのトレンチに絶縁膜１４を充填した構造を適用してもよい。この場合には、図４３に示すように、トレンチの側壁に形成されるＮ型不純物領域１３とＰ型不純物領域６に接触するようにソース電極２０が形成される。
図４４に示すように、この半導体装置においても、オフ状態では、Ｐ型不純物領域６の下方に位置するＮ-半導体層２の部分からＰ型不純物領域６へ向かって空乏層３１が拡がるのを、耐圧を低下させることなく阻止することができる。その結果、耐圧のマージンが上がり、半導体装置の耐圧特性をさらに向上させることができる。
実施の形態８
ここでは、図３に示される半導体装置に基づく平面構造のバリエーションについて説明する。図４５に示すように、コレクタ電極が接続されるＰ型不純物領域６と、空乏層阻止部としてのＮ型不純物領域１３とが、一方向に沿って交互に配置されている。図４６および図４７に示すように、Ｐ型不純物領域６は、Ｎ-半導体層２の表面から所定の深さにわたり形成されている。また、図４６および図４８に示すように、Ｎ型不純物領域１３は、Ｎ-半導体層２の表面から誘電体部３に達するように形成されている。なお、これ以外の構成については、図３等に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
上述した半導体装置では、ゲート電極９に所定のしきい値電圧よりも高い電圧を印加することによりＮ-半導体層２へ電子とホールが注入されて、Ｎ-半導体層２の抵抗値が電導度変調によって下がり、コレクタ側からエミッタ側へ向かって電流が流れる状態（オン状態）となる。
一方、ゲート電極９にしきい値電圧よりも低い電圧を印加することによりＮ-半導体層２への電子の注入が止まり、Ｎ-半導体層２に蓄積されていた電子とホールは、再結合することによって消滅したり、エミッタ電極１０あるいはコレクタ電極１１へ排出されることによって消滅して、最終的に電流が遮断される状態（オフ状態）となる。オフ状態では、逆バイアスが作用するＰ型不純物領域４とＮ-半導体層２との界面から、主として、Ｎ-半導体層２へ向かって空乏層が拡がる。
このとき、図４９に示すように、Ｎ型不純物領域１３が配置されている部分では、空乏層が拡がるのを、Ｎ型不純物領域１３によって、耐圧を低下させることなく阻止することができる（空乏層端３１ａ）。これにより、Ｎ型不純物領域１３によって挟まれるようにＰ型不純物領域６が配置されている部分では、そのようなＮ型不純物領域が配置されていない場合と比べて、図５０に示すように、Ｐ型不純物領域６へ向かって空乏層が拡がるのが、耐圧を低下させることなく阻止されることになる（空乏層端３１ａ）。その結果、耐圧のマージンがさらに上がり、半導体装置の耐圧特性を確実に向上させることができる。
変形例１
平面構造のバリエーションとして、図３に示す半導体装置に基づく平面構造を例に挙げて説明した。そのバリエーションとしては、図１０に示される半導体装置に基づくものであってもよい。この場合には、図５１に示すように、コレクタ電極が接続されるＰ型不純物領域６と、空乏層阻止部としての絶縁膜１４および導電体部１５とが、一方向に沿って交互に配置されている。図５１および図５２に示すように、Ｐ型不純物領域６は、Ｎ-半導体層２の表面から所定の深さにわたり形成されている。また、図５１および図５３に示すように、絶縁膜１４および導電体部１５は、Ｎ-半導体層２の表面から誘電体部３に達するように形成されている。
この半導体装置においても、図５４に示すように、オフ状態において、絶縁膜１４および導電体部１５が配置されている部分では、空乏層が拡がるのを、絶縁膜１４および導電体部１５によって、耐圧を低下させることなく阻止することができる（空乏層端３１ａ）。これにより、絶縁膜１４および導電体部１５によって挟まれるようにＰ型不純物領域６が配置されている部分では、そのような絶縁膜１４および導電体部１５が配置されていない場合と比べて、図５５に示すように、Ｐ型不純物領域６へ向かって空乏層が拡がるのが、耐圧を低下させることなく阻止されることになる（空乏層端３１ａ）。その結果、耐圧のマージンがさらに上がり、半導体装置の耐圧特性を確実に向上させることができる。
変形例２
さらに、平面構造のバリエーションとしては、図１２に示される半導体装置に基づくものであってもよい。この場合には、図５６に示すように、コレクタ電極が接続されるＰ型不純物領域６と、空乏層阻止部としてのＮ型不純物領域１３および絶縁膜１４とが、一方向に沿って交互に配置されている。図５６および図５７に示すように、Ｐ型不純物領域６は、Ｎ-半導体層２の表面から所定の深さにわたり形成されている。また、図５６および図５８に示すように、Ｎ型不純物領域１３および絶縁膜１４は、Ｎ-半導体層２の表面から誘電体部３に達するように形成されている。
この半導体装置においても、図５９に示すように、オフ状態において、Ｎ型不純物領域１３および絶縁膜１４が配置されている部分では、空乏層が拡がるのを、Ｎ型不純物領域１３および絶縁膜１４によって、耐圧を低下させることなく阻止することができる（空乏層端３１ａ）。これにより、Ｎ型不純物領域１３および絶縁膜１４によって挟まれるようにＰ型不純物領域６が配置されている部分では、そのようなＮ型不純物領域１３および絶縁膜１４が配置されていない場合と比べて、図６０に示すように、Ｐ型不純物領域６へ向かって空乏層が拡がるのが、耐圧を低下させることなく阻止されることになる（空乏層端３１ａ）。その結果、耐圧のマージンがさらに上がり、半導体装置の耐圧特性を確実に向上させることができる。
実施の形態９
ここでは、図２５に示される半導体装置に基づく平面構造のバリエーションについて説明する。図６１に示すように、コレクタ電極が接続されるＰ型不純物領域６等と、空乏層阻止部としての絶縁膜１４および導電体部１５とが、一方向に沿って交互に配置されている。図６１および図６２に示すように、Ｐ型不純物領域６は、Ｎ-半導体層２の表面から所定の深さにわたり形成されている。また、図６１および図６３に示すように、絶縁膜１４および導電体部１５は、Ｎ-半導体層２の表面から誘電体部３に達するように形成されている。なお、これ以外の構成については、図２４に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
上述した半導体装置では、ゲート電極９に所定のしきい値電圧よりも高い電圧を印加することによりＮ-半導体層２へ電子とホールが注入されて、Ｎ-半導体層２の抵抗値が電導度変調によって下がり、コレクタ側からエミッタ側へ向かって電流が流れる状態（オン状態）となる。
一方、ゲート電極９にしきい値電圧よりも低い電圧を印加することによりＮ-半導体層２への電子の注入が止まり、Ｎ-半導体層２に蓄積されていた電子とホールは、再結合することによって消滅したり、エミッタ電極１０あるいはコレクタ電極１１へ排出されることによって消滅して、最終的に電流が遮断される状態（オフ状態）となる。オフ状態では、逆バイアスが作用するＰ型不純物領域４とＮ-半導体層２との界面から、主として、Ｎ-半導体層２へ向かって空乏層が拡がる。
このとき、図６４に示すように、絶縁膜１４および導電体部１５が配置されている部分では、空乏層が拡がるのを、絶縁膜１４および導電体部１５によって、耐圧を低下させることなく阻止することができる（空乏層端３１ａ）。これにより、絶縁膜１４および導電体部１５によって挟まれるようにＰ型不純物領域６が配置されている部分では、そのような絶縁膜１４および導電体部１５が配置されていない場合と比べて、図６５に示すように、Ｐ型不純物領域６へ向かって空乏層が拡がるのが、耐圧を低下させることなく阻止されることになる（空乏層端３１ａ）。その結果、耐圧のマージンがさらに上がり、半導体装置の耐圧特性を確実に向上させることができる。また、図６１および図６２に示される構造において、Ｎ型不純物領域１６とＰ型不純物領域の配置を入れ換えて、Ｎ型不純物領域１６がＰ型不純物領域６によって挟まれる構造の場合においても、半導体装置の耐圧特性を向上させることができる。
なお、上述した半導体装置では、空乏層阻止部として、トレンチ内に絶縁膜１４および導電体部１５を形成した構造を例に挙げて説明した。空乏層阻止部としては、この他に、図３に示されるＮ型不純物領域１３を形成した構造を適用してもよい。この場合にも、空乏層が拡がるのを、耐圧を低下させることなく確実に抑えて、半導体装置の耐圧特性を向上させることができる。また、図１２に示されるように、トレンチの側壁にＮ型不純物領域１３を形成し、そのトレンチに絶縁膜１４を充填した構造を適用してもよい。この場合にも、空乏層が拡がるのを、耐圧を低下させることなく確実に抑えて、半導体装置の耐圧特性を向上させることができる。
実施の形態１０
ここでは、図３８に示される半導体装置に基づく平面構造のバリエーションについて説明する。図６６に示すように、ソース電極が接続されるＰ型不純物領域６と、空乏層阻止部としてのＮ型不純物領域１３とが、一方向に沿って交互に配置されている。図６６および図６７に示すように、Ｐ型不純物領域６は、Ｎ-半導体層２の表面から所定の深さにわたり形成されている。また、図６６および図６８に示すように、Ｎ型不純物領域１３は、Ｎ-半導体層２の表面から誘電体部３に達するように形成されている。なお、これ以外の構成については、図３８に示す半導体装置と同様なので、同一部材には同一符号を付しその説明を繰り返さないこととする。
上述した半導体装置では、ソース電位よりも所定の電位だけ低い電圧をゲート電極９に印加することにより、ゲート電極９の直下に位置するＮ-半導体層２の部分にチャネルが形成される。チャネルが形成されると、ソース電極２０からドレイン電極１９へ電流が流れる状態（オン状態）になる。
一方、ゲート電極９に印加する電位を上げると、Ｎ-半導体層２に形成されたチャネルが消滅してオフ状態となる。オフ状態では、逆バイアスが作用するＰ型不純物領域４およびＰ-不純物領域１８とＮ-半導体層２との界面から空乏層３１が拡がる。
このとき、図６９に示すように、Ｎ型不純物領域１３が配置されている部分では、空乏層が拡がるのを、Ｎ型不純物領域１３によって、耐圧を低下させることなく阻止することができる（空乏層端３１ａ）。これにより、Ｎ型不純物領域１３によって挟まれるようにＰ型不純物領域６が配置されている部分では、そのようなＮ型不純物領域１３が配置されていない場合と比べて、図７０に示すように、Ｐ型不純物領域６へ向かって空乏層が拡がるのが、耐圧を低下させることなく阻止されることになる（空乏層端３１ａ）。その結果、耐圧のマージンがさらに上がり、半導体装置の耐圧特性を確実に向上させることができる。
変形例１
平面構造のバリエーションとして、図３８に示す半導体装置に基づく平面構造を例に挙げて説明した。そのバリエーションとしては、図４１に示される半導体装置に基づくものであってもよい。この場合には、図７１に示すように、ソース電極２０ａが接続されるＰ型不純物領域６と、空乏層阻止部としての絶縁膜１４および導電体部１５とが、一方向に沿って交互に配置されている。図７１および図７２に示すように、Ｐ型不純物領域６は、Ｎ-半導体層２の表面から所定の深さにわたり形成されている。また、図７１および図７３に示すように、絶縁膜１４および導電体部１５は、Ｎ-半導体層２の表面から誘電体部３に達するように形成されている。Ｐ型不純物領域６と導電体部１５とは、ソース電極２０ａと電極２０ｂを介して電気的に接続されている。
この半導体装置においても、図７４に示すように、オフ状態において、絶縁膜１４および導電体部１５が配置されている部分では、空乏層が拡がるのを、絶縁膜１４および導電体部１５によって、耐圧を低下させることなく阻止することができる（空乏層端３１ａ）。これにより、絶縁膜１４および導電体部１５によって挟まれるようにＰ型不純物領域６が配置されている部分では、そのような絶縁膜１４および導電体部１５が配置されていない場合と比べて、図７５に示すように、Ｐ型不純物領域６へ向かって空乏層が拡がるのが、耐圧を低下させることなく阻止されることになる（空乏層端３１ａ）。その結果、耐圧のマージンがさらに上がり、半導体装置の耐圧特性を確実に向上させることができる。
変形例２
さらに、平面構造のバリエーションとしては、図４３に示される半導体装置に基づくものであってもよい。この場合には、図７６に示すように、ソース電極２０が接続されるＰ型不純物領域６と、空乏層阻止部としてのＮ型不純物領域１３および絶縁膜１４とが、一方向に沿って交互に配置されている。図７６および図７７に示すように、Ｐ型不純物領域６は、Ｎ-半導体層２の表面から所定の深さにわたり形成されている。また、図７６および図７８に示すように、Ｎ型不純物領域１３および絶縁膜１４は、Ｎ-半導体層２の表面から誘電体部３に達するように形成されている。Ｎ型不純物領域１３とＰ型不純物領域６とは、ソース電極２０によって電気的に接続されている。
この半導体装置においても、図７９に示すように、オフ状態において、Ｎ型不純物領域１３および絶縁膜１４が配置されている部分では、空乏層が拡がるのを、Ｎ型不純物領域１３および絶縁膜１４によって、耐圧を低下させることなく阻止することができる（空乏層端３１ａ）。これにより、Ｎ型不純物領域１３および絶縁膜１４によって挟まれるようにＰ型不純物領域６が配置されている部分では、そのようなＮ型不純物領域１３および絶縁膜１４が配置されていない場合と比べて、図８０に示すように、Ｐ型不純物領域６へ向かって空乏層が拡がるのが、耐圧を低下させることなく阻止されることになる（空乏層端３１ａ）。その結果、耐圧のマージンがさらに上がり、半導体装置の耐圧特性を確実に向上させることができる。
上述した各半導体装置では、インバータ回路に適用される半導体装置を例に挙げて説明したが、上述した半導体装置は、インバータ回路に限られず、高い耐圧が要求される電力用半導体素子として適用することができる。
今回開示された実施の形態は例示であってこれに制限されるものではない。本発明は上記で説明した範囲ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲でのすべての変更が含まれることが意図される。
本発明は、インバータ回路等に適用される半導体装置として有効に利用される。
１ 半導体基板、２ Ｎ-半導体層、３ 誘電体部、４ Ｐ型不純物領域、５ Ｎ型不純物領域、６ Ｐ型不純物領域、７ Ｎ型不純物領域、７ｂ Ｎ型不純物領域、８ ゲート絶縁膜、９ ゲート電極、１０ エミッタ電極、１１ コレクタ電極、１２ 誘電体膜、１３ Ｎ型不純物領域、１４ 絶縁膜、１５ 導電体部、１６ Ｎ型不純物領域、１７ Ｐ-不純物領域、１８ Ｐ-不純物領域、１９ ドレイン電極、２０ ソース電極、２１ Ｎ型不純物領域、２２ Ｎ型不純物領域、３１ 空乏層、３１ａ 空乏層端、３１ｂ 空乏層端、５０ 駆動制御回路、５１ 第１駆動回路部、５２ 第２駆動回路部、５３ 接続点、５４ 誘導電動機、６０，６１ 矢印、ＢＴ１ 第１ＩＧＢＴ、ＢＴ２ 第２ＩＧＢＴ、ＰＴ ＭＯＳトランジスタ。

Claims (18)

  1. 主表面を有する半導体基板と、
    前記半導体基板の主表面に接触するように形成され、第１厚みおよび前記第１厚みよりも厚い第２厚みを有する誘電体部と、
    前記誘電体部に接触するように形成され、第１不純物濃度を有する第１導電型の半導体領域と、
    前記半導体領域のうち前記第１厚みを有する前記誘電体部の部分の直上に位置する第１領域において、前記半導体領域の表面から第１深さにわたり形成された第１導電型の第１不純物領域と、
    前記第１領域において、前記第１不純物領域を側方と下方とから取り囲むように、前記半導体領域の表面から前記第１深さよりも深い第２深さにわたり形成された第２導電型の第２不純物領域と、
    前記第１不純物領域と前記半導体領域とによって挟まれた前記第２不純物領域の部分の表面上にゲート絶縁膜を介在させて形成されたゲート電極部と、
    前記第２不純物領域から距離を隔てられた、前記半導体領域のうち前記第２厚みを有する前記誘電体部の部分の直上に位置する第２領域において、前記半導体領域の表面から第３深さにわたり形成された第２不純物濃度を有する第２導電型の第３不純物領域と、
    前記第２領域における所定の位置において、前記半導体領域の表面から前記誘電体部に達するように形成された、導電性領域を含む空乏層阻止部と
    を備えた、半導体装置。
  2. 前記空乏層阻止部は、前記第３不純物領域に対して前記第２不純物領域が位置する側と反対側に配置される第１配置、および、前記第２不純物領域と前記第３不純物領域とを結ぶ方向と交差する一方と他方とから、前記第３不純物領域を挟み込むように配置される第２配置のいずれかの配置となるように形成された、請求項１記載の半導体装置。
  3. 前記空乏層阻止部は、前記第１不純物濃度よりも高い第３不純物濃度を有する第１導電型の第４不純物領域により形成された、請求項２記載の半導体装置。
  4. 前記空乏層阻止部は、前記半導体領域とは電気的に絶縁され、前記第３不純物領域に電気的に接続された導電体部により形成された、請求項２記載の半導体装置。
  5. 前記空乏層阻止部は、
    前記半導体領域を貫通して前記半導体領域の表面から前記誘電体部に達するように形成された絶縁体部と、
    前記絶縁体部を取り囲む前記半導体領域の部分に形成され、前記第１不純物濃度よりも高い第３不純物濃度を有する第１導電型の第４不純物領域と
    により形成された、請求項２記載の半導体装置。
  6. 前記空乏層阻止部は第１配置となるように形成され、
    前記第３不純物領域を側方と下方とから取り囲むように、前記半導体領域の表面から前記第３深さよりも深い第４深さにわたり形成された第１導電型の第５不純物領域を備えた、請求項２〜５のいずれかに記載の半導体装置。
  7. 前記空乏層阻止部は第１配置となるように形成され、
    前記第２領域における、前記第３不純物領域に対して前記第２不純物領域が位置する側において、前記半導体領域の表面から所定の深さにわたり形成され、前記第３不純物領域に電気的に接続されて、前記第１不純物濃度よりも高い第４不純物濃度を有する第１導電型の第６不純物領域を備えた、請求項２〜５のいずれかに記載の半導体装置。
  8. 前記空乏層阻止部は第１配置となるように形成され、
    前記第２領域における、前記第３不純物領域に対して前記第２不純物領域が位置する側とは反対の側において、前記半導体領域の表面から所定の深さにわたり形成され、前記第３不純物領域に電気的に接続されて、前記第１不純物濃度よりも高い第４不純物濃度を有する第１導電型の第６不純物領域を備えた、請求項２〜５のいずれかに記載の半導体装置。
  9. 前記空乏層阻止部は第１配置となるように形成され、
    前記第２領域において、前記半導体領域の表面から所定の深さにわたり形成され、前記第３不純物領域に電気的に接続されて、前記第１不純物濃度よりも高い第３不純物濃度を有する第１導電型の複数の第６不純物領域を備えるとともに、前記第３不純物領域を複数備え、
    複数の前記第３不純物領域と複数の前記第６不純物領域は、前記第２不純物領域と前記第３不純物領域とを結ぶ方向と交差する方向に交互に形成された、請求項２〜５のいずれかに記載の半導体装置。
  10. 前記第２領域において、前記第３不純物領域および前記第６不純物領域を側方と下方とから取り囲むように形成され、前記第２不純物濃度よりも低い第５不純物濃度を有する第２導電型の第７不純物領域を備えた、請求項７〜９のいずれかに記載の半導体装置。
  11. 前記第２領域において、前記第７不純物領域を側方と下方とから取り囲むように形成された第１導電型の第８不純物領域を備えた、請求項１０記載の半導体装置。
  12. 前記空乏層阻止部は第２配置となるように形成され、
    前記第２領域における、前記第３不純物領域に対して前記第２不純物領域が位置する側とは反対の側において、前記半導体領域の表面から所定の深さにわたり形成され、前記第３不純物領域に電気的に接続されて、前記第１不純物濃度よりも高い第４不純物濃度を有する第１導電型の第６不純物領域と、
    前記第２領域において、前記第３不純物領域および前記第６不純物領域を側方と下方とから取り囲むように形成され、前記第２不純物濃度よりも低い第５不純物濃度を有する第２導電型の第７不純物領域と
    を備えた、請求項２〜５のいずれかに記載の半導体装置。
  13. 前記空乏層阻止部は第２配置となるように形成され、
    前記第２領域における、前記第３不純物領域に対して前記第２不純物領域が位置する側とは反対の側において、前記半導体領域の表面から所定の深さにわたり形成され、前記第３不純物領域に電気的に接続されて、前記第１不純物濃度よりも高い第４不純物濃度を有する第１導電型の第６不純物領域と、
    前記第２領域において、前記第３不純物領域および前記第６不純物領域を側方と下方とから取り囲むように形成され、前記第２不純物濃度よりも低い第５不純物濃度を有する第２導電型の第７不純物領域と
    を備えた、請求項２〜５のいずれかに記載の半導体装置。
  14. 主表面を有する半導体基板と、
    前記半導体基板の主表面に接触するように形成され、第１厚みおよび前記第１厚みよりも厚い第２厚みを有する誘電体部と、
    前記誘電体部に接触するように形成され、第１不純物濃度を有する第１導電型の半導体領域と、
    前記半導体領域のうち前記第１厚みを有する前記誘電体部の部分の直上に位置する第１領域において、前記半導体領域の表面から第１深さにわたり形成された第２不純物濃度を有する第２導電型の第１不純物領域と、
    前記半導体領域のうち前記第２厚みを有する前記誘電体部の部分の直上に位置する第２領域に向かって前記第１不純物領域から延在し、前記半導体領域の表面から所定の深さにわたり形成され、前記第２不純物濃度よりも低い第３不純物濃度を有する第２導電型の第２不純物領域と、
    前記第２不純物領域から距離を隔てられ、前記第２領域において前記半導体領域の表面から所定の深さにわたり形成された第２導電型の第３不純物領域と、
    前記第２不純物領域と前記第３不純物領域とによって挟まれた前記半導体領域の部分の表面上にゲート絶縁膜を介在させて形成されたゲート電極部と、
    前記第２領域における所定の位置において、前記半導体領域の表面から前記誘電体部に達するように形成された、導電性領域を含む空乏層阻止部と
    を備えた、半導体装置。
  15. 前記空乏層阻止部は、前記第３不純物領域に対して前記第２不純物領域が位置する側と反対側に配置される第１配置、および、前記第２不純物領域と前記第３不純物領域とを結ぶ方向と交差する一方と他方とから、前記第３不純物領域を挟み込むように配置される第２配置のいずれかの配置となるように形成された、請求項１４記載の半導体装置。
  16. 前記空乏層阻止部は、前記第１不純物濃度よりも高い第４不純物濃度を有する第１導電型の第４不純物領域により形成された、請求項１５記載の半導体装置。
  17. 前記空乏層阻止部は、前記半導体領域とは電気的に絶縁され、前記第３不純物領域に電気的に接続された導電体部により形成された、請求項１５記載の半導体装置。
  18. 前記空乏層阻止部は、
    前記半導体領域を貫通して前記半導体領域の表面から前記誘電体部に達するように形成された絶縁体部と、
    前記絶縁体部を取り囲む前記半導体領域の部分に形成され、前記第１不純物濃度よりも高い第４不純物濃度を有する第１導電型の第４不純物領域と
    により形成された、請求項１５記載の半導体装置。
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