JP2007129089A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の微細化の進展に拘わらず、ＥＳＤ耐量を高く保つことができる半導体装置を提供する。
【解決手段】ｎ型ドレイン層１５に隣接し且つドレイン電極２０によりドレイン層１５と電気的に短絡されるように形成され静電放電時にＥＳＤ保護素子の一部として機能するｐ型の半導体層１７が形成される。ｐ型半導体層１７とドレイン層１５とは、動作電流の方向とは交差する方向に並ぶように配列される。
【選択図】図２

Description

本発明は、半導体装置に関し、特に静電放電（ＥＳＤ：Electro Static Discharge）耐量を向上した半導体装置に関する。

一般に、パワーＩＣは低電圧デバイス及び高耐圧デバイスの両方で構成され、例えば自動車業界等で広く用いられている。車載用の半導体装置の環境は過酷である。このため静電放電(ＥＳＤ)や他の種類の電気的過渡現象に対して比較的高レベルの保護を必要とする。

例えばｎチャネル型の横型ＤＭＯＳトランジスタ（ＬＤＭＯＳトランジスタ；Lateral Double Diffusion ＭＯＳ transistor）においては、ＥＳＤは次のような原理により、素子破壊を生じさせ得る。すなわち、ＥＳＤによりＬＤＭＯＳトランジスタのｎ型ドレイン層に強い電界が印加されると、ｎ型ドレイン層の端部でアバランシェ降伏が生じ、これにより電子とホールが発生する。このｎ型ドレイン層の端部で発生した電子はｎ型ドレイン層に流れ込み、ホールはｎ型ソース層が形成されるｐ型ベース層に流れ込む。このため、ｎ型ドレイン層、ｐ型ベース層、ｎ型ソース層による寄生バイポーラトランジスタがオン状態となる。この寄生バイポーラトランジスタがオン状態になることにより、ＬＤＭＯＳトランジスタはゲートによる制御が不可能となり、ｎ型ドレイン層の端部において熱的な暴走が生じ、ＬＤＭＯＳトランジスタは破壊に至る。

このようなＬＤＭＯＳトランジスタにおいてＥＳＤ耐量を向上させるため、例えばｎチャネル型ＬＤＭＯＳトランジスタのｎ型ドレイン層に隣接してｐ＋型のアノード層を形成するＬＤＭＯＳトランジスタが、特許文献１、２により提案されている。このｐ＋型アノード層は、その長さ等が適切に設定されることにより、定格電圧ではＬＤＭＯＳトランジスタの動作に何ら寄与しない。しかし、ＥＳＤ時にはこのｐ＋型アノード層はホールを発生し、このホールはｐ型ベース層に流れ、ｎ型ソース層からｎ型ドレイン層には電子が流れる。これにより、ｎ型ソース層、ｐ型ベース層、その下のｎ型エピタキシャル層及びｐ＋型アノード層により構成される寄生サイリスタが動作する。これにより、ＥＳＤ時にドレイン層の端部における電流集中を緩和することができ、ＥＳＤ耐量が向上する。

ところで、パワーＩＣの微細化の要請に従い、上記のアノード層も微細化した場合、その下部のｎ型エピタキシャル層の長さが短くなり、寄生サイリスタの一部を構成するシート抵抗が低下する。シート抵抗の低下は、ＥＳＤ時に寄生サイリスタのターンオンのタイミングが遅れることを意味し、ＥＳＤ耐量を低下させる。このように、上記従来技術の構成では、パワーＩＣの微細化の要請と、ＥＳＤ耐量の向上とを同時に達成することが困難となってきている。
米国特許第６１４４０７０号公報 特開２００１−３２００４７号公報

本発明は、半導体装置の微細化の進展に拘わらず、ＥＳＤ耐量を高く保つことができる半導体装置を提供することを目的とする。

本発明の一態様に係る半導体装置は、第１導電型のソース層と第１導電型のドレイン層とが第２導電型のウエル層の表面に形成されると共に、前記ソース層とドレイン層との間のチャネル上にゲート絶縁膜を介してゲート電極を形成された半導体装置において、前記ドレイン層に隣接し且つドレイン電極により前記ドレイン層と電気的に短絡されるように形成され静電放電時にＥＳＤ保護素子の一部として機能する第２導電型の半導体層を備え、前記半導体層と前記ドレイン層とは、前記ドレイン層と前記ソース層との間を流れる動作電流の方向とは交差する方向に並ぶように配列されたことを特徴とする。

この発明によれば、半導体装置の微細化の進展に拘わらず、ＥＳＤ耐量を高く保つことができる半導体装置を提供することができる。

次に、本発明の実施の形態を、図面を参照して詳細に説明する。

図１は、本発明の実施の形態に係る半導体装置の平面図であり、図２は、図１の鎖線Ａ部分の拡大図である。また、図３及び図４は、図２におけるＡ−Ａ’、及びＢ−Ｂ’断面図である。図１に示すように、この半導体装置では、半導体基板１１上にストライプ状にＬＤＭＯＳトランジスタの一部となるｎ型ドレイン層１５、及びｎ型ソース層１６が形成される。より具体的には図３及び図４に示すように、半導体基板１１上にｎ＋型埋め込み層１２、及びｎ型エピタキシャル層１３を介してｐ型ウエル１４が形成され、このｐ型ウエル１４上にｎ型ドレイン層１５及びｎ型ソース層１６が形成されている。なお、ｎ型ソース層１６に隣接して、ｐ型ウエル１４へのコンタクト層１４Ｃ及びラッチアップ防止ｐ型層２２が設けられている。

また、図３に示すように、このｎ型ドレイン層１５およびｎ型ソース層１６の間のチャネル上にゲート電極１８がゲート絶縁膜１９を介して形成されている。ｎ型ドレイン層１５にはドレイン電極２０がドレインコンタクト２３を介して、ｎ型ソース層１６及びコンタクト層１４Ｃには、ソース電極２１がそれぞれ接続される。図１に示すように、ゲート電極１８、ドレイン電極２０、及びソース電極２１には、それぞれゲート電極パッド１８Ａ、ドレイン電極パッド２０Ａ、及びソース電極パッド２１Ａが接続されている。

次に、図２を参照して図１の破線Ａ部分の拡大図について説明する。図２に示すように、ｎ型ドレイン層１５は、略ストライプ状に形成されたｎ型の高濃度層１５Ａと、その外側即ちゲート電極１８側に同様に略ストライプ状に形成されたｎ−型の低濃度層１５Ｂとを備えた所謂ＬＤＤ構造を有している。また高濃度層１５Ａの内側には、この高濃度層１５Ａに取り囲まれるように、ドレイン電極２０がドレインコンタクト２３を介して接続されるコンタクト層１５Ｃが、図２に示すＹ方向に等間隔に複数個形成されている。

そしてこのコンタクト層１５Ｃの間には、ｎ型ドレイン層１５、ｐ型ウエル１４、及びｎ型ソース層１６と共に寄生サイリスタ即ちＥＳＤ保護素子を構成するｐ＋型半導体層１７がＹ方向（図１）に等間隔に複数個形成されている。ｐ＋型半導体層１７は、ドレイン層１５のコンタクト層１５Ｃと共にドレイン電極２０に共通接続されている。本実施の形態のｐ＋型半導体層１７とｎ型ドレイン層１５とは、ｎ型ドレイン層１５とｎ型ソース層１６との間を流れるＬＤＭＯＳトランジスタの動作電流の方向（図１のＸ方向）とは交差する方向、例えば直交する方向（Ｙ方向）に並ぶように配列されている。この点、ｐ型アノード層とｎ型ドレイン層とが動作電流の流れる方向と同一方向に並ぶように配列されている従来技術（特許文献１、２）と異なっている。なお、この実施の形態の説明では、図２に示すように、ｐ＋型半導体層１７を挟む上下のコンタクト層１５Ｃの下半分、及び上半分の領域により、１つのＬＤＭＯＳトランジスタＭＯＳｉ（ｉ＝１、２、３・・・、ｎ）を定義する。各ＬＤＭＯＳトランジスタＭｏｓｉは、通常のＬＤＭＯＳトランジスタの中に、ＥＳＤ保護素子を内蔵した素子と考えることができる。トランジスタＭＯＳ１が最も各電極パッド１８Ａ、２０Ａ及び２１Ａから遠く、ＭＯＳｎが最も各電極パッド１８Ａ、２０Ａ及び２１Ａの近傍に位置するものとする。

１つのＭＯＳトランジスタＭＯＳ１のＡ−Ａ’断面図及びＢ−Ｂ’断面図を図３及び図４を参照して説明する。図３に示すように、コンタクト層１５Ｃの部分を含むＡ−Ａ’断面図は、通常の横型ＬＤＭＯＳトランジスタの構造と同一である。一方、図４に示すように、Ｂ−Ｂ’断面図では、ｐ＋型半導体層１７の存在により、ＩＧＢＴ（Insulated Gate Bipolar Transistor）と同様の構成となるが、ｐ＋型半導体層１７からはホールの注入がされないように設計されるため、この部分はＩＧＢＴとして機能はせず、通常時はＡ−Ａ’断面部分と同様にＬＤＭＯＳトランジスタとして動作させることができる。ただし、動作電流がコンタクト層１５Ｃの方向に回り込む分電流経路が長く、そのためオン抵抗はＡ−Ａ’断面に比べ若干高くなる。

またこのＢ−Ｂ’断面図では、高濃度層１５Ａが凸部を有し、その分、低濃度層１５Ｂの幅ｄｂはＡ−Ａ’断面における低濃度層１５Ｂの幅ｄａよりも狭くされている。これにより、Ａ−Ａ’断面図付近、即ち通常のＭＯＳトランジスタの部分の耐圧よりも、Ｂ−Ｂ’断面図付近、即ちＥＳＤ保護素子の部分の耐圧を低くして寄生サイリスタを動作し易くし、ＥＳＤ耐量を高めている。この例では、低濃度層１５Ｂの幅をＢ−Ｂ’断面部分で小さくすることで、ＥＳＤ保護素子の部分において通常のＭＯＳトランジスタ部分よりも耐圧を低くしている。しかし、耐圧の関係を上記のようにする方法は、これに限るものではなく、例えばＢ−Ｂ’断面図部分とＡ−Ａ’断面図部分とで低濃度層１５Ｂの不純物濃度をイオン注入等により変化させるようにしてもよい。また、ドレイン層１５等の不純物濃度等の条件によっては、図２とは逆にＢ−Ｂ’断面図における低濃度層１５Ｂの幅ｄｂを、Ａ−Ａ’断面図における高濃度層１５Ａの幅ｄａよりも大きくすることで、耐圧を上記の関係にすることもできる。

また、全ての断面において、ｎ型ドレイン層１５及びｎ型ソース層１６は、いずれもｐ型ウエル１４により、その下層のｎ型エピタキシャル層１３及びｎ＋型埋め込み層１２からは分離されている。このような構成によれば、寄生サイリスタの一部を構成する寄生ｐｎｐバイポーラトランジスタのベース層の厚さを小さくし、これにより寄生ｐｎｐバイポーラトランジスタの増幅率を上げ、寄生サイリスタの動作開始タイミングを早くすることができる。寄生サイリスタの動作開始タイミングに関し問題がなければ、ｎ型ドレイン層１５をｎ型エピタキシャル層１３に達する深さまで形成することも可能である。

この実施の形態の半導体装置の構成において、ＥＳＤ時にドレイン電極２０に定格以上の電圧が印加されると、ｎ−型の低濃度層１５Ｂが空乏化し、高濃度層１５Ａと低濃度層１５Ｂの境界近傍の電界が強くなり、これによりアバランシェ降伏が発生する。アバランシェ降伏に基づくインパクトイオン化により発生したホール・電子のうち、電子はｐ型半導体層１７側部の高濃度層１５Ａ中のシート抵抗Ｒ１（図２）を通って、コンタクト層１５Ｃを介してドレイン電極２０に流れ込む。このシート抵抗Ｒ１の電圧降下によりｐ＋型半導体層１７とドレイン層１５との間に電圧が印加される。これにより、ｐ＋型半導体層１７、ｎ型ドレイン層１５及びｐ型ウエル１４による寄生ｐｎｐバイポーラトランジスタが導通する。これによりｐ＋型半導体層１７からｎ型のドレイン層１５、更にはｐ型ウエル１４に向けてホール電流が流れる。このホール電流が流れることにより、ｎ型ドレイン層１５、ｐ型ウエル１４及びｎ型ソース層１６による寄生ｎｐｎバイポーラトランジスタが導通する。これにより、この２つの寄生バイポーラトランジスタが構成する寄生サイリスタが導通し、ＥＳＤ保護が行われる。なお、シート抵抗Ｒ１を制御するために、ｐ＋型半導体層１７周辺部の高濃度ドレイン層１５Ａ表層にｐ型不純物をカウンタドープしたり、ｐ＋型半導体層１７周辺部はドレイン層１５Ａとは別に形成したりすることも可能である。

この実施の形態では、ｐ＋型半導体層１７とドレイン層１５とがＬＤＭＯＳトランジスタの動作電流の流れる方向（図１のＸ方向）と直交する方向（Ｙ方向）に並ぶように配列されるので、ｐ＋型半導体層１７の長さを、ドレイン層１５、ソース層１６、ゲート電極１８等の動作電流方向の幅の微細化の進展に拘わらず、寄生サイリスタの適切なターンオン速度を得るために必要なシート抵抗Ｒ１の大きさを考慮して決定することができる。従って、高いＥＳＤ耐量を得ることが可能になる。

本実施の形態の半導体装置は、複数のＬＤＭＯＳトランジスタＭＯＳ１、ＭＯＳ２、ＭＯＳ３、・・・がストライプ状のドレイン電極２０、ソース電極２１の間に並列に接続される形態となっており、各ＬＤＭＯＳトランジスタＭＯＳｉがそれぞれＥＳＤ時に寄生サイリスタの一部となるｐ＋型半導体層１７を備えている。各ＬＤＭＯＳトランジスタＭＯＳｉが有する寄生サイリスタのスナップバック電圧は同一としてもよい。しかし、よりＥＳＤ耐量を高くするためには、ある１つのＬＤＭＯＳトランジスタＭＯＳｉ、例えば最も遠い位置にあるＬＤＭＯＳトランジスタＭＯＳ１に存在する寄生サイリスタのスナップバック電圧Ｖｓｂ１を、これよりも電極パッド２０Ａ、２１Ａに近い位置に存在する他のＬＤＭＯＳトランジスタＭＯＳｋのスナップバック電圧Ｖｓｂｋよりも意図的に低く設定するのが好ましい（図５参照）。これは、最もスナップバック電圧が低いＬＤＭＯＳトランジスタよりも遠い位置に更に別のＬＤＭＯＳトランジスタ存在する場合には、そのＬＤＭＯＳトランジスタにはＥＳＤ電流が流れず、有効素子面積が減少し、電流密度が高くなってしまうためである。また、ＬＤＭＯＳトランジスタＭＯＳ１のＥＳＤ保護素子の動作開始後、更にソース・ドレイン間電圧が増加して線形動作領域に入ったとき、パッドの間の素子に出来るだけ高い電圧がかかるようにするためには、ＬＤＭＯＳトランジスタＭＯＳ１をパッドから最も遠い位置に配置して配線抵抗による電圧降下が最大になるようにすればよい。それにより多くの寄生サイリスタがスナップバック電圧に達し、動作を開始することができる(図６参照)。もし、電極パッド２０Ａ、２１Ａから近いＬＤＭＯＳトランジスタが最初にＥＳＤ保護機能の動作を開始してしまうと、電極パッドから近い分だけ配線抵抗が小さく、このため１箇所のＬＤＭＯＳトランジスタにおいて破壊電流を超えるようなＥＳＤ電流が集中してしまい、素子を破壊する虞が高くなる。本実施の形態の場合、電極パッドから遠い位置にあるＬＤＭＯＳトランジスタが最初にＥＳＤ保護動作を開始させるため、ソース・ドレイン間電圧の増加に対してドレイン電流の増加割合を小さくすることができ、これにより高いＥＳＤ耐量を得ることができる。

以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施の形態では、ｐ＋型半導体層１７がＥＳＤ時に寄生サイリスタの一部を構成するようにしていたが、ｐ＋型半導体層１７が、ドレイン層１５、及びｐ型ウエル１４と共に寄生ｐｎｐバイポーラトランジスタを形成するのでもよい(図７〜９参照)。図４(図２中Ｂ−Ｂ‘断面)に示す寄生サイリスタの保持電圧Ｖｈ１は、図１０に示すようにＬＤＭＯＳトランジスタの電源電圧よりも小さい。このため、ＬＤＭＯＳトランジスタのソース・ドレイン間電圧がスナップバック電圧に達して寄生サイリスタが導通した後、ソース・ドレイン間電圧が電源電圧まで下がっても寄生サイリスタは非導通とならない。このためＬＤＭＯＳトランジスタは破壊に至る虞がある。

一方、図９(図７中Ｂ−Ｂ'断面)に示す寄生トランジスタを構成する場合、その保持電圧Ｖｈ２が図１０に示すようにＬＤＭＯＳトランジスタの定格電圧よりも大きい。このため、ソース・ドレイン間電圧が定格電圧以上となって寄生トランジスタが導通しても、ソース・ドレイン間電圧が定格電圧程度まで低下すれば、寄生トランジスタは非導通状態に戻る。従って、寄生トランジスタを形成する場合は、寄生サイリスタを形成する場合に比べ、ＬＤＭＯＳトランジスタの素子の破壊の虞が小さくされる。ただし、寄生トランジスタを形成する場合には、その部分は通常時においてＬＤＭＯＳトランジスタの一部を構成しないため、オン抵抗は寄生サイリスタを形成する場合に比べ上昇する。このように、寄生サイリスタを構成する場合と寄生トランジスタを構成する場合には利害得失があり、用途に応じていずれの形式を取るかを選択することができる。

本発明の一実施の形態に係る半導体装置の平面図である。 図１の鎖線Ａ部分の拡大図である。 図２におけるＡ−Ａ’断面図である。 図２におけるＢ−Ｂ’断面図である。 各トランジスタＭＯＳｉの寄生サイリスタの電圧・電流特性の設定例を示す。 図５のような設定を行った場合の動作を説明する説明図である。 本発明の一実施の形態の変形例に係る半導体装置の平面図である。 図７におけるＡ−Ａ’断面図である。 図７におけるＢ−Ｂ’断面図である。 寄生サイリスタの特性と寄生トランジスタの特性を比較したグラフである。

符号の説明

１１・・・半導体基板、 １２・・・ｎ＋型埋め込み層、 １３・・・ｎ型エピタキシャル層、 １４・・・ｐ型ウエル、 １４Ｃ・・・コンタクト層、 １５・・・ｎ型ドレイン層、 １５Ａ・・・ｎ型高濃度層、 １５Ｂ・・・低濃度層、 １５Ｃ・・・コンタクト層、 １６・・・ｎ型ソース層、 １７・・・ｐ＋型半導体層、 １８・・・ゲート電極、 １９・・・ゲート絶縁膜、 ２０・・・ドレイン電極、 ２１・・・ソース電極、 ２２・・・ラッチアップ防止ｐ型層、 ２３・・・ドレインコンタクト、 １８Ａ・・・ゲート電極パッド、 ２０Ａ・・・ドレイン電極パッド、 ２１Ａ・・・ソース電極パッド。

Claims (5)

1. 第１導電型のソース層と第１導電型のドレイン層とが第２導電型のウエル層の表面に形成されると共に、前記ソース層とドレイン層との間のチャネル上にゲート絶縁膜を介してゲート電極を形成された絶縁ゲート型半導体素子を備えた半導体装置において、
   前記ドレイン層に隣接し且つドレイン電極により前記ドレイン層と電気的に短絡されるように形成され静電放電時に前記絶縁ゲート型半導体素子を保護するＥＳＤ保護素子の一部として機能する第２導電型の半導体層を備え、
   前記半導体層と前記ドレイン層とは、前記ドレイン層と前記ソース層との間を流れる動作電流の方向とは交差する方向に並ぶように配列されたことを特徴とする半導体装置。
2. 前記ウエル層は、第２導電型の半導体基板上に第１導電型の埋め込み層を介して形成され、前記ドレイン層は、前記ウエル層により前記埋め込み層とは分離されていることを特徴とする請求項１に記載の半導体装置。
3. 前記ソース層、前記ドレイン層は一方向を長手方向とするストライプ形状に形成され、
   前記ドレイン層は、第１の不純物濃度を有する高濃度層と、前記第１の不純物濃度よりも低い第２の不純物濃度を有して前記チャネルに対向するように形成される低濃度層とを備え、
   前記半導体層付近の前記低濃度層の幅が、他の部分の前記低濃度層の幅とは異なる長さとされていることを特徴とする請求項１乃至２項のいずれか１項に記載の半導体装置。
4. 前記半導体層は、所定間隔に且つ前記ドレイン電極が接続されるコンタクト層の間に複数個形成され、
   前記ドレイン電極の電極パッド近傍に形成された第１の前記半導体層により形成されるＥＳＤ保護素子のスナップバック電圧よりも、この第１の前記半導体層よりも前記電極パッドからみて遠い位置にある第２の前記半導体層により形成されるＥＳＤ保護素子のスナップバック電圧の方が小さくなるように構成されたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
5. 前記ＥＳＤ保護素子は、前記絶縁ゲート型半導体素子の定格電圧よりも高い保持電圧を有することを特徴とする請求項１乃至４項のいずれか１項に記載の半導体装置。

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