JP5585593B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
近年、自動車には多くの半導体装置が搭載されている。これらの半導体装置ではＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）など各種のサージ電圧に対して高い破壊耐量（高サージ耐量）が求められる。そのため、半導体装置を構成するパワー半導体素子をサージ電圧から保護するためにサージ保護用ダイオード（以下、保護用ダイオードと称す）が接続されている。
外来のサージ電圧やノイズ電圧およびパワー半導体素子自身の動作で発生するサージ電圧などがパワー半導体素子に印加された場合に、保護用ダイオードで過大な電圧をクランプし、過大な電圧がパワー半導体素子に印加されないようにして、半導体装置の高い破壊耐量を実現している。
図１８は、従来の保護用ダイオードを有する半導体装置の要部を示す断面図である。図１８に示すように、従来の半導体装置８００において、ｐ半導体基板１上に、ｐ半導体基板１よりも不純物濃度の高いｎ半導体層（以下、高濃度ｎ半導体層とする）２が配置される。高濃度ｎ半導体層２上に、高濃度ｎ半導体層２よりも不純物濃度の低いｎ半導体層（以下、低濃度ｎ半導体層とする）３が配置される。低濃度ｎ半導体層３の表面層には、制御回路９１を形成する領域（以下、制御回路領域とする）にｐウエル層３４が配置され、ＩＧＢＴ９２を形成する領域（以下、ＩＧＢＴ領域とする）にｐウエル層４が配置される。
制御回路領域は、低濃度ｎ半導体層３の中央部に配置される。ｐウエル層３４は、互いに離れて複数配置される。各ｐウエル層３４の表面層には、制御回路９１を構成するＭＯＳＦＥＴ、ダイオードおよび抵抗Ｒｇ（不図示）などが配置される。図１８に図示されたＭＯＳＦＥＴおよびダイオードは、それぞれ異なるｐウエル層３４に配置される。具体的には、一方のｐウエル層３４の表面層には、ＭＯＳＦＥＴとしてｎソース層３５ａおよびｎドレイン層３５ｂが設けられ、他方のｐウエル層３４の表面層には、ダイオードとしてｎカソード層３５ｃが設けられる。
ｎソース層３５ａとｎドレイン層３５ｂとに挟まれたｐウエル層３４上には、ゲート絶縁膜３７を介してゲート電極３８が配置される。ソース電極５４は、ｎソース層３５ａに接する。ドレイン電極５５は、ｎドレイン層３５ｂに接する。図示しないが、ＭＯＳＦＥＴが設けられたｐウエル層３４内には、ソース電極５４と接続してＭＯＳＦＥＴのボディダイオード（寄生ダイオード）が形成される。カソード電極５６は、ｎカソード層３５ｃに接する。アノード電極５７は、ｎカソード層３５ｃが設けられたｐウエル層３４に接する。
ＩＧＢＴ領域は、制御回路領域に隣り合う（図１８の紙面右側）。ｐウエル層４の表面層には、パワー半導体素子であるＩＧＢＴ９２のｎエミッタ層５が配置される。ｎエミッタ層５と低濃度ｎ半導体層３とに挟まれたｐウエル層４上には、ゲート絶縁膜７を介してゲート電極１０が配置される。エミッタ電極１２は、ｎエミッタ層５およびｐウエル層４に接する。また、ｐコレクタ層となるｐ半導体基板１の裏面には、ＩＧＢＴ９２を構成するコレクタ電極１１が配置される。
さらに、低濃度ｎ半導体層３には、制御回路領域に隣り合う領域に、保護用ダイオード８１を形成する領域（以下、保護用ダイオード領域とする）が設けられている。保護用ダイオード領域は、制御回路領域を挟んでＩＧＢＴ領域と反対側に隣り合う（図１８の紙面左側）。保護用ダイオード領域において、低濃度ｎ半導体層３上には絶縁膜６０（ＬＯＣＯＳ酸化膜）が設けられている。
絶縁膜６０上には、ｐアノード層２１とｎカソード層２２からなる第１ダイオード、第２ダイオードおよび第３ダイオードの３個の単体の単方向ダイオード８１ａで構成される保護用ダイオード８１が配置される。例えば、第１ダイオードは制御回路領域から最も離れた領域に配置され（図１８の紙面左側）、第３ダイオードは制御回路領域から最も近い領域に配置されている（図１８の紙面右側）。
保護用ダイオード８１は多結晶シリコン層（ポリシリコン層）で形成される。保護用ダイオード８１のカソード電極５１は、第１ダイオードのｎカソード層２２に接する。カソード電極５１は半導体装置８００のゲート端子Ｇに接続される。また、カソード電極５１は、制御回路９１を介してＩＧＢＴ９２のゲート電極１０に接続される。アノード電極５２は、第３ダイオードのｐアノード層２１に接する。アノード電極５２はＩＧＢＴ９２のエミッタ電極１２に接続される。
つまり、保護用ダイオード８１はゲート端子ＧとＩＧＢＴ９２のエミッタ電極１２の間に挿入される。これは、保護用ダイオード８１をＩＧＢＴ９２のゲート電極１０とエミッタ電極１２の間に挿入したことと等価である。また、制御回路９１も保護用ダイオード８１に接続しているのでサージから保護される。
図１９は、図１８の保護用ダイオードの要部を示す平面図である。第１ダイオード（図１９の紙面左側）のｎカソード層２２は、カソード電極５１およびパッド電極を介してゲート端子Ｇと接続される。第１ダイオードのｐアノード層２１は、第２ダイオード（図１９の紙面中央）のｎカソード層２２と接続される。第２ダイオードのｐアノード層２１は、第３ダイオード（図１９の紙面右側）のｎカソード層２２と接続される。第３ダイオードのｐアノード層２１は、アノード電極５２を介してＩＧＢＴ９２のエミッタ電極１２に接続される。エミッタ電極１２は、パッド電極を介してエミッタ端子Ｅに接続される。
図２０は、図１８の半導体装置を示す等価回路図である。保護用ダイオード８１を構成する３個の単方向ダイオード８１ａが直列に接続されている。３個の単方向ダイオード８１ａのうち、上段の単方向ダイオード８１ａのカソードは制御回路９１と接続するゲート端子Ｇに接続され、下段の単方向ダイオード８１ａのアノードはＩＧＢＴ９２のエミッタに接続されている。つまり、上段の単方向ダイオード８１ａは、保護用ダイオード８１の第１ダイオードであり、下段の単方向ダイオード８１ａは、保護用ダイオード８１の第３ダイオードである。
図１８〜２０に示すように半導体装置８００では、半導体（低濃度ｎ半導体層３）表面に絶縁膜６０（ＬＯＣＯＳ酸化膜）を介してポリシリコン層からなる保護用ダイオード８１が形成され、この保護用ダイオード８１のｎカソード層２２は、制御回路９１を介してＩＧＢＴ９２のゲート電極１０に接続される。そして、保護用ダイオード８１のｐアノード層２１は、ＩＧＢＴ９２のエミッタ電極１２を介してｎエミッタ層５に接続される。ゲート端子Ｇにサージ電圧が印加されると、保護用ダイオード８１がブレークダウンしてサージ電圧をクランプし、ＩＧＢＴ９２のゲート電極１０に高電圧が印加されない。その結果、ＩＧＢＴ９２はサージ電圧から保護される。
また、半導体装置８００では、単方向ダイオード８１ａを３個直列に接続することで保護用ダイオード８１として必要な耐圧を得ている。例えば、車載用途では通常の動作時のゲート入力電圧は５Ｖであるが、取り扱いの際に１２Ｖのバッテリー電圧が誤ってゲート端子に印加されることがある。このような誤入力から保護用ダイオード８１自身を保護するためにバッテリー電圧以上の耐圧が必要である。かつ、ＩＧＢＴ９２のゲート保護のためにはＩＧＢＴ９２のゲートに印加される電圧をゲート耐圧以下にする必要がある。保護用ダイオード８１の耐圧は単方向ダイオード８１ａの個数を変更することで調整することができる。しかしながら、単方向ダイオード８１ａの個数が増えると、保護用ダイオード８１が形成される領域（保護用ダイオード領域）の面積が大きくなる。つまり、半導体装置８００のチップ面積が大きくなる。
そこで、保護用ダイオード８１の面積を縮小化する方法について説明する。図２１は、従来の保護用ダイオードの別の一例の要部を示す平面図である。図２１には、図１８，１９に比べて面積の縮小化を実現した保護用ダイオード８２を示す。保護用ダイオード８２は、ｐアノード層２１とｎカソード層２２とが交互に複数配置されたポリシリコン層からなる多段の単方向ダイオード８１ａで構成される。隣り合う単方向ダイオード８１ａどうしは接続されている。つまり、多段の単方向ダイオード８１ａで構成された保護用ダイオード８２は、単方向ダイオード８１ａのｐアノード層２１とｎカソード層２２とを交互に配置し、隣り合うｐアノード層２１とｎカソード層２２とを接続して、双方向に耐圧を有する双方向ダイオードを複数直列に接続した構成となっている。
図２２は、従来の保護用ダイオードと制御回路との接続関係を示す結線図である。保護用ダイオード８２は、ゲート端子ＧとＩＧＢＴ９２のエミッタ電極１２（エミッタ端子Ｅ）との間に挿入され、順逆方向とも双方向ダイオードがブレークダウンするまでは電流は立ち上がらない。
つぎに、保護用ダイオード８３をＩＧＢＴのコレクタとゲート間に挿入してサージ電圧から半導体装置を保護する例について説明する。図２３は、従来の保護用ダイオードを有する半導体装置の別の一例の要部を示す説明図である。図２３は、双方向ダイオードからなる保護用ダイオード８３を搭載した半導体装置の構成を示す説明図である。図２３（ａ）は、図２３に示す半導体装置の全体の平面レイアウト図である。図２３（ｂ）は、図２３に示す半導体装置の要部を示す断面図である。図２３（ｃ）は、保護用ダイオード８３の要部を示す平面図である。図２４は、図２３の半導体装置を示す等価回路図である。図２３に示すように半導体装置９００において、保護用ダイオード８３のカソード電極５１はＩＧＢＴ９２のストッパ層８５、コレクタ層となるｐ半導体基板１およびコレクタ電極１１を経由してコレクタ端子Ｃと接続される。保護用ダイオード８３のアノード電極５２はＩＧＢＴ９２のゲート電極１０に接続される。ストッパ層８５はコレクタ層と同電位である。
図２３（ｂ）に示すように、半導体装置９００では、例えばＩＧＢＴ領域が制御回路領域と保護用ダイオード領域の間に設けられている。制御回路９１およびＩＧＢＴ９２の構成は、図１８と同様である。
コレクタ端子Ｃに外来のサージ電圧やＩＧＢＴ９２のスイッチング時のターンオフ電圧などの高電圧が印加されると、保護用ダイオード８３がＩＧＢＴ９２より先にブレークダウンする。このブレークダウンによりＩＧＢＴ９２のコレクタから保護用ダイオード８３を経由して制御回路９１内の抵抗Ｒｇ（図２２参照）に電流が流れて抵抗Ｒｇに電圧が発生する。この電圧がＩＧＢＴ９２のゲートに印加されてＩＧＢＴ９２のゲート電位が上昇し、ゲート電位がゲートしきい値電圧以上になるとＩＧＢＴ９２がオン動作する。このオン動作によりＩＧＢＴ９２のコレクタには一定以上の高電圧が印加されない。
また、保護用ダイオード８３は、図２１に示す保護用ダイオード８２と同様に、絶縁膜６０上に形成されたポリシリコン層からなる双方向ダイオードで構成される。この双方向ダイオードのｐアノード層２１とｎカソード層２３とも高不純物濃度であり、双方向ダイオードは双方向ツェナーダイオードとなる。保護用ダイオード８３は、例えば気相拡散で形成される。
また、例えば下記特許文献１には、双方向ツェナーダイオードで保護用ダイオードを形成した半導体装置について提案されている。下記特許文献１では、双方向ツェナーダイオードは、高不純物濃度のｐアノード層と、このｐアノード層より低い不純物濃度のｎカソード層とで構成されている。
特開平１１−２５１４４３号公報
前記した内容をまとめると、次のようになる。
（１）保護用ダイオード８１，８３の耐圧や高い破壊耐量を確保するためには、保護用ダイオード８１，８３を構成する単体の単方向ダイオード８１ａの接合面積を大きくして、単方向ダイオード８１ａの個数を増やす必要がある。しかしながら、保護用ダイオード８１，８３の面積が大きくなり、チップ面積が大きくなってしまう。
（２）ｐアノード層２１およびｎカソード層２２，２３の不純物濃度が高いと単体の単方向ダイオード８１ａの耐圧は低くなる。保護用ダイオード８１，８３として必要な耐圧を確保するためには、単方向ダイオード８１ａの個数を増やす必要がある。しかしながら、単方向ダイオード８１ａの個数を増やすと保護用ダイオード８１，８３の面積が大きくなり、チップ面積が大きくなってしまう。さらに、ｐアノード層２１およびｎカソード層２２，２３を気相拡散によって形成する場合、ｐアノード層２１およびｎカソード層２２，２３の面積は大きくなり、保護用ダイオード８１、８３の面積が増大するため、チップ面積が大きくなってしまう。
（３）単体の単方向ダイオード８１ａのｐアノード層２１またはｎカソード層２２，２３の不純物濃度を低くして耐圧を高くし、かつ単方向ダイオード８１ａの個数を減らして所望の保護用ダイオード８１，８３の耐圧を確保しようとすると、図１２に示すように、クランプ電圧が繰り返し印加されたときに保護用ダイオード８１、８３の耐圧が上昇して、保護用ダイオード８１，８３としての保護機能が失われる。
（４）保護用ダイオードの面積を縮小化するために、双方向ダイオードで構成した保護用ダイオード８３とすると、ゲート端子Ｇに負のサージ電圧が印加された際に制御回路９１を構成するＭＯＳＦＥＴのボディーダイオード（寄生ダイオード）が順方向にバイアスされ、ゲート端子Ｇに向って大きな電流が流れてＭＯＳＦＥＴが破壊する。そのため、ゲート端子Ｇに双方向ダイオードで構成された保護用ダイオード８３のカソードを接続した場合には、半導体装置を負のサージ電圧から保護できない。
また、上記特許文献１には、ｐｎ接合を一つおきに金属膜で短絡して双方向ダイオードを単方向ダイオードにした保護用ダイオードについては記載されていない。また、ｐ高濃度層／ｐ低濃度層／ｎ中濃度層／ｎ高濃度層の４層構造については記載されていない。さらに繰り返しのクランプ電圧による保護用ダイオードの耐圧上昇を防止する方策については記載されていない。低濃度層は、保護用ダイオードを構成する複数の単方向ダイオードのうち、他の単方向ダイオードよりも低い不純物濃度を有する。中濃度層は、低濃度層よりも高く、かつ高濃度層よりも低い不純物濃度を有する。
この発明は、上述した従来技術による問題点を解消するため、高い破壊耐量とチップ面積の縮小化とを両立した半導体装置を提供することを目的とする。また、クランプ電圧が繰り返し印加されても耐圧の上昇を抑制することができる半導体装置を提供することを目的とする。また、ゲート端子に入力される負のサージ電圧による破壊を防止することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、少なくとも半導体素子と、当該半導体素子が形成された半導体基板上に絶縁膜を介して形成された保護用ダイオードとを有する半導体装置において、前記保護用ダイオードが、ｎ型半導体層とｐ型半導体層とが交互に複数接して配置され、かつ当該ｎ型半導体層と当該ｐ型半導体層とからなるｐｎ接合が一つおきに導電膜で短絡された複数の単方向ダイオードで構成され、前記保護用ダイオードのカソード電極が前記半導体素子のゲート電極と接続し、前記保護用ダイオードのアノード電極が前記半導体素子の低電位側主電極（ＩＧＢＴの場合はエミッタ電極、ｎチャネルＭＯＳＦＥＴの場合はソース電極）と接続することを特徴とする。
また、上述した従来技術による問題点を解消するため、この発明にかかる半導体装置は、少なくとも半導体素子と、当該半導体素子が形成された半導体基板上に絶縁膜を介して形成された保護用ダイオードとを有する半導体装置において、前記保護用ダイオードが、ｎ型半導体層とｐ型半導体層とが交互に複数接して配置され、かつ当該ｎ型半導体層と当該ｐ型半導体層とからなるｐｎ接合が一つおきに導電膜で短絡された複数の単方向ダイオードで構成され、前記保護用ダイオードのカソード電極が前記半導体素子の高電位側主電極（ＩＧＢＴの場合はコレクタ電極、ｎチャネルＭＯＳＦＥＴの場合はドレイン電極）と接続し、前記保護用ダイオードのアノード電極が前記半導体素子のゲート電極と接続することを特徴とする。ここで、一つおきに短絡されるｐｎ接合は、順バイアス時に逆阻止状態となる接合である。
また、この発明かかる半導体装置は、上述した発明において、前記保護用ダイオードのカソード電極またはアノード電極が、前記半導体基板に形成された制御回路を介して前記半導体素子のゲート電極に接続することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ｎ型半導体層の不純物濃度が前記ｐ型半導体層の不純物濃度より低く、前記ｎ型半導体層の不純物ドーズ量が１×１０13ｃｍ-2以上５×１０14ｃｍ-2以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記保護用ダイオードの前記ｐｎ接合と前記ｎ型半導体層上の前記導電膜の間の距離が１．５μｍ以上４．０μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記保護用ダイオードのカソード電極と接する前記ｎ型半導体層が低濃度層と高濃度層で形成され、前記低濃度層の不純物ドーズ量が１×１０13ｃｍ-2以上５×１０14ｃｍ-2以下であり、前記高濃度層の不純物ドーズ量が当該低濃度層の不純物ドーズ量よりも高いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記保護用ダイオードのカソード電極および当該カソード電極と接する前記ｎ型半導体層がそれぞれ複数形成されることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記導電膜で短絡したｐｎ接合の平面形状は、前記ｎ型半導体層と前記ｐ型半導体層とが凹凸状に入り組んだ形状となっていることを特徴とする。
また、上述した従来技術による問題点を解消するため、この発明にかかる半導体装置は、少なくとも半導体素子と、当該半導体素子が形成された半導体基板上に絶縁膜を介して形成された保護用ダイオードとを有する半導体装置において、前記保護用ダイオードのカソード電極が前記半導体素子のゲート電極と接続し、前記保護用ダイオードのアノード電極が前記半導体素子の低電位側主電極と接続し、前記保護用ダイオードが、高濃度の第１導電型半導体層、中濃度の第１導電型半導体層、低濃度の第２導電型半導体層、高濃度の第２導電型半導体層の順に接して形成した４層の単方向ダイオードからなり、前記低濃度の第２導電型半導体層の幅が、クランプ電圧で空乏層がリーチスルーする幅であることを特徴とする。ここで、保護用ダイオードを構成する複数の半導体層のうち、他の半導体層よりも不純物濃度が低い場合を低濃度とし、低濃度の半導体層よりも不純物濃度が高い場合を中濃度および高濃度とする。中濃度の半導体層は、高濃度の半導体層よりも不純物濃度が低い（以下、他の請求項についても同様）。
また、上述した従来技術による問題点を解消するため、この発明にかかる半導体装置は、少なくとも半導体素子と、当該半導体素子が形成された半導体基板上に絶縁膜を介して形成された保護用ダイオードとを有する半導体装置において、前記保護用ダイオードのカソード電極が前記半導体素子の高電位側主電極に接続し、前記保護用ダイオードのアノード電極が前記半導体素子のゲート電極に接続し、前記保護用ダイオードが、高濃度の第１導電型半導体層、中濃度の第１導電型半導体層、低濃度の第２導電型半導体層、高濃度の第２導電型半導体層の順に接して形成した４層の単方向ダイオードからなり、前記低濃度の第２導電型半導体層の幅が、クランプ電圧で空乏層がリーチスルーを起こす幅であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記保護用ダイオードのカソード電極またはアノード電極が、前記半導体基板に形成された制御回路を介して前記半導体素子のゲート電極に接続することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記保護用ダイオードが、前記４層の単方向ダイオードを順方向に直列接続して形成した多段の単方向ダイオードであることを特徴とする。
また、上述した従来技術による問題点を解消するため、この発明にかかる半導体装置は、少なくとも半導体素子と、当該半導体素子が形成された半導体基板上に絶縁膜を介して形成された保護用ダイオードとを有する半導体装置において、前記保護用ダイオードの一方の主電極が前記半導体素子の低電位側主電極に接続し、前記保護用ダイオードの他方の主電極が前記半導体素子のゲート電極に接続し、前記保護用ダイオードが、高濃度の第１導電型半導体層、中濃度の第１導電型半導体層、低濃度の第２導電型半導体層、高濃度の第２導電型半導体層、低濃度の第２導電型半導体層、中濃度の第１導電型半導体層、高濃度の第１導電型半導体層の順に接して形成された７層の双方向ダイオードからなり、前記低濃度の第２導電型半導体層の幅が、クランプ電圧で空乏層がリーチスルーを起こす幅であることを特徴とする。
また、上述した従来技術による問題点を解消するため、この発明にかかる半導体装置は、少なくとも半導体素子と、当該半導体素子が形成された半導体基板上に絶縁膜を介して形成された保護用ダイオードとを有する半導体装置において、前記保護用ダイオードの一方の主電極が前記半導体素子の高電位側主電極に接続し、前記保護用ダイオードの他方の主電極が前記半導体素子のゲート電極に接続し、前記保護用ダイオードが、高濃度の第１導電型半導体層、中濃度の第１導電型半導体層、低濃度の第２導電型半導体層、高濃度の第２導電型半導体層、低濃度の第２導電型半導体層、中濃度の第１導電型半導体層、高濃度の第１導電型半導体層の順に接して形成した７層の双方向ダイオードからなり、前記低濃度の第２導電型半導体層の幅が、クランプ電圧で空乏層がリーチスルーを起こす幅であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記保護用ダイオードの他方の主電極が、前記半導体基板に形成された制御回路を介して前記半導体素子のゲート電極に接続することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記保護用ダイオードが、前記７層の双方向ダイオードを直列接続して形成された多段の双方向ダイオードからなることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記７層の双方向ダイオードの直列接続した箇所の主電極を除去することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記保護用ダイオードがポリシリコン層または単結晶シリコン層からなることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記保護用ダイオードの前記低濃度の第２導電型半導体層が低濃度のｐ型半導体層からなるとき、当該低濃度のｐ型半導体層の幅が２μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体素子が、パワーＭＯＳ型素子であるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）もしくはＭＯＳＦＥＴ（ＭＯＳ駆動型電界効果トランジスタ）であることを特徴とする。
上述した発明によれば、ｐアノード層とｎカソード層を交互に形成し、順バイアス時に逆阻止状態になるｐｎ接合を一つおきに導電膜（金属膜）で短絡する保護用ダイオードを半導体素子に接続することで、サージ電圧に対して高い破壊耐量を有し、かつチップ面積の小さな半導体装置を提供することができる。また、半導体装置のゲート端子に入力される負のサージ電圧に対して高い破壊耐量を確保することできる。
また、ｐアノード層の不純物濃度よりｎカソード層の不純物濃度を低くし、このｎカソード層の不純物濃度をドーズ量１×１０13ｃｍ-2以上５×１０14ｃｍ-2以下とすることで、繰り返しクランプ電圧が印加された場合でも保護用ダイオードの耐圧が上昇することを抑制することができる。
また、ｎカソード層の幅を１．５μｍ以上にすることで、繰り返しクランプ電圧が印加された場合でも保護用ダイオードの耐圧が上昇することを抑制することができる。また、ｎカソード層の幅を４．０μｍ以下とすることで、動作抵抗を低く抑えることができる。
また、保護用ダイオードのカソード電極と接するｎカソード層を低濃度層と高濃度層で形成し、高濃度層を低濃度の不純物ドーズである１×１０13ｃｍ-2以上５×１０14ｃｍ-2以下より高くすることでオーミックコンタクトが得られる。また、このカソード電極とｎカソード層を複数接して形成し、複数のカソード電極の中からカソード電極を選択することで保護用ダイオードの耐圧を変更および調整することができる。
また、ｎカソード層の不純物濃度よりｐアノード層の不純物濃度を低くし、ｐアノード層の幅をクランプ電圧が印加された場合に空乏層が伸びる長さより狭くして、空乏層がリーチスルーする状態とすることで、繰り返しクランプ電圧が印加された場合でも保護用ダイオードを一定の電圧に保つことができる。
また、ｎカソード層を、ｐアノード層（低濃度の第２導電型半導体層）より不純物濃度が高い第１ｎ層（中濃度の第１導電型半導体層）とこの第１ｎ層よりさらに高い第２ｎ層（高濃度の第１導電型半導体層）とで構成し、ｐアノード層の幅を２μｍ以下にすることで、ｐアノード層の不純物濃度が低い場合には、繰り返しクランプ電圧が印加された場合に空乏層がリーチスルーして保護用ダイオードの耐圧は一定となる。一方、ｐアノード層の不純物濃度がリーチスルーしない高い不純物濃度の場合には、そもそも繰り返しクランプ電圧が印加された場合に保護用ダイオードの耐圧は上昇しない。つまり、ｐアノード層の幅を２μｍ以下とすれば、繰り返しクランプ電圧が印加された場合に、保護用ダイオードの耐圧の上昇を抑制することができる。さらに、第１ｎ層を設けることで、第１ｎ層を設けない場合に比べて、第１ｎ層に広がる空乏層が伸びるため、高耐圧化を図ることができる。
本発明にかかる半導体装置によれば、高い破壊耐量とチップ面積の縮小化とを両立することができるという効果を奏する。また、クランプ電圧が繰り返し印加されても耐圧の上昇を抑制することができるという効果を奏する。また、ゲート端子に入力される負のサージ電圧による破壊を防止することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の要部を示す断面図である。 図２は、図１の保護用ダイオードの要部を示す説明図である。 図３は、図１の半導体装置を示す等価回路図である。 図４は、図１の保護用ダイオードと制御回路との接続関係を示す結線図である。 図５は、実施の形態１にかかる単方向ダイオードの電気的特性について示す特性図である。 図６は、実施の形態１にかかる単方向ダイオードの電気的特性について示す特性図である。 図７は、実施の形態１にかかる単方向ダイオードの電気的特性について示す特性図である。 図８は、実施の形態２にかかる半導体装置の構成の要部を示す説明図である。 図９は、実施の形態３にかかる半導体装置の要部を示す断面図である。 図１０は、実施の形態４にかかる半導体装置の構成の要部を示す説明図である。 図１１は、実施の形態５にかかる半導体装置の構成の要部を示す説明図である。 図１２は、電圧クランプ回数と保護用ダイオードの耐圧の関係を示す説明図である。 図１３は、実施の形態６にかかる半導体装置の構成の要部を示す説明図である。 図１４は、図１３の半導体装置を示す等価回路図である。 図１５は、図１３の半導体装置を示す等価回路図である。 図１６は、図１３の保護用ダイオードの耐圧と低濃度のｐアノード層の幅との関係を示す特性図である。 図１７は、図１３の保護用ダイオードの耐圧と電圧クランプ回数との関係を示す特性図である。 図１８は、従来の保護用ダイオードを有する半導体装置の要部を示す断面図である。 図１９は、図１８の保護用ダイオードの要部を示す平面図である。 図２０は、図１８の半導体装置を示す等価回路図である。 図２１は、従来の保護用ダイオードの別の一例の要部を示す平面図である。 図２２は、従来の保護用ダイオードと制御回路との接続関係を示す結線図である。 図２３は、従来の保護用ダイオードを有する半導体装置の別の一例の要部を示す説明図である。 図２４は、図２３の半導体装置を示す等価回路図である。
以下に添付図面を参照して、この発明にかかる吸着機構の好適な実施の形態を詳細に説明する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。以下の説明で、ｐは導電型がｐ型、ｎは導電型がｎ型であることを表す。また、従来構造と同一部位には同一の符号を付した。
（実施の形態１）
図１は、実施の形態１にかかる半導体装置の要部を示す説明図である。また、図２は、図１の保護用ダイオードの要部を示す平面図である。図２（ａ）は、保護用ダイオード７１の要部を示す平面図である。図２（ｂ）は、図２（ａ）の切断線Ａ−Ａ’における断面図である。また、図３は、図１の半導体装置を示す等価回路図である。また、図４は、図１の保護用ダイオードと制御回路との接続関係を示す結線図である。図１に示すように、半導体装置１００は、低濃度ｎ半導体層３の表面に、出力段となる縦型や横型のＩＧＢＴ７２が形成された領域（ＩＧＢＴ領域）と、ＩＧＢＴ７２を駆動する横型ＭＯＳＦＥＴやダイオードおよび抵抗など複数のデバイスが形成されてそれぞれ所定の配線接続がなされた制御回路７３が形成された領域（制御回路領域）と、保護用ダイオード７１が形成された領域（保護用ダイオード領域）とで構成される。制御回路領域は、例えば、低濃度ｎ半導体層３の中央部に配置される。ＩＧＢＴ領域は、制御回路領域に隣り合う（図１の紙面右側）。保護用ダイオード領域は、制御回路領域を挟んでＩＧＢＴ領域と反対側に隣り合う（図１の紙面左側）。
図１に示す半導体装置１００において、低濃度ｎ半導体層３は、高濃度ｎ半導体層２上に配置される。低濃度ｎ半導体層３は、高濃度ｎ半導体層２よりも低い不純物濃度を有する。高濃度ｎ半導体層２は、ｐ半導体基板１上に配置される。高濃度ｎ半導体層２は、ｐ半導体基板１よりも高い不純物濃度を有する。制御回路領域には、低濃度ｎ半導体層３の表面層に複数のｐウエル層３４が配置される。ｐウエル層３４は、互いに離れて複数配置される。各ｐウエル層３４の表面層には、制御回路７３を構成するＭＯＳＦＥＴ、ダイオードおよび抵抗Ｒｇ（不図示）などが配置される。図１に図示されたＭＯＳＦＥＴおよびダイオードは、それぞれ異なるｐウエル層３４に配置される。具体的には、一方のｐウエル層３４の表面層には、ＭＯＳＦＥＴとしてｎソース層３５ａおよびｎドレイン層３５ｂが設けられ、他方のｐウエル層３４の表面層には、ダイオードとしてｎカソード層３５ｃが設けられる。
ｎソース層３５ａとｎドレイン層３５ｂとに挟まれたｐウエル層３４上には、ゲート絶縁膜３７を介してゲート電極３８が配置される。ソース電極５４は、ｎソース層３５ａに接する。ドレイン電極５５は、ｎドレイン層３５ｂに接する。図示しないが、ＭＯＳＦＥＴが設けられたｐウエル層３４内には、ソース電極５４と接続してＭＯＳＦＥＴのボディダイオード（寄生ダイオード）が形成される。カソード電極５６は、ｎカソード層３５ｃに接する。アノード電極５７は、ｎカソード層３５ｃが設けられたｐウエル層３４に接する。
ＩＧＢＴ領域には、低濃度ｎ半導体層３の表面層にｐウエル層４が配置される。ｐウエル層４の表面層には、パワー半導体素子であるＩＧＢＴ７２のｎエミッタ層５が配置される。ｎエミッタ層５と低濃度ｎ半導体層３とに挟まれたｐウエル層４上には、ゲート絶縁膜７を介してゲート電極１０が配置される。エミッタ電極１２は、ｎエミッタ層５およびｐウエル層４上に接する。また、ｐコレクタ層となるｐ半導体基板１の裏面にＩＧＢＴ７２を構成するコレクタ電極１１が配置される。
保護用ダイオード領域には、低濃度ｎ半導体層３上に絶縁膜６０（ＬＯＣＯＳ酸化膜）が形成されている。絶縁膜６０上には、ｐアノード層２１とｎカソード層２２が交互に配置されたポリシリコン層からなる保護用ダイオード７１が配置される。つまり、保護用ダイオード７１のｐアノード層２１とｎカソード層２２とでｐｎ接合７４が形成される。保護用ダイオード７１のｐアノード層２１およびｎカソード層２２上には、層間絶縁膜６１が設けられている。
図２に示すように、層間絶縁膜６１には、コンタクトホール５１ａ、コンタクトホール５２ａおよびコンタクトホール５３ａが形成されている。コンタクトホール５１ａは、制御回路領域から最も離れたｎカソード層２２を選択的に露出する。コンタクトホール５２ａは、制御回路領域に最も近いｐアノード層２１を選択的に露出する。コンタクトホール５３ａは、一つおきにｐｎ接合７４近傍のｐアノード層２１およびｎカソード層２２を選択的に露出する。
コンタクトホール５３ａに露出するｐアノード層２１およびｎカソード層２２は金属膜（導電膜）５３で短絡される。コンタクトホール５１ａに露出するｎカソード層２２はカソード電極５１に接続する。コンタクトホール５２ａに露出するｐアノード層２１はアノード電極５２に接続する。順バイアス時に逆阻止状態になるｐｎ接合７４を金属膜５３で一つおきに短絡することで、保護用ダイオード７１は直列接続した双方向ダイオードから直列接続した単方向ダイオード７１ａに変換される。
このように、ポリシリコン層からなる単方向ダイオード７１ａを複数接触させることで、単体の単方向ダイオード８１ａを直列接続する従来の保護用ダイオード８１（図１９参照）と比べて保護用ダイオード７１の面積は小さくなる。その理由は、保護用ダイオード８１のように単方向ダイオード８１ａを直列接続する場合、隣接する単方向ダイオード８１ａの間の隙間８１ｂ（図１９参照）が生じるからである。これにより、保護用ダイオード７１は、従来よりもチップ面積を縮小化することができる。
また、図１に示すように、半導体装置１００のゲート端子Ｇは、制御回路７３を介してＩＧＢＴ７２のゲート電極１０に接続される。保護用ダイオード７１のカソード電極５１は、半導体装置１００のゲート端子Ｇにパッド電極５８を介して接続される。さらに、保護用ダイオード７１のカソード電極５１は、制御回路７３を介してＩＧＢＴ７２のゲート電極１０に接続される。保護用ダイオード７１のアノード電極５２は、パッド電極５９を介してＩＧＢＴ７２のエミッタ電極１２に接続される。
つまり、保護用ダイオード７１は、ゲート端子ＧとＩＧＢＴ７２のエミッタ電極１０の間に挿入される。これにより、制御回路７３とＩＧＢＴ７２のゲートは保護用ダイオード７１によってサージ電圧から保護される。保護用ダイオード７１は、ｐアノード層２１とｎカソード層２２の繰り返し数を変更することで、保護用ダイオード７１の耐圧の変更および調整を行うことができる。
また、保護用ダイオード７１をＩＧＢＴ７２のサージ保護に用いることにより、高い破壊耐量とチップ面積の縮小化を図った半導体装置１００を提供することができる。保護用ダイオード７１を用いると、ゲート端子Ｇに負のサージが印加された場合にも、ボディダイオード（寄生ダイオード）に過大な電流が流れることがない。このため、制御回路７３のＭＯＳＦＥＴはサージから保護される。
上述した説明では、保護用ダイオード７１をＩＧＢＴ７２のゲートとエミッタに接続した場合について説明したが、保護用ダイオード７１をＩＧＢＴ７２のゲートとコレクタに接続してもよい。この場合においても、サージからＩＧＢＴ７２を保護することができ、かつ高い破壊耐量を有する半導体装置１００とすることができる。
つぎに、保護用ダイオード７１の耐圧安定性と諸元について説明する。図５〜７は、実施の形態１にかかる単方向ダイオードの電気的特性について示す特性図である。図５には、クランプ電圧印加による単方向ダイオード７１ａの耐圧変動率および初期の耐圧と、ｎカソード層２２の不純物ドーズ量との関係を示す。図６には、耐圧と、ｐｎ接合７４からｎカソード層２２上の金属膜５３のｐｎ接合７４側の端部までの距離（以下、ｐｎ接合７４と金属膜５３の間の距離とする）Ｌ（図２参照）との関係を示す。図７には、保護用ダイオード７１の動作抵抗とｐｎ接合７４と金属膜５３の間の距離Ｌとの関係を示す図である。ここでいう耐圧は保護用ダイオード７１のカソード−アノード間の耐圧であり、アバランシェ降伏またはリーチスルー降伏による耐圧である。また、保護用ダイオード７１がクランプされる回数は耐圧がほぼ飽和する１０回程度とした。
図５に示すように、ｎカソード層２２の不純物ドーズ量が低い程、耐圧は高くなる。このため、単方向ダイオード７１ａの直列数を減らしても所望の耐圧を維持することができ、保護用ダイオード７１の面積を縮小化することができる。しかし、ｎカソード層２２の不純物ドーズ量が低くなると、保護用ダイオード７１にクランプ電圧が繰り返し印加された場合に保護用ダイオード７１の耐圧は上昇してしまい、保護機能が低下する。一方、ｎカソード層２２の不純物ドーズ量を高くすると、耐圧変動率は小さくなるが初期の耐圧が低下する。したがって、保護用ダイオード７１の耐圧を確保するためには、単方向ダイオード７１ａの直列数を増加する必要があるが、保護用ダイオード７１の面積は大きくなり、その結果、チップ面積が増大する。
図６に示すように、ｐｎ接合７４と金属膜５３の間の距離Ｌが１．５μｍ以下になると、耐圧は低下する。その理由は、ｐｎ接合７４から広がる空乏層が金属膜５３に達してリーチスルーするからである。また、図７に示すように、ｐｎ接合７４と金属膜５３の間の距離Ｌが４．０μｍより長くなると、動作抵抗は急激に大きくなる。
したがって、保護用ダイオード７１を次の（１）〜（３）のように形成すると、保護用ダイオード７１の耐圧の上昇を抑制することができる。
（１）ｐアノード層２１はｎカソード層２２よりも高い不純物濃度とし、ｎカソード層２２はｐアノード層２１よりも低い不純物濃度とするのがよい。
（２）ｐアノード層２１およびｎカソード層２２のそれぞれの領域の不純物ドーズ量は、ｐアノード層２１が１．０×１０15／ｃｍ2、ｎカソード層２２が１．０×１０13／ｃｍ2以上５．０×１０14／ｃｍ2以下とするのがよい。
（３）ｐｎ接合７４と金属膜５３の間の距離Ｌを１．５μｍ以上４．０μｍ以下とするのがよい。
また、ｐアノード層２１およびｎカソード層２２をイオン注入で形成することで、従来の気相拡散で各層を形成する場合に比べて各層の占有面積を小さくすることができる。
以上、説明したように、実施の形態１によれば、ポリシリコン層からなるｐアノード層２１とｎカソード層２２を交互に形成し、順バイアス時に逆阻止状態になるｐｎ接合を一つおきに金属膜５３で短絡する保護用ダイオード７１をＩＧＢＴ７２（パワー半導体素子）に接続することで、サージ電圧に対して高い破壊耐量を有し、かつチップ面積の小さな半導体装置１００を提供することができる。また、半導体装置１００のゲート端子Ｇに入力される負のサージ電圧に対して高い破壊耐量を確保することができる。
また、ｐアノード層２１の不純物濃度よりｎカソード層２２の不純物濃度を低くし、ｎカソード層２２の不純物濃度をドーズ量１×１０13ｃｍ-2以上５×１０14ｃｍ-2以下とすることで、繰り返しクランプ電圧が印加された場合でも保護用ダイオード７１の耐圧が上昇することを抑制することができる。
また、ｎカソード層２２の幅を１．５μｍ以上にすることで、繰り返しクランプ電圧が印加された場合でも保護用ダイオード７１の耐圧が上昇することを抑制することができる。また、ｎカソード層２２の幅を４．０μｍ以下とすることで、動作抵抗を低く抑えることができる。
（実施の形態２）
図８は、実施の形態２にかかる半導体装置の構成の要部を示す説明図である。図８（ａ）は、半導体装置２００の要部を示す平面図である。図８（ｂ）は、図８（ａ）の切断線Ａ−Ａ’における断面構造を示す断面図である。図８（ｃ）は、図８（ａ）の切断線Ｂ−Ｂ’線における断面構造を示す断面図である。半導体装置２００の断面構造は、実施の形態１の半導体装置１００と同様である（図１参照）。図８には、半導体装置２００を構成する保護用ダイオード７５の構成のみを示す。
実施の形態１の保護用ダイオード７１と異なる点は、ｐアノード層２１とｎカソード層２２のｐｎ接合７４がくし歯状に噛み合っている点である。つまり、金属膜５３で短絡したｐｎ接合７４の平面形状は、ｐアノード層２１とｎカソード層２２とが凹凸状に入り組んでいる。これにより、ｐアノード層２１上とｎカソード層２２上に形成されるコンタクトホール５３ａの大きさを小さくしてもコンタクトに必要な面積を確保することができる。そのため、保護用ダイオード７５の面積を小さくすることができる。その結果、実施の形態１と同様に高い破壊耐量とチップ面積の縮小化を図ることができる。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
図９は、実施の形態３にかかる半導体装置の要部を示す断面図である。実施の形態１と異なる点は、次の点である。半導体基板１に絶縁層１６を介して半導体層が形成されたＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いる。この半導体層を低濃度ｎ半導体層３ａとし、低濃度ｎ半導体層３ａの表面（ＳＯＩ基板の表面）より絶縁層１６に達する絶縁分離領域１７を形成して低濃度ｎ半導体層３ａを分離する。そして、絶縁分離領域１７によって分離した低濃度ｎ半導体層３ａのうちの１つに保護用ダイオード７６を形成する点である。つまり、この半導体装置３００を構成する保護用ダイオード７６は、ポリシリコン層ではなく単結晶シリコン層（低濃度ｎ半導体層３ａ）からなる。
また、ＩＧＢＴ７２は低濃度ｎ半導体層３ａに形成された横型ＩＧＢＴであり、ｐコレクタ層１ａは低濃度ｎ半導体層３ａの表面層に形成されている。この場合においても実施の形態１と同様の高い破壊耐量を確保しつつチップ面積の縮小化を図ることができる。半導体基板の導電型はｐ型でもｎ型でも構わない。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態４）
図１０は、実施の形態４にかかる半導体装置の構成の要部を示す説明図である。図１０（ａ）は、半導体装置４００の要部を示す平面図である。図１０（ｂ）は、図１０（ａ）の切断線Ａ−Ａ’における断面構造を示す断面図である。半導体装置４００の断面構造は、実施の形態１の半導体装置１００と同様である（図１参照）。図１０には、半導体装置４００を構成する保護用ダイオード７７の構成のみを示す。
実施の形態１の保護用ダイオード７１と異なるのは、ゲート端子Ｇと接続する保護用ダイオード７７のカソード電極５１に接触する低濃度のｎカソード層を、コンタクトホール３０となる箇所近傍を高濃度のｎカソード層２３とし、それ以外の箇所を低濃度のｎカソード層２２とした、低濃度のｎカソード層２２と高濃度のｎカソード層２３との２層で形成した点である。低濃度のｎカソード層２２は、高濃度のｎカソード層２３よりも低い不純物濃度を有する。低濃度のｎカソード層２２にカソード電極５１を形成する場合、コンタクト抵抗が大きくなることがあるため、コンタクト部分は高濃度であることが望ましい。また、ＩＧＢＴ７２のエミッタ電極１２に接続する保護用ダイオード７７のアノード電極５２は、コンタクトホール３１を介して高濃度のｎカソード層２３に接する。
また、図２と異なるのはカソード電極５１がアノード電極５２より広くなっている点である。これによって、アノード電極５２と接続する配線を狭くすることができる。また、カソード電極５１を広くすることでｐｎ接合７４の断面積を大きくすることができるため、高い破壊耐量を確保することができる。
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。また、半導体装置４００は半導体装置１００（図１参照）より多少チップ面積が増加するが、図１８に示す従来の半導体装置８００と比べると高い破壊耐量とチップ面積の縮小化を図ることができる。また、保護用ダイオード７７のカソード電極５１と接するｎカソード層２３を高濃度層として形成し、高濃度層を低濃度層（ｎカソード層２２）の不純物ドーズである１×１０13ｃｍ-2以上５×１０14ｃｍ-2以下より高くすることでオーミックコンタクトが得られる。
（実施の形態５）
図１１は、実施の形態５にかかる半導体装置の構成の要部を示す説明図である。図１１（ａ）は、半導体装置５００の要部を示す平面図である。図１１（ｂ）は、図１１（ａ）の切断線Ａ−Ａ’における断面構造を示す断面図である。半導体装置５００の断面構造は、実施の形態１の半導体装置１００と同様である（図１参照）。図１１には、半導体装置５００を構成する保護用ダイオード７８の構成のみを示す。
実施の形態１の保護用ダイオード７１と異なるのは、独立した複数のカソード電極５１を形成した点である。この場合、ＩＧＢＴ７２のコレクタと接続する保護用ダイオード７８のカソード電極５１を複数のカソード電極５１の中から選択することで、保護用ダイオード７８の耐圧調整を行うことができる。
以上、説明したように、実施の形態５によれば、実施の形態１と同様の効果を得ることができる。また、半導体装置５００は、半導体装置１００より多少チップ面積が増加するが、図１８に示す従来の半導体装置８００と比べると高い破壊耐量とチップ面積の縮小化を図ることができる。
上述した実施の形態１〜５では、低濃度のｎ半導体層（ｎカソード層）２２の不純物濃度を所定の値に制御することで、クランプ電圧が複数回印加された場合でも保護用ダイオードの耐圧が上昇するのを防止できることを説明した。
つぎに、低濃度のｎ半導体層２２の長さをクランプ電圧で確実に空乏層がリーチスルーする長さとすることで、クランプ電圧を繰り返し印加しても保護用ダイオードの耐圧上昇を抑制できる例について説明する。ここでは、実施の形態１の場合と不純物濃度が逆になっており、ｐアノード層が低濃度で、ｎカソード層が高濃度の場合を例に説明する。
まず、クランプ回数の増加とともに保護用ダイオードの耐圧が上昇する様子を説明する。図１２は、電圧クランプ回数と保護用ダイオードの耐圧の関係を示す説明図である。低濃度層であるｐ層の不純物濃度が１×１０14ｃｍ-2、高濃度層であるｎ層の不純物濃度が５×１０15ｃｍ-2および高濃度層であるｐ層の不純物濃度は３×１０15ｃｍ-2である。図１２に示すように、保護用ダイオードの耐圧はクランプ回数が増加するにつれて上昇し、クランプ回数が増えればカソード−アノード間耐圧は飽和傾向にある。この耐圧は、カソード−アノード間耐圧のことであり、アバランシェ降伏で起こる耐圧である。
（実施の形態６）
図１３は、実施の形態６にかかる半導体装置の構成の要部を示す説明図である。図１３（ａ）は、半導体装置６００の要部を示す断面図である。図１３（ｂ）は、保護用ダイオード７９を詳細に示す断面図である。半導体装置６００を構成する保護用ダイオード７９は単方向の単体ダイオードで構成されている。図１４，１５は、図１３の半導体装置を示す等価回路図である。図１４は、保護用ダイオード７９をＩＧＢＴのゲート−エミッタ間に挿入した場合の等価回路図を示す。図１５は、保護用ダイオード７９をゲート−コレクタ間に挿入した場合の等価回路図を示す。保護用ダイオード７９を構成する単方向ダイオードは、ｐアノード層４１（低濃度層）、ｎカソード層４２（中濃度層）、および両端に配置される高濃度のｎカソード層４３およびｐアノード層４０（高濃度層）である。ｐアノード層４１は、ｎカソード層４２よりも低い不純物濃度を有する。ｎカソード層４２は、ｎカソード層４３およびｐアノード層４０よりも低い不純物濃度を有する。ｎカソード層４３は、ｎカソード層４２に接する。ｎカソード層４２は、ｐアノード層４１に接する。ｐアノード層４１は、ｐアノード層４０に接する。ｎカソード層４３およびｐアノード層４０は、それぞれカソード電極５１とアノード電極５２とのコンタクト層である。以下、保護用ダイオードを構成する複数の単方向ダイオードのうち、他の単方向ダイオードよりも不純物濃度が低い場合を低濃度とし、低濃度の層よりも不純物濃度が高い場合を中濃度および高濃度とする。中濃度の層は、高濃度の層よりも不純物濃度が低い。
保護用ダイオード７９である単方向ダイオードの製造方法について説明する。絶縁膜６０（ＬＯＣＯＳ酸化膜）上に厚さ０．５μｍのポリシリコンを堆積し、フォトリソグラフィーとエッチングにより、ダイオードの形状に加工する。ポリシリコン層全面にボロンを例えばドーズ量６×１０13ｃｍ-2以上９×１０13ｃｍ-2以下程度と低濃度でイオン注入する。また、中濃度層であるｎカソード層４２に選択的にリンまたは砒素をドーズ量２×１０14ｃｍ-2以上９×１０14ｃｍ-2以下程度でイオン注入する。高濃度のｐアノード層４０には選択的にボロンを例えばドーズ量３×１０15ｃｍ-2程度と高濃度でイオン注入する。高濃度のｎカソード層４３には選択的にリンまたは砒素を例えばドーズ量５×１０15ｃｍ-2程度と高濃度でイオン注入する。このとき、高濃度のｐアノード層４０と中濃度のｎカソード層４２に挟まれた低濃度のｐアノード層４１の幅Ｍは２μｍ以下となるようにする。つまり、保護用ダイオード７９は、ｎ+層（高濃度のｎカソード層４３）／ｎ層（中濃度のｎカソード層４２）／ｐ-層（低濃度のアノード層４１）／ｐ+層（高濃度のｐアノード層４０）の４層の単方向ダイオードで構成される。保護用ダイオード７９の端部に設けられるｎ+層とｐ+層は、金属配線とのオーミックコンタクトを得るために高濃度にする。
保護用ダイオード７９のｐｎ接合４８は、低濃度のｐアノード層４１と中濃度のｎカソード層４２によって形成される。低濃度のｐアノード層４１の幅Ｍがリーチスルーしない程度に大きい場合、カソード−アノード間に電圧が印加されたときに、ｐｎ接合４８から伸びた空乏層が低濃度のｐアノード層４１へ広がっていきｐｎ接合４８での電界が臨界電界に達してアバランシェ降伏を起こす。このときの保護用ダイオード７９の耐圧は、低濃度層と中濃度層の不純物濃度によって決まる。
また、低濃度のｐアノード層４１の幅Ｍがリーチスルーする程度に空乏層の広がり幅より小さい場合は、空乏層がリーチスルーする電圧で保護用ダイオード７９の耐圧が決まる。つまり、保護用ダイオード７９の耐圧は低濃度のｐアノード層４１の幅Ｍに依存する。
図１６は、図１３の保護用ダイオードの耐圧と低濃度のｐアノード層の幅との関係を示す特性図である。保護用ダイオード７９の耐圧とは、カソード−アノード間の耐圧である（以下、図１７においても同様）。この例では、高濃度のｐアノード層４０、低濃度のｐアノード層４１、中濃度のｎカソード層４２はそれぞれ、ボロン３×１０15ｃｍ-2、ボロン７×１０13ｃｍ-2、砒素５×１０14ｃｍ-2のイオン注入で形成されている。低濃度のｐアノード層４１の幅Ｍを短くしていくと、空乏層は高濃度のｐアノード層４０へリーチスルーするようになり、低濃度のｐアノード層４１の幅Ｍの縮小とともにカソード−アノード間耐圧は低下する。低濃度のｐアノード層４１の幅Ｍが０μｍになると、カソード−アノード間耐圧は高濃度のｐアノード層４０と中濃度のｎカソード層４２のｐｎ接合４８で決まる耐圧となる。空乏層がリーチスルーを起こす幅は、中濃度のｎカソード層４２、および低濃度のｐアノード層４１をそれぞれ１４乗台、１３乗台のドーズ量のイオン注入で形成した場合、２μｍ程度であり、それ以下の幅ではリーチスルーが起こる。つまり、低濃度のｐアノード層４１の幅Ｍが２μｍ以下になるとカソード−アノード間耐圧はリーチスルーを起こす電圧で決まる。そのため、低濃度のｐアノード層４１の幅Ｍを２μｍ以下とすれば、繰り返しのクランプ電圧を印加しても保護用ダイオード７９の耐圧の上昇は抑制される。また、中濃度のｎカソード層４２を低濃度のｐアノード層４１と同程度の不純物濃度にした場合には、保護用ダイオード７９の耐圧を高めることができる。
図１７は、図１３の保護用ダイオードの耐圧と電圧クランプ回数との関係を示す特性図である。図１７では、低濃度のｐアノード層４１の幅Ｍをパラメータとしている。低濃度のｐアノード層４１の幅Ｍは、図１６に示す幅Ｘ１，Ｘ２の値である。幅Ｘ１，Ｘ２の両方は同程度の初期の耐圧を示すが、Ｍ＝Ｘ１で形成された単方向ダイオードはクランプ電圧ではリーチスルーを起こさない。一方、Ｍ＝Ｘ２で形成された単方向ダイオードは、クランプ電圧でリーチスルーを起こす。リーチスルーを起こさない単方向ダイオード（Ｍ＝Ｘ１）は、従来の単方向ダイオードと同様に、繰り返しのクランプ電圧を印加することで電圧は上昇する。
これに対し、リーチスルーを起こす単方向ダイオード（Ｍ＝Ｘ２）は、耐圧の上昇は見られない。この保護用ダイオードは、上述したように、アノード端子が接する高濃度のｐアノード層４０と、カソード端子が接する高濃度のｎカソード層４３と、これらの高濃度層の間に両高濃度層よりも低濃度で形成された低濃度のｐアノード層４１と中濃度のｎカソード層４２が配置された複数の単方向ダイオードからなる（図１３参照）。低濃度のｐアノード層４１の幅Ｍはクランプ電圧でリーチスルーを起こす幅（リーチスルー幅）に形成されているので、クランプ動作の繰り返しによる耐圧上昇を抑えた保護用ダイオードとなっている。また、中濃度のｎカソード層４２の不純物濃度と長さを変えることでカソード−アノード間耐圧を変えることが可能となる。
保護用ダイオード７９の低濃度のｐアノード層４１の幅Ｍを２μｍ以下とすることで、保護用ダイオード７９の耐圧は空乏層がリーチスルーを起こす電圧（リーチスルー電圧）となり、繰り返しのクランプ電圧印加により保護用ダイオード７９の耐圧が上昇することを防止できる。保護用ダイオード７９の耐圧の上昇が抑制されることで、半導体装置６００は高い破壊耐圧を有するようになる。さらに、クランプ電圧がリーチスルー電圧で決まることから、アバランシェ降伏電圧で決まる場合に比べて、低濃度のｐアノード層４１の幅Ｍを狭くすることができる。その結果、高い破壊耐量とチップ面積の縮小化を図ることができる。
実施の形態６では、図１４のように、ＩＧＢＴ７２のゲート−エミッタ間に単方向ダイオードを保護用ダイオード７９として挿入する例を示したが、図１５のようにコレクタ−ゲート間に挿入してもよい。
また、図示しないが、実施の形態６の保護用ダイオード７９において、低濃度のｐアノード層４１に代えて中濃度のｐアノード層とし、中濃度のｎカソード層４２に代えて低濃度のｎカソード層とし、この低濃度のｎカソード層の幅をリーチスルーの生じる幅としても同様の効果を得ることができる。
また、図示しないが、保護用ダイオードは、単方向ダイオードを順方向に直列接続して接続したアノード電極とカソード電極とを一つの金属膜で形成し、多段の単方向ダイオードとすることで、高耐圧化することができる。この場合、保護用ダイオードは、ｎ+層（高濃度層）／ｎ層（中濃度）／ｐ-層（低濃度層）／ｐ+層（高濃度層）／ｎ+層（高濃度層）／ｎ層（中濃度）／ｐ-層（低濃度層）／ｐ+層（高濃度層）／で構成される。そして、ｐ+層（高濃度層）／ｎ+層（高濃度層）の接合部上を一つの金属膜で被覆してオーミック接合にする。また、この構成を繰り返した構成とすることで、保護用ダイオードの耐圧を変更および調整することができる。
また、図示しないが、単方向ダイオードを背中合わせ（逆方向）に接続した双方向ダイオードで保護用ダイオードを構成しても構わない。この場合、保護用ダイオードは、ｎ+層（高濃度層）／ｎ層（中濃度）／ｐ-層（低濃度層）／ｐ+層（高濃度層）／ｐ-層（低濃度層）／ｎ層（中濃度層）／ｎ+層（高濃度層）で構成される。また、この構成を繰り返した構成とすることで、保護用ダイオードの耐圧を変更および調整することができる。
また、上述したように、多数直列接続された双方向ダイオードのｐｎ接合を一つおきに金属膜で短絡することで直列接続された単方向ダイオードとすることができる。この単方向ダイオードで構成される保護用ダイオードをＩＧＢＴのゲートとエミッタ間やゲートとコレクタ間に挿入しても同様の効果が得られる。
また、保護用ダイオード７９はポリシリコン層に形成された例で説明したが、ＳＯＩ基板など絶縁膜上に形成した単結晶シリコン層に形成しても構わない。これは実施の形態６で説明した保護用ダイオードすべてに適用することができる。
以上、説明したように、実施の形態６によれば、実施の形態１と同様の効果を得ることができる。
また、実施の形態１〜６では、被保護素子である半導体素子としてパワー半導体素子であるＩＧＢＴ７２を例に挙げて説明したが、パワーＭＯＳＦＥＴなどのパワーＭＯＳ素子に本発明を適用することで前記と同様の効果を得ることができる。
以上のように、本発明にかかる半導体装置は、外来から印加されるサージ電圧やスイッチング時に素子自体から発生するサージ電圧からパワー半導体素子を保護するサージ保護用のダイオードをパワー半導体素子と同一半導体基板に形成した半導体装置に有用である。
１ ｐ半導体基板
１ａ ｐコレクタ層
２ 高濃度ｎ半導体層
３，３ａ 低濃度ｎ半導体層
４ ｐウエル層
５ ｎエミッタ層
７ ゲート絶縁膜
１０ ゲート電極
１１ コレクタ電極
１２ エミッタ電極
１６ 絶縁層（酸化膜）
１７ 絶縁分離領域
２１，４０ 高濃度のｐアノード層
２２ 低濃度のｎカソード層
２３，４３ 高濃度のｎカソード層
３０，３１，５１ａ，５２ａ，５３ａ コンタクトホール
３４ ｐウエル層
３５ａ ｎソース層
３５ｂ ｎドレイン層
３５ｃ ｎカソード層
３７ ゲート絶縁膜
３８ ゲート電極
４１ 低濃度のｐアノード層
４２ 中濃度のｎカソード層
４８，７４ ｐｎ接合
５１，５６ カソード電極
５２，５７ アノード電極
５３ 金属膜
５４ ソース電極
５５ ドレイン電極
５８，５９ パッド電極
６０ 絶縁膜
６１ 層間絶縁膜
７１，７５，７６，７７，７８，７９ 保護用ダイオード
７１ａ 単方向ダイオード
７２ ＩＧＢＴ
７３ 制御回路
１００，２００，３００，４００，５００，６００，８００，９００ 半導体装置
Ｌ ｐｎ接合と金属膜の間の距離
Ｍ 低濃度のｐアノード層の幅
Ｇ ゲート端子
Ｅ エミッタ端子
Ｃ コレクタ端子

Claims (12)

  1. 少なくとも半導体素子と、当該半導体素子が形成された半導体基板上に絶縁膜を介して形成された保護用ダイオードとを有する半導体装置において、
    前記保護用ダイオードのカソード電極が前記半導体素子のゲート電極と接続し、
    前記保護用ダイオードのアノード電極が前記半導体素子の低電位側主電極と接続し、
    前記保護用ダイオードが、高濃度の第１導電型半導体層、中濃度の第１導電型半導体層、低濃度の第２導電型半導体層、高濃度の第２導電型半導体層の順に接して形成した４層の単方向ダイオードからなり、
    前記低濃度の第２導電型半導体層の幅が、クランプ電圧で空乏層がリーチスルーする幅であることを特徴とする半導体装置。
  2. 少なくとも半導体素子と、当該半導体素子が形成された半導体基板上に絶縁膜を介して形成された保護用ダイオードとを有する半導体装置において、
    前記保護用ダイオードのカソード電極が前記半導体素子の高電位側主電極に接続し、
    前記保護用ダイオードのアノード電極が前記半導体素子のゲート電極に接続し、
    前記保護用ダイオードが、高濃度の第１導電型半導体層、中濃度の第１導電型半導体層、低濃度の第２導電型半導体層、高濃度の第２導電型半導体層の順に接して形成した４層の単方向ダイオードからなり、
    前記低濃度の第２導電型半導体層の幅が、クランプ電圧で空乏層がリーチスルーを起こす幅であることを特徴とする半導体装置。
  3. 前記保護用ダイオードのカソード電極またはアノード電極が、前記半導体基板に形成された制御回路を介して前記半導体素子のゲート電極に接続することを特徴とする請求項１または２に記載の半導体装置。
  4. 前記保護用ダイオードが、前記４層の単方向ダイオードを順方向に直列接続して形成した多段の単方向ダイオードであることを特徴とする請求項１または２に記載の半導体装置。
  5. 少なくとも半導体素子と、当該半導体素子が形成された半導体基板上に絶縁膜を介して形成された保護用ダイオードとを有する半導体装置において、
    前記保護用ダイオードの一方の主電極が前記半導体素子の低電位側主電極に接続し、
    前記保護用ダイオードの他方の主電極が前記半導体素子のゲート電極に接続し、
    前記保護用ダイオードが、高濃度の第１導電型半導体層、中濃度の第１導電型半導体層、低濃度の第２導電型半導体層、高濃度の第２導電型半導体層、低濃度の第２導電型半導体層、中濃度の第１導電型半導体層、高濃度の第１導電型半導体層の順に接して形成された７層の双方向ダイオードからなり、
    前記低濃度の第２導電型半導体層の幅が、クランプ電圧で空乏層がリーチスルーを起こす幅であることを特徴とする半導体装置。
  6. 少なくとも半導体素子と、当該半導体素子が形成された半導体基板上に絶縁膜を介して形成された保護用ダイオードとを有する半導体装置において、
    前記保護用ダイオードの一方の主電極が前記半導体素子の高電位側主電極に接続し、
    前記保護用ダイオードの他方の主電極が前記半導体素子のゲート電極に接続し、
    前記保護用ダイオードが、高濃度の第１導電型半導体層、中濃度の第１導電型半導体層、低濃度の第２導電型半導体層、高濃度の第２導電型半導体層、低濃度の第２導電型半導体層、中濃度の第１導電型半導体層、高濃度の第１導電型半導体層の順に接して形成された７層の双方向ダイオードからなり、
    前記低濃度の第２導電型半導体層の幅が、クランプ電圧で空乏層がリーチスルーを起こす幅であることを特徴とする半導体装置。
  7. 前記保護用ダイオードの他方の主電極が、前記半導体基板に形成された制御回路を介して前記半導体素子のゲート電極に接続することを特徴とする請求項５または６に記載の半導体装置。
  8. 前記保護用ダイオードが、前記７層の双方向ダイオードを直列接続して形成された多段の双方向ダイオードからなることを特徴とする請求項５または６に記載の半導体装置。
  9. 前記７層の双方向ダイオードの直列接続した箇所の主電極を除去することを特徴とする請求項８に記載の半導体装置。
  10. 前記保護用ダイオードがポリシリコン層または単結晶シリコン層からなることを特徴とする請求項１、２、５、６のいずれか一つに記載の半導体装置。
  11. 前記保護用ダイオードの前記低濃度の第２導電型半導体層が低濃度のｐ型半導体層からなるとき、当該低濃度のｐ型半導体層の幅が２μｍ以下であることを特徴とする請求項１、２、５、６のいずれか一つに記載の半導体装置。
  12. 前記半導体素子が、パワーＭＯＳ型素子であるＩＧＢＴもしくはＭＯＳＦＥＴであることを特徴とする請求項１、２、５、６のいずれか一つに記載の半導体装置。
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