JP6176817B2 - チップダイオードおよびダイオードパッケージ - Google Patents
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- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
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- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
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- H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
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- H01L2224/11—Manufacturing methods
- H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
- H01L2224/11009—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for protecting parts during manufacture
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
- H01L2224/1146—Plating
- H01L2224/11464—Electroless plating
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1302—Disposition
- H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
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- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/4501—Shape
- H01L2224/45012—Cross-sectional shape
- H01L2224/45015—Cross-sectional shape being circular
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
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- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/484—Connecting portions
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- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
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Description
そのため、当該コンタクトにボンディングワイヤを超音波で接合したり、コンタクトに接合したバンプ電極を用いてフリップチップボンディングしたりすることによって、実装基板に実装する際に、コンタクトの直下にあるpn接合が物理的なストレスにより破壊するおそれがある。
従って、たとえば、パッドにボンディングワイヤを超音波で接合したり、パッドに接合したバンプを用いてフリップチップボンディングしたりすることによって、チップダイオードを実装する際にパッドに大きなストレスが加わっても、pn接合に伝わる物理的ストレスを軽減することができるので、pn接合の破壊を防止することができる。
前記絶縁膜は、SiO2膜のみからなる単層膜であってもよいし、SiO2膜と、当該SiO2膜上に形成されたBPSG(Boron Phosphorus Silicon Glass)膜との積層膜であってもよい。
また、本発明にチップダイオードでは、前記第1電極を覆うように形成され、前記第1電極の一部を前記パッドとして露出させるパッド開口が形成された表面保護膜をさらに含んでいてもよい。その場合、前記パッド開口は、一辺が0.1mm以下の四角形状に形成されていてもよい。
また、前記パッドおよび前記ダイオード不純物領域は、前記チップダイオードの任意の一辺に沿って互いに隣り合うように配置されていてもよい。
[1]第1発明について
<第1実施形態>
図1は、第1発明のダイオードパッケージ1の第1実施形態を示す上面図である。図2は、図1のダイオードパッケージ1の側面図である。
樹脂パッケージ2の長手方向一方側端部およびその反対側端部では、側面3の下部と底面4とが交わってできた下端エッジ部の幅方向中央位置から長手方向に沿って、金属板状のアノード端子5(第1端子)およびカソード端子6(第2端子)の一部がそれぞれ、アノード側アウターリード7およびカソード側アウターリード8として突出して露出している。アノード側アウターリード7およびカソード側アウターリード8は、各底面9,10が樹脂パッケージ2の底面4の内外に跨っており、この露出した底面9,10が実装基板へのコンタクトとして使用される。また、アノード端子5およびカソード端子6は、同じ形状同じ突出量で突出していて、ダイオードパッケージ1は、長手方向中央に対して左右対称となっている。
図3は、図1のダイオードパッケージ1の断面図であって、図1の切断線III−IIIでの断面を示している。
樹脂パッケージ2内部には、アノード端子5およびカソード端子6の残りの部分が、それぞれアノード側インナーリード11およびカソード側インナーリード12として配置されている。アノード側インナーリード11およびカソード側インナーリード12は、各アウターリード7,8の端部から同じ高さ位置まで垂直に立ち上がり、樹脂パッケージ2の長手方向に互いに近づくように水平方向に屈曲する鉤形に形成されている。
具体的には、ランドを兼ねるカソード側インナーリード12の上面13には、半田などの接合材14を介してチップダイオード15の裏面16が接合されている。カソード端子6により下方から支持されたチップダイオード15の表面17とアノード側インナーリード11の上面18との間には、上方へ凸状に湾曲した円弧状のボンディングワイヤ19(たとえば、Au(金)からなる)が架設されている。これにより、カソード端子6は、チップダイオード15の裏面16(下面)に電気的に接続され、アノード端子5は、チップダイオード15の表面17(上面)に電気的に接続されている。
次に、図4および図5を参照して、チップダイオード15の具体的な構造を説明する。 図4は、図3のチップダイオード15の平面図である。図5は、図4のチップダイオード15の断面図であって、図4の切断線V−Vでの断面を示している。
エピタキシャル層21では、表面22近傍のp+型のダイオード不純物領域23(p極)と、第2極としてのエピタキシャル層21の残余のn−型部分(n極)とがエピタキシャル層21の厚さ方向に積層されて隣接した状態となっている。これにより、エピタキシャル層21には、これらのpn接合28からなるダイオード素子29が設けられている。
アノード電極34は、コンタクトホール33に入り込み、コンタクトホール33と外周を共有するダイオード不純物領域23のみにオーミック接触している(つまり、ダイオード不純物領域23の周囲のガードリング層24に接しない)。また、アノード電極34は、コンタクトホール33から中心線25に対してダイオード不純物領域23が形成された領域26の反対側の領域27にあるチップダイオード15の角部まで、ダイオード不純物領域23に最も近いチップダイオード15の一辺に沿って横方向に引き出されている。
表面保護膜35には、アノード電極34の終端部が配置されたチップダイオード15の角部の直上位置に、一辺が0.1mm以下の四角形状のパッド開口36が形成されている。このパッド開口36から、アノード電極34の一部がパッド37として露出している。すなわち、パッド開口36から露出するパッド37は、ダイオード素子29のpn接合28の直上位置(つまり、コンタクトホール33の位置)からエピタキシャル層21の表面22に沿って離れた位置に設けられている。これにより、中心線25に対して一方側のダ
イオード不純物領域23と、その反対側のパッド37とが、チップダイオード15の一辺に沿って互いに隣り合っている。そして、このパッド37(アノード電極34)上には、ボンディングワイヤ19のFAB(Free Air Ball)が超音波で接合されることにより、ボンディングワイヤ19のファーストボンディング部38が形成されることとなる。
<第2実施形態>
図6は、第1発明のダイオードパッケージ51の第2実施形態を示す上面図である。図7は、図6のダイオードパッケージ51の側面図である。
樹脂パッケージ52の長手方向一方側端部およびその反対側端部では、側面53の下部と底面54とが交わってできた下端エッジ部の幅方向中央位置から長手方向に沿って、金属板状のアノード端子55(第1端子)およびカソード端子56(第2端子)の一部がそれぞれ、アノード側アウターリード57およびカソード側アウターリード58として突出して露出している。アノード側アウターリード57およびカソード側アウターリード58は、各底面59,60が樹脂パッケージ52の底面54の内外に跨っており、この露出した底面59,60が実装基板へのコンタクトとして使用される。また、アノード端子55およびカソード端子56は、同じ形状同じ突出量で突出していて、ダイオードパッケージ51は、長手方向中央に対して左右対称となっている。
図8は、図6のダイオードパッケージ51の断面図であって、図6の切断線VIII−VIIIでの断面を示している。
樹脂パッケージ52内部には、アノード端子55およびカソード端子56の残りの部分が、それぞれアノード側インナーリード61およびカソード側インナーリード62として配置されている。アノード側インナーリード61およびカソード側インナーリード62は、各アウターリード57,58の端部から垂直に立ち上がり、互いに段違いとなるように水平方向に屈曲する鉤形に形成されている。段違いの位置関係は、この実施形態では、アノード側インナーリード61が上側であり、カソード側インナーリード62が下側である。そして、互いに対向するアノード側インナーリード61の下面68とカソード側インナーリード62の上面63との間に挟まれる形でチップダイオード65が配置される。
次に、図9および図10を参照して、チップダイオード65の具体的な構造を説明する。
チップダイオード65は、一辺が0.25mm程度の四角形状に形成されており、n+型のSiからなる半導体基板70と、半導体基板70上に形成されたn−型のSiからなるエピタキシャル層71とを含む。半導体基板70の不純物濃度は、たとえば、1×1018cm−3〜1×1020cm−3であり、エピタキシャル層71の不純物濃度は、たとえば、1×1017cm−3〜1×1019cm−3である。
エピタキシャル層71では、表面72近傍のp+型のダイオード不純物領域73(p極)と、第2極としてのエピタキシャル層71の残余のn−型部分(n極)とがエピタキシャル層71の厚さ方向に積層されて隣接した状態となっている。これにより、エピタキシャル層71には、これらのpn接合77からなるダイオード素子78が設けられている。
絶縁膜79上には、Al(アルミニウム)からなる第1電極としてのアノード電極83(たとえば、厚さが10000Å〜30000Å)が形成されている。なお、アノード電極83の材料としては、Al以外にも種々の導電材料を用いることができる。
表面保護膜84には、アノード電極83の終端部が配置されたチップダイオード65の角部の直上位置に、長辺が0.1mm程度の四角形状のパッド開口85が形成されている。このパッド開口85から、アノード電極83の一部がパッド86として露出している。すなわち、パッド開口85から露出するパッド86は、ダイオード素子78のpn接合77の直上位置(つまり、コンタクトホール82の位置)からエピタキシャル層71の表面72に沿って離れた位置に設けられている。これにより、中心線74に対して一方側のダイオード不純物領域73と、その反対側のパッド86とが、チップダイオード65の一辺に沿って互いに隣り合っている。そして、このパッド86(アノード電極83)上には、バンプ69が形成されることとなる。
たとえば、チップダイオード15,65において、各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、p型の部分がn型であり、n型の部分がp型であってもよい。また、各半導体部分を構成する材料は、Siでなくてもよい。
また、チップダイオードのサイズは、前述の実施形態ではともに、一辺が0.1mm以下のサイズを有するチップダイオード15,65を例として採り上げたが、パッケージの大きさに応じて適宜変更することが可能である。たとえば、比較的大きいサイズのパッケージに収容する場合には、そのパッケージに収まる範囲で、チップサイズを大きくすることができる。
[2]第2発明について
携帯電話機に代表される携帯型電子機器においては、内部回路を構成する回路部品の小型化が求められている。したがって、チップダイオードについても、その小型化が求められており、それに伴って、電流能力を確保し、併せてESD(electrostatic discharge)耐量を確保することが困難となってきている。
第2発明は、次のような特徴を有している。
A1.半導体基板に形成された複数のダイオードセルと、前記半導体基板上に設けられ、前記複数のダイオードセルを並列接続する並列接続部とを含む、チップダイオード。この構成によれば、半導体基板に複数のダイオードセルが形成されていて、それらの複数のダイオードセルが並列接続部によって並列接続されている。これにより、ESD耐量の向上を図ることができ、特に、チップサイズの小型化とESD耐量の確保とを両立することができる。
この構成によれば、複数のダイオードセルのショットキ接合領域にショットキメタルがそれぞれ接合されることによって、個々のダイオードセル毎のショットキ接合が形成される。こうして形成される複数のショットキバリアダイオードセルが第1電極に共通に接続されている。半導体基板は、複数のショットキバリアダイオードセルに対して共通の領域となり、第2電極に接続される。こうして、第1および第2電極の間に、複数のショットキバリアダイオードセルが並列に接続されている。
A11.各ダイオード接合領域が、多角形の領域である、「A2.」〜「A10.」のいずれかに記載のチップダイオード。この構成により、各ダイオードセルが、長い周囲長のダイオード接合領域を有するので、全体の周囲長を長くすることができるから、ESD耐量を向上することができる。
A14.前記ダイオードセルが、4個以上設けられている、「A2.」〜「A13.」のいずれかに記載のチップダイオード。この構成により、4個以上のダイオードセルが設けられることによって、ダイオード接合領域の周囲長を長くすることができるから、ESD耐量を効率的に向上することができる。
図11は、第2発明の第1の実施形態に係るチップダイオードの平面図であり、図12は、図11のXII−XII線でとった断面図である。さらに、図13は、図11のXIII−XIIIでとった断面図である。
チップダイオードA1は、p+型の半導体基板A2(たとえばシリコン基板)と、半導体基板A2に形成された複数のダイオードセルAD1〜AD4と、これらの複数のダイオードセルAD1〜AD4を並列に接続するカソード電極A3およびアノード電極A4とを含む。半導体基板A2は、平面視において矩形に形成されており、たとえば、長手方向の長さが0.5mm程度、短手方向の長さが0.25mm程度であってもよい。半導体基板A2の両端部に、カソード電極A3との接続のためのカソードパッドA5と、アノード電極A4との接続のためのアノードパッドA6とが配置されている。これらのパッドA5,A6の間に、ダイオードセル領域A7が設けられている。
図14は、カソード電極A3およびアノード電極A4ならびにその上に形成された構成を取り除いて、半導体基板A2の表面の構造を示す平面図である。ダイオードセルAD1〜AD4の各領域内には、それぞれ、p+型の半導体基板A2の表層領域にn+型領域A10が形成されている。n+型領域A10は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルAD1〜AD4は、ダイオードセル毎に分離されたpn接合領域A11をそれぞれ有している。
まず、p+型半導体基板A2の表面に、熱酸化膜等の絶縁膜A15が形成され、その上にレジストマスクを形成する。このレジストマスクを介するn型不純物(たとえば燐)のイオン注入または拡散によって、n+型領域A10が形成される。さらに、p+型領域A12に整合する開口を有する別のレジストマスクが形成され、このレジストマスクを介するp型不純物(たとえば砒素)のイオン注入または拡散によって、p+型領域A12が形成される。レジストマスクを剥離し、必要に応じて絶縁膜A15を厚膜化(たとえばCVDにより厚膜化)した後、コンタクト孔A16,A17に整合する開口を有するさらに別のレジストマスクが絶縁膜A15の上に形成される。このレジストマスクを介するエッチングによって、絶縁膜A15にコンタクト孔A16,A17が形成される。
また、前述の実施形態では、pn接合領域またはショットキ接合領域が平面視において正八角形に形成されている例を示したが、辺の数が3個以上の任意の多角形形状にpn接合領域またはショットキ接合領域を形成してもよいし、それらの平面形状を円形や楕円形としてもよい。pn接合領域またはショットキ接合領域の形状を多角形形状とする場合に、それらは正多角形形状である必要はなく、辺の長さが2種類以上の多角形によってそれらの領域を形成してもよい。さらにまた、pn接合領域またはショットキ接合領域は、同じ大きさに形成される必要はなく、異なる大きさの接合領域をそれぞれ有する複数のダイオードセルが半導体基板上に混在していてもよい。さらにまた、半導体基板上に形成されるpn接合領域またはショットキ接合領域の形状は、1種類である必要はなく、2種以上の形状のpn接合領域またはショットキ接合領域が半導体基板上で混在していてもよい。
[3]第3発明について
携帯電話機に代表される携帯型電子機器においては、内部回路を構成する回路部品の小型化が求められている。したがって、チップダイオードについても、その小型化が求められており、それに伴って、電流能力を確保し、併せてESD(electrostatic discharge)耐量を確保することが困難となってきている。すなわち、小型で信頼性の高いチップダイオードを実現することが困難になっている。
第3発明は、さらに、チップダイオードを備えた回路アセンブリ、およびこのような回路アセンブリを備えた電子機器を提供する。
第3発明は、次のような特徴を有している。
B5.前記複数のダイオードセルが、前記外部接続部に向かって直線上に並んだ複数のダイオードセルを含み、当該直線上に並んだ複数のダイオードセルが前記直線に沿って直線状に形成された共通の前記引き出し電極によって前記外部接続部に接続されている、「B1.」〜「B4.」のいずれかに記載のチップダイオード。この構成によれば、第1電極の外部接続部に向かって直線上に並んだ複数のダイオードセルが直線状の共通の引き出し電極によって、当該外部接続部に接続されている。これにより、ダイオードセルから第1電極の外部接続部までの引き出し電極の長さを最小にできるから、エレクトロマイグレーションを一層効果的に低減できる。また、複数のダイオードセルで一つの引き出し電極を共有できるから、多数のダイオードセルを形成してダイオード接合領域(pn接合領域)の周囲長の増加を図りながら、線幅の広い引き出し電極を半導体基板上にレイアウトできる。これにより、ESD耐量の一層の向上とエレクトロマイグレーションの低減とを両立して、一層信頼性の高いチップダイオードを提供できる。
B8.前記第1電極および前記第2電極が前記半導体基板の一方の主面側に配置されている、「B1.」〜「B7.」のいずれかに記載のチップダイオード。この構成によれば、半導体基板の一方の表面に第1電極および第2電極がいずれも形成されているので、チップダイオードを実装基板上に表面実装することができる。すなわち、フリップチップ接続型のチップダイオードを提供することができる。これによって、チップダイオードの占有空間を小さくできる。とくに、実装基板上におけるチップダイオードの低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
B14.前記チップダイオードが、前記実装基板にワイヤレスボンディング(フェースダウンボンディング、フリップチップボンディング)によって接続されている、「B13.」に記載の回路アセンブリ。この構成により、実装基板上におけるチップダイオードの占有空間を小さくできるから、電子部品の高密度実装に寄与できる。
各ダイオード接合領域は、多角形の領域であってもよい。この構成により、各ダイオードセルが、長い周囲長のダイオード接合領域を有するので、全体の周囲長を長くすることができるから、ESD耐量を向上することができる。
前記ダイオードセルが、4個以上設けられていることが好ましい。この構成により、4個以上のダイオードセルが設けられることによって、ダイオード接合領域の周囲長を長くすることができるから、ESD耐量を効率的に向上することができる。
図21は、第3発明の第1の実施形態に係るチップダイオードの斜視図であり、図22はその平面図であり、図23は、図22のXXIII−XXIII線でとった断面図である。さらに、図24は、図22のXXIV−XXIVでとった断面図である。
チップダイオードB1は、p+型の半導体基板B2(たとえばシリコン基板)と、半導体基板B2に形成された複数のダイオードセルBD1〜BD4と、これらの複数のダイオードセルBD1〜BD4を並列に接続するカソード電極B3およびアノード電極B4とを含む。半導体基板B2は、一対の主面B2a,B2bと、その一対の主面B2a,B2bと直交する複数の側面B2cとを含み、前記一対の主面B2a,B2bのうちの一方(主面B2a)が素子形成面とされている。以下、この主面B2aを「素子形成面B2a」という。素子形成面B2aは、平面視において矩形に形成されており、たとえば、長手方向の長さLが0.4mm程度、短手方向の長さWが0.2mm程度であってもよい。また、チップダイオードB1の全体の厚さTは0.1mm程度であってもよい。素子形成面B2aの両端部に、カソード電極B3の外部接続電極B3Bと、アノード電極B4の外部接続電極B4Bとが配置されている。これらの外部接続電極B3B,B4Bの間の素子形成面B2aに、ダイオードセル領域B7が設けられている。
図25は、カソード電極B3およびアノード電極B4ならびにその上に形成された構成を取り除いて、半導体基板B2の表面(素子形成面B2a)の構造を示す平面図である。ダイオードセルBD1〜BD4の各領域内には、それぞれ、p+型の半導体基板B2の表層領域にn+型領域B10が形成されている。n+型領域B10は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルBD1〜BD4は、ダイオードセル毎に分離されたpn接合領域B11をそれぞれ有している。
さらに、半導体基板B2の一方の表面である素子形成面B2aにカソード側およびアノード側の外部接続電極B3B,B4Bがいずれも形成されている。そこで、図28に示すように、素子形成面B2aを実装基板B25に対向させて、外部接続電極B3B,B4BをはんだB26によって実装基板B25上に接合することにより、チップダイオードB1を実装基板B25上に表面実装した回路アセンブリを構成することができる。すなわち、フリップチップ接続型のチップダイオードB1を提供することができ、素子形成面B2aを実装基板B25の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによってチップダイオードB1を実装基板B25に接続できる。これによって、実装基板B25上におけるチップダイオードB1の占有空間を小さくできる。とくに、実装基板B25上におけるチップダイオードB1の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
さらに、この実施形態では、半導体基板B2のカソード側外部接続電極B3Bに近い短辺に陰極方向を表す凹部B8が形成されているので、半導体基板B2の裏面(素子形成面B2aとは反対側の主面)に、カソードマークを標印する必要がない。凹部B8は、チップダイオードB1をウエハ(元基板)から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオードB1のサイズが微小で、標印が困難な場合にも凹部B8を形成して、カソードの方向を表示できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードB1に対してもカソードマークを付与できる。
まず、半導体基板B2の元基板としてのp+型半導体ウエハBWが用意される。半導体ウエハBWの表面は素子形成面BWaであり、半導体基板B2の素子形成面B2aに対応している。素子形成面BWaには、複数のチップダイオードB1に対応した複数のチップダイオード領域B1aが、マトリクス状に配列されて設定されている。隣接するチップダイオード領域B1aの間には、境界領域B80が設けられている。境界領域B80は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハBWに対して必要な工程を行った後に、境界領域B80に沿って半導体ウエハBWを切り離すことにより、複数のチップダイオードB1が得られる。
まず、p+型半導体ウエハBWの素子形成面BWaに、熱酸化膜やCVD酸化膜等の絶縁膜B15(たとえば8000Å〜8600Åの厚さ)が形成され(BS1)、その上にレジストマスクが形成される(BS2)。このレジストマスクを用いたエッチングによって、n+型領域B10に対応する開口が絶縁膜B15に形成される(BS3)。さらに、レジストマスクを剥離した後に、絶縁膜B15に形成された開口から露出する半導体ウエハBWの表層部にn型不純物が導入される(BS4)。n型不純物の導入は、n型不純物としての燐を表面に堆積させる工程(いわゆるリンデポ)によって行われてもよいし、n型不純物イオン(たとえば燐イオン)の注入によって行われてもよい。リンデポとは、半導体ウエハBWを拡散炉内に搬入し、拡散路内でPOCl3ガスを流して行う熱処理によって、絶縁膜B15の開口内で露出する半導体ウエハBWの表面に燐を堆積させる処理である。必要に応じて絶縁膜B15を厚膜化(たとえばCVD酸化膜形成により1200Å程度厚膜化)した後(BS5)、半導体ウエハBWに導入された不純物イオンを活性化するための熱処理(ドライブ)が行われる(BS6)。これにより、半導体ウエハBWの表層部にn+型領域B10が形成される。
次いで、たとえばスパッタリングによって、カソード電極B3およびアノード電極B4を構成する電極膜が絶縁膜B15上に形成される(BS9)。この実施形態では、AlSiからなる電極膜(たとえば厚さ10000Å)が形成される。そして、この電極膜上に、スリットB18に対応する開口パターンを有する別のレジストマスクが形成され(BS10)、このレジストマスクを介するエッチング(たとえば反応性イオンエッチング)によって、電極膜にスリットB18が形成される(BS11)。スリットB18の幅は、3μm程度であってもよい。これにより、前記電極膜が、カソード電極膜B3Aおよびアノード電極膜B4Aに分離される。
これに対して、p型不純物の偏析係数は比較的大きいので、p型半導体ウエハは抵抗率の面内ばらつきが少ない。したがって、p型半導体ウエハを用いることによって、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、p+型半導体基板2を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
まず、p+型半導体ウエハBWの素子形成面BWaに、熱酸化膜やCVD酸化膜等の絶縁膜B15(たとえば8000Åの厚さ)が形成され(BS1)、その上にレジストマスクが形成される(BS2)。このレジストマスクを用いたエッチングによって、図39Aに示すように、n+型領域B10およびp+型領域B12に対応する開口B65,B66が絶縁膜B15に形成される(BS31)。さらに、レジストマスクを剥離した後に、必要に応じて、イオン注入によるダメージ抑制のための酸化膜(たとえばTEOS膜(テトラエトキシシランと酸素との反応で成膜されるシリコン酸化膜))が全面に形成される(BS32)。次いで、別のレジストマスクB67が形成される(BS33)。このレジストマスクB67は、n+型領域B10に対応する開口を有し、p+型領域B12を形成すべき領域を覆っている。このレジストマスクB67を介してn型不純物イオン(たとえば燐イオン)が半導体ウエハBWに注入される(BS34)。次に、そのレジストマスクB67を剥離し、図39Bに示すように、別のレジストマスクB68が形成される(BS35)。このレジストマスクB68は、p+型領域B12に対応する開口を有し、n+型領域B10を形成すべき領域を覆っている。このレジストマスクB68を介してp型不純物イオン(たとえばホウ素イオン)が半導体ウエハBWに注入される(BS36)。次に、そのレジストマスクB68を剥離し、図39Cに示すように、半導体ウエハBWの全面を覆うCVD酸化膜B69が形成される(BS37)。CVD酸化膜B69の厚さは、600Å以上が好ましく、1200Å以上がさらに好ましい。CVD酸化膜B69は、絶縁膜B15を厚膜化して当該絶縁膜B15と一部となり、さらに、絶縁膜B15の開口B65,B66においては、半導体ウエハBWの素子形成面BWaを覆う。この状態で、半導体ウエハBWに導入された不純物イオンを活性化するための熱処理(ドライブ)が行われる(BS6)。これにより、半導体ウエハBWに注入されたn型不純物イオンおよびp型不純物イオンがそれぞれ活性化されて、n+型領域B10およびp+型領域B12が形成される。次いで、図39Dに示すように、コンタクト孔B16,B17に整合する開口を有するさらに別のレジストマスクB70が絶縁膜B15の上に形成される(BS7)。このレジストマスクB70を介するエッチングによって、絶縁膜B15にコンタクト孔B16,B17が形成される(BS8)、その後、レジストマスクB70が剥離される(BS9)。
この製造工程では、半導体ウエハBWに導入した不純物を活性化するための熱処理(ドライブ)の前にウエハ全面がCVD酸化膜B69で覆われる。これにより、n+型不純物である燐が雰囲気中に拡散してp+型領域B12に入り込むことを防ぐことができる。それによって、p+型領域B12とアノード電極膜B4Aとの間のオーミック接触がn型不純物によって阻害されることを回避できるから、それらの間で良好なオーミック接触を得ることができる。これによって、優れた特性のチップダイオードB30を提供できる。
ワンセグTV受信IC B213は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信IC B213の近傍には、複数のチップインダクタB221と、複数のチップ抵抗器B222とが配置されている。ワンセグTV受信IC B213、チップインダクタB221およびチップ抵抗器B222は、ワンセグ放送受信回路B223を構成している。チップインダクタB221およびチップ抵抗器B222は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路B223に高精度な回路定数を与える。
FMチューナIC B215は、その近傍において配線基板B211に実装された複数のチップ抵抗器B224および複数のチップインダクタB225とともに、FM放送受信回路B226を構成している。チップ抵抗器B224およびチップインダクタB225は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路B226に高精度な回路定数を与える。
フラッシュメモリB217は、オペレーティングシステムプログラム、スマートフォンB201の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
電源IC B219の近くには、複数のチップキャパシタB230および複数のチップダイオードB231が配線基板B211の実装面に実装されている。電源IC B219は、チップキャパシタB230およびチップダイオードB231とともに、電源回路B232を構成している。
また、スマートフォンB201の位置情報が必要とされるときには、マイクロコンピュータB218は、GPS受信IC B214が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
フラッシュメモリB217は、通信によって取得したデータの記憶や、マイクロコンピュータB218の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータB218は、必要に応じて、フラッシュメモリB217に対してデータを書き込み、またフラッシュメモリB217からデータを読み出す。
以上、第3発明の実施形態について説明したが、第3発明はさらに他の形態で実施することもできる。たとえば、前述の第1および第2の実施形態では、4個のダイオードセルが半導体基板上に形成された例を示したけれども、半導体基板上に2個または3個のダイオードセルが形成されていてもよく、4個以上のダイオードセルが形成されていてもよい。
[4]第4発明について
前記特許文献1(特開2002−270858号公報)の構成では、アノード電極が絶縁膜に埋設されており、このアノード電極の露出した上面が、外部接続のために用いられる。具体的には、アノード電極の上面にボンディングワイヤを接合したりすることによって、ダイオード素子の外部接続が達成される。ところが、アノード電極は、絶縁膜に埋設されていて、その直下にpn接合が位置している。そのため、外部接続の際にアノード電極に加わる物理的なストレスがpn接合に伝達され、pn接合が破壊されたり、素子特性が変動したりするおそれがある。したがって、実装後におけるダイオード素子の信頼性が必ずしもよくない。
第4発明は、さらに、チップダイオードを備えた回路アセンブリ、およびこのような回路アセンブリを備えた電子機器を提供する。
第4発明は、次のような特徴を有している。
C1.p型半導体基板と、前記p型半導体基板に形成され、前記p型半導体基板との間にpn接合領域を形成するn型拡散層と、前記p型半導体基板の主面を覆い、前記n型拡散層を露出させるカソードコンタクト孔を有する絶縁膜と、前記カソードコンタクト孔を介して前記n型拡散層に接し、前記カソードコンタクト孔の外の領域の前記絶縁膜上に引き出されたカソード引き出し電極、および前記カソード引き出し電極に接続され前記カソードコンタクト孔の外の領域において前記絶縁膜上に配置されたカソード外部接続部を有するカソード電極と、前記p型半導体基板に接続されたアノード電極とを含む、チップダイオード。
C3.前記絶縁膜は、さらに、前記p型半導体基板を露出させるアノードコンタクト孔を有しており、前記アノード電極は、前記アノードコンタクト孔を介して前記p型半導体基板に接し、前記アノードコンタクト孔の外の領域の前記絶縁膜上に引き出されたアノード引き出し電極、および前記アノード引き出し電極に接続され前記アノードコンタクト孔の外の領域において前記絶縁膜上に配置されたアノード外部接続部を有している、「C1.」または「C2.」に記載のチップダイオード。
C4.前記アノード引き出し電極が、AlSi電極膜からなり、前記p型半導体基板に前記AlSi電極膜が接している、「C3.」に記載のチップダイオード。この構成によれば、アノード電極がp型半導体基板に接するAlSi電極膜を有している。AlSiは、p型半導体(とくにp型シリコン半導体)と仕事関数が近似している。そのため、AlSi電極膜は、p型半導体基板との間に良好なオーミック接合を形成することができる。よって、p型半導体基板にオーミック接合のための高不純物濃度拡散層を形成する必要がない。これにより、製造工程が簡単になるので、それに応じて生産性および生産コストを低減できる。
列接続されている。複数のダイオードセルにそれぞれ個別のpn接合領域が形成されていることによって、半導体基板上におけるpn接合領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、ESD耐量を向上できる。すなわち、チップサイズを小型化した場合でも、十分なESD耐量を確保できる。pn接合領域の周囲長とは、半導体基板の表面におけるpn接合領域の周囲の長さの合計である。より具体的には、pn接合領域の周囲長とは、半導体基板の表面におけるp型領域とn型領域との境界線の総延長である。
前記複数のダイオードセルの前記pn接合領域は、等しい大きさに形成されていてもよい。この構成では、複数のダイオードセルがほぼ等しい特性を有するので、チップダイオードは、全体として良好な特性を有し、小型化した場合でも、十分なESD耐量を有する
各pn接合領域は、多角形の領域であってもよい。この構成により、各ダイオードセルが、長い周囲長のpn接合領域を有するので、全体の周囲長を長くすることができるから、ESD耐量を向上することができる。
前記ダイオードセルが、4個以上設けられていることが好ましい。この構成により、4個以上のダイオードセルが設けられることによって、ダイオード接合領域の周囲長を長くすることができるから、ESD耐量を効率的に向上することができる。
C14.前記チップダイオードが、前記実装基板にワイヤレスボンディング(フェースダウンボンディング、フリップチップボンディング)によって接続されている、「C13.」に記載の回路アセンブリ。この構成により、実装基板上におけるチップダイオードの占有空間を小さくできるから、電子部品の高密度実装に寄与できる。
第4発明の実施の形態を、添付図面を参照して詳細に説明する。
チップダイオードC1は、p+型の半導体基板C2(たとえばシリコン基板)と、半導体基板C2に形成された複数のダイオードセルCD1〜CD4と、これらの複数のダイオードセルCD1〜CD4を並列に接続するカソード電極C3およびアノード電極C4とを含む。半導体基板C2は、一対の主面C2a,C2bと、その一対の主面C2a,C2bと直交する複数の側面C2cとを含み、前記一対の主面C2a,C2bのうちの一方(主面C2a)が素子形成面とされている。以下、この主面C2aを「素子形成面C2a」という。素子形成面C2aは、平面視において矩形に形成されており、たとえば、長手方向の長さLが0.4mm程度、短手方向の長さWが0.2mm程度であってもよい。また、チップダイオードC1の全体の厚さTは0.1mm程度であってもよい。素子形成面C2aの両端部に、カソード電極C3の外部接続電極C3Bと、アノード電極C4の外部接続電極C4Bとが配置されている。これらの外部接続電極C3B,C4Bの間の素子形成面C2aに、ダイオードセル領域C7が設けられている。
図47は、カソード電極C3およびアノード電極C4ならびにその上に形成された構成を取り除いて、半導体基板C2の表面(素子形成面C2a)の構造を示す平面図である。ダイオードセルCD1〜CD4の各領域内には、それぞれ、p+型の半導体基板C2の表層領域にn+型領域C10が形成されている。n+型領域C10は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルCD1〜CD4は、ダイオードセル毎に分離されたpn接合領域C11をそれぞれ有している。
さらに、半導体基板C2の一方の表面である素子形成面C2aにカソード側およびアノード側の外部接続電極C3B,C4Bがいずれも形成されている。そこで、図50に示すように、素子形成面C2aを実装基板C25に対向させて、外部接続電極C3B,C4BをはんだC26によって実装基板C25上に接合することにより、チップダイオードC1を実装基板C25上に表面実装した回路アセンブリを構成することができる。すなわち、フリップチップ接続型のチップダイオードC1を提供することができ、素子形成面C2aを実装基板C25の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによってチップダイオードC1を実装基板C25に接続できる。これによって、実装基板C25上におけるチップダイオードC1の占有空間を小さくできる。とくに、実装基板C25上におけるチップダイオードC1の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
さらに、この実施形態では、半導体基板C2のカソード側外部接続電極C3Bに近い短辺に陰極方向を表す凹部C8が形成されているので、半導体基板C2の裏面(素子形成面C2aとは反対側の主面)に、カソードマークを標印する必要がない。凹部C8は、チップダイオードC1をウエハ(元基板)から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオードC1のサイズが微小で、標印が困難な場合にも凹部C8を形成して、カソードの方向を表示できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードC1に対してもカソードマークを付与できる。
まず、半導体基板C2の元基板としてのp+型半導体ウエハCWが用意される。半導体ウエハCWの表面は素子形成面CWaであり、半導体基板C2の素子形成面C2aに対応している。素子形成面CWaには、複数のチップダイオードC1に対応した複数のチップダイオード領域C1aが、マトリクス状に配列されて設定されている。隣接するチップダイオード領域C1aの間には、境界領域C80が設けられている。境界領域C80は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハCWに対して必要な工程を行った後に、境界領域C80に沿って半導体ウエハCWを切り離すことにより、複数のチップダイオードC1が得られる。
まず、p+型半導体ウエハCWの素子形成面CWaに、熱酸化膜やCVD酸化膜等の絶縁膜C15(たとえば8000Å〜8600Åの厚さ)が形成され(CS1)、その上にレジストマスクが形成される(CS2)。このレジストマスクを用いたエッチングによって、n+型領域C10に対応する開口が絶縁膜C15に形成される(CS3)。さらに、レジストマスクを剥離した後に、絶縁膜C15に形成された開口から露出する半導体ウエハCWの表層部にn型不純物が導入される(CS4)。n型不純物の導入は、n型不純物としての燐を表面に堆積させる工程(いわゆるリンデポ)によって行われてもよいし、n型不純物イオン(たとえば燐イオン)の注入によって行われてもよい。リンデポとは、半導体ウエハCWを拡散炉内に搬入し、拡散路内でPOCl3ガスを流して行う熱処理によって、絶縁膜C15の開口内で露出する半導体ウエハCWの表面に燐を堆積させる処理である。必要に応じて絶縁膜C15を厚膜化(たとえばCVD酸化膜形成により1200Å程度厚膜化)した後(CS5)、半導体ウエハCWに導入された不純物イオンを活性化するための熱処理(ドライブ)が行われる(CS6)。これにより、半導体ウエハCWの表層部にn+型領域C10が形成される。
次いで、たとえばスパッタリングによって、カソード電極C3およびアノード電極C4を構成する電極膜が絶縁膜C15上に形成される(CS9)。この実施形態では、AlSiからなる電極膜(たとえば厚さ10000Å)が形成される。そして、この電極膜上に、スリットC18に対応する開口パターンを有する別のレジストマスクが形成され(CS10)、このレジストマスクを介するエッチング(たとえば反応性イオンエッチング)によって、電極膜にスリットC18が形成される(CS11)。スリットC18の幅は、3μm程度であってもよい。これにより、前記電極膜が、カソード電極膜C3Aおよびアノード電極膜C4Aに分離される。
まず、p+型半導体ウエハCWの素子形成面CWaに、熱酸化膜やCVD酸化膜等の絶縁膜C15(たとえば8000Åの厚さ)が形成され(CS1)、その上にレジストマスクが形成される(CS2)。このレジストマスクを用いたエッチングによって、図61Aに示すように、n+型領域C10およびp+型領域C12に対応する開口C65,C66が絶縁膜C15に形成される(CS31)。さらに、レジストマスクを剥離した後に、必要に応じて、イオン注入によるダメージ抑制のための酸化膜(たとえばTEOS膜(テトラエトキシシランと酸素との反応で成膜されるシリコン酸化膜))が全面に形成される(CS32)。次いで、別のレジストマスクC67が形成される(CS33)。このレジストマスクC67は、n+型領域C10に対応する開口を有し、p+型領域C12を形成すべき領域を覆っている。このレジストマスクC67を介してn型不純物イオン(たとえば燐イオン)が半導体ウエハCWに注入される(CS34)。次に、そのレジストマスクC67を剥離し、図61Bに示すように、別のレジストマスクC68が形成される(CS35)。このレジストマスクC68は、p+型領域C12に対応する開口を有し、n+型領域C10を形成すべき領域を覆っている。このレジストマスクC68を介してp型不純物イオン(たとえばホウ素イオン)が半導体ウエハCWに注入される(CS36)。次に、そのレジストマスクC68を剥離し、図61Cに示すように、半導体ウエハCWの全面を覆うCVD酸化膜C69が形成される(CS37)。CVD酸化膜C69の厚さは、600Å以上が好ましく、1200Å以上がさらに好ましい。CVD酸化膜C69は、絶縁膜C15を厚膜化して当該絶縁膜C15と一部となり、さらに、絶縁膜C15の開口C65,C66においては、半導体ウエハCWの素子形成面CWaを覆う。この状態で、半導体ウエハCWに導入された不純物イオンを活性化するための熱処理(ドライブ)が行われる(CS6)。これにより、半導体ウエハCWに注入されたn型不純物イオンおよびp型不純物イオンがそれぞれ活性化されて、n+型領域C10およびp+型領域C12が形成される。次いで、図61Dに示すように、コンタクト孔C16,C17に整合する開口を有するさらに別のレジストマスクC70が絶縁膜C15の上に形成される(CS7)。このレジストマスクC70を介するエッチングによって、絶縁膜C15にコンタクト孔C16,C17が形成される(CS8)、その後、レジストマスクC70が剥離される(CS9)。
この製造工程では、半導体ウエハCWに導入した不純物を活性化するための熱処理(ドライブ)の前にウエハ全面がCVD酸化膜C69で覆われる。これにより、n+型不純物である燐が雰囲気中に拡散してp+型領域C12に入り込むことを防ぐことができる。それによって、p+型領域C12とアノード電極膜C4Aとの間のオーミック接触がn型不純物によって阻害されることを回避できるから、それらの間で良好なオーミック接触を得ることができる。これによって、優れた特性のチップダイオードC30を提供できる。
ワンセグTV受信IC C213は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信IC C213の近傍には、複数のチップインダクタC221と、複数のチップ抵抗器C222とが配置されている。ワンセグTV受信IC C213、チップインダクタC221およびチップ抵抗器C222は、ワンセグ放送受信回路C223を構成している。チップインダクタC221およびチップ抵抗器C222は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路C223に高精度な回路定数を与える。
FMチューナIC C215は、その近傍において配線基板C211に実装された複数のチップ抵抗器C224および複数のチップインダクタC225とともに、FM放送受信回路C226を構成している。チップ抵抗器C224およびチップインダクタC225は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路C226に高精度な回路定数を与える。
フラッシュメモリC217は、オペレーティングシステムプログラム、スマートフォンC201の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
電源IC C219の近くには、複数のチップキャパシタC230および複数のチップダイオードC231が配線基板C211の実装面に実装されている。電源IC C219は、チップキャパシタC230およびチップダイオードC231とともに、電源回路C232を構成している。
また、スマートフォンC201の位置情報が必要とされるときには、マイクロコンピュータC218は、GPS受信IC C214が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
フラッシュメモリC217は、通信によって取得したデータの記憶や、マイクロコンピュータC218の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータC218は、必要に応じて、フラッシュメモリC217に対してデータを書き込み、またフラッシュメモリC217からデータを読み出す。
以上、第4発明の実施形態について説明したが、第4発明はさらに他の形態で実施することもできる。たとえば、前述の第1および第2の実施形態では、4個のダイオードセルが半導体基板上に形成された例を示したけれども、半導体基板上に2個または3個のダイオードセルが形成されていてもよく、4個以上のダイオードセルが形成されていてもよい。
「5]第5発明について
前記特許文献1(特開2002−270858号公報)の構成では、アノード電極が絶縁膜に埋設されており、このアノード電極の露出した上面が、外部接続のために用いられる。具体的には、アノード電極の上面にボンディングワイヤを接合したりすることによって、ダイオード素子の外部接続が達成される。
第5発明の目的は、信頼性を向上したチップダイオードを提供することである。
第5発明は、次のような特徴を有している。
D1.p型半導体基板と、前記p型半導体基板に形成され、前記p型半導体基板との間にpn接合領域を形成するn型拡散層と、前記p型半導体基板の主面を覆い、前記n型拡散層を露出させるカソードコンタクト孔を有する絶縁膜と、前記カソードコンタクト孔を介して前記n型拡散層に接し、前記カソードコンタクト孔の外の領域の前記絶縁膜上に引き出されたカソード引き出し電極、および前記カソード引き出し電極に接続され前記カソードコンタクト孔の外の領域において前記絶縁膜上に配置されたカソード外部接続部を有するカソード電極と、前記p型半導体基板に接するAlSi電極膜を有するアノード電極とを含む、チップダイオード。
D3.前記p型半導体基板が、p型シリコン半導体基板である、「D1.」または「D2.」に記載のチップダイオード。このような構成が好ましい理由は、前述のとおり、AlSiとp型シリコン半導体との仕事関数が近似しているからである。
ることによって、半導体基板上におけるpn接合領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、ESD耐量を向上できる。すなわち、チップサイズを小型化した場合でも、十分なESD耐量を確保できる。pn接合領域の周囲長とは、半導体基板の表面におけるpn接合領域の周囲の長さの合計である。より具体的には、pn接合領域の周囲長とは、半導体基板の表面におけるp型領域とn型領域との境界線の総延長である。
前記複数のダイオードセルの前記pn接合領域は、等しい大きさに形成されていてもよい。この構成では、複数のダイオードセルがほぼ等しい特性を有するので、チップダイオードは、全体として良好な特性を有し、小型化した場合でも、十分なESD耐量を有することができる。
前記複数のダイオードセルは、等しい大きさ(より具体的には複数のダイオードセルのpn接合領域が等しい大きさ)に形成されていてもよい。この構成では、複数のダイオードセルがほぼ等しい特性を有するので、チップダイオードは、全体として良好な特性を有し、小型化した場合でも、十分なESD耐量を有することができる。
D7.前記p型半導体基板がエピタキシャル層を有していない、「D1.」〜「D6.」のいずれかに記載のチップダイオード。前述のとおり、半導体基板がp型半導体基板からなっているので、半導体基板上にエピタキシャル層を形成しなくても、安定した特性を実現できる。よって、エピタキシャル層を省くことにより、製造工程を簡単にでき、かつ製造コストを低減できる。
D13.前記チップダイオードが、前記実装基板にワイヤレスボンディング(フェースダウンボンディング、フリップチップボンディング)によって接続されている、「D12.」に記載の回路アセンブリ。この構成により、実装基板上におけるチップダイオードの占有空間を小さくできるから、電子部品の高密度実装に寄与できる。
第5発明の実施の形態を、添付図面を参照して詳細に説明する。
チップダイオードD1は、p+型の半導体基板D2(たとえばシリコン基板)と、半導体基板D2に形成された複数のダイオードセルDD1〜DD4と、これらの複数のダイオードセルDD1〜DD4を並列に接続するカソード電極D3およびアノード電極D4とを含む。半導体基板D2は、一対の主面D2a,D2bと、その一対の主面D2a,D2bと直交する複数の側面D2cとを含み、前記一対の主面D2a,D2bのうちの一方(主面D2a)が素子形成面とされている。以下、この主面D2aを「素子形成面D2a」という。素子形成面D2aは、平面視において矩形に形成されており、たとえば、長手方向の長さLが0.4mm程度、短手方向の長さWが0.2mm程度であってもよい。また、チップダイオードD1の全体の厚さTは0.1mm程度であってもよい。素子形成面D2aの両端部に、カソード電極D3の外部接続電極D3Bと、アノード電極D4の外部接続電極D4Bとが配置されている。これらの外部接続電極D3B,D4Bの間の素子形成面D2aに、ダイオードセル領域D7が設けられている。
図69は、カソード電極D3およびアノード電極D4ならびにその上に形成された構成を取り除いて、半導体基板D2の表面(素子形成面D2a)の構造を示す平面図である。ダイオードセルDD1〜DD4の各領域内には、それぞれ、p+型の半導体基板D2の表層領域にn+型領域D10が形成されている。n+型領域D10は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルDD1〜DD4は、ダイオードセル毎に分離されたpn接合領域D11をそれぞれ有している。
さらに、半導体基板D2の一方の表面である素子形成面D2aにカソード側およびアノード側の外部接続電極D3B,D4Bがいずれも形成されている。そこで、図72に示すように、素子形成面D2aを実装基板D25に対向させて、外部接続電極D3B,D4BをはんだD26によって実装基板D25上に接合することにより、チップダイオードD1を実装基板D25上に表面実装した回路アセンブリを構成することができる。すなわち、フリップチップ接続型のチップダイオードD1を提供することができ、素子形成面D2aを実装基板D25の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによってチップダイオードD1を実装基板D25に接続できる。これによって、実装基板D25上におけるチップダイオードD1の占有空間を小さくできる。とくに、実装基板D25上におけるチップダイオードD1の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
さらに、この実施形態では、半導体基板D2のカソード側外部接続電極D3Bに近い短辺に陰極方向を表す凹部D8が形成されているので、半導体基板D2の裏面(素子形成面D2aとは反対側の主面)に、カソードマークを標印する必要がない。凹部D8は、チップダイオードD1をウエハ(元基板)から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオードD1のサイズが微小で、標印が困難な場合にも凹部D8を形成して、カソードの方向を表示できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードD1に対してもカソードマークを付与できる。
まず、半導体基板D2の元基板としてのp+型半導体ウエハDWが用意される。半導体ウエハDWの表面は素子形成面DWaであり、半導体基板D2の素子形成面D2aに対応している。素子形成面DWaには、複数のチップダイオードD1に対応した複数のチップダイオード領域D1aが、マトリクス状に配列されて設定されている。隣接するチップダイオード領域D1aの間には、境界領域D80が設けられている。境界領域D80は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハDWに対して必要な工程を行った後に、境界領域D80に沿って半導体ウエハDWを切り離すことにより、複数のチップダイオードD1が得られる。
まず、p+型半導体ウエハDWの素子形成面DWaに、熱酸化膜やCVD酸化膜等の絶縁膜D15(たとえば8000Å〜8600Åの厚さ)が形成され(DS1)、その上にレジストマスクが形成される(DS2)。このレジストマスクを用いたエッチングによって、n+型領域D10に対応する開口が絶縁膜D15に形成される(DS3)。さらに、レジストマスクを剥離した後に、絶縁膜D15に形成された開口から露出する半導体ウエハDWの表層部にn型不純物が導入される(DS4)。n型不純物の導入は、n型不純物としての燐を表面に堆積させる工程(いわゆるリンデポ)によって行われてもよいし、n型不純物イオン(たとえば燐イオン)の注入によって行われてもよい。リンデポとは、半導体ウエハDWを拡散炉内に搬入し、拡散路内でPOCl3ガスを流して行う熱処理によって、絶縁膜D15の開口内で露出する半導体ウエハDWの表面に燐を堆積させる処理である。必要に応じて絶縁膜D15を厚膜化(たとえばCVD酸化膜形成により1200Å程度厚膜化)した後(DS5)、半導体ウエハDWに導入された不純物イオンを活性化するための熱処理(ドライブ)が行われる(DS6)。これにより、半導体ウエハDWの表層部にn+型領域D10が形成される。
次いで、たとえばスパッタリングによって、カソード電極D3およびアノード電極D4を構成する電極膜が絶縁膜D15上に形成される(DS9)。この実施形態では、AlSiからなる電極膜(たとえば厚さ10000Å)が形成される。そして、この電極膜上に、スリットD18に対応する開口パターンを有する別のレジストマスクが形成され(DS10)、このレジストマスクを介するエッチング(たとえば反応性イオンエッチング)によって、電極膜にスリットD18が形成される(DS11)。スリットD18の幅は、3μm程度であってもよい。これにより、前記電極膜が、カソード電極膜D3Aおよびアノード電極膜D4Aに分離される。
よって、スマートフォンD201に対する操作を行い、必要な機能を呼び出して実行させることができる。
ワンセグTV受信IC D213は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信IC D213の近傍には、複数のチップインダクタD221と、複数のチップ抵抗器D222とが配置されている。ワンセグTV受信IC D213、チップインダクタD221およびチップ抵抗器D222は、ワンセグ放送受信回路D223を構成している。チップインダクタD221およびチップ抵抗器D222は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路D223に高精度な回路定数を与える。
FMチューナIC D215は、その近傍において配線基板D211に実装された複数のチップ抵抗器D224および複数のチップインダクタD225とともに、FM放送受信回路D226を構成している。チップ抵抗器D224およびチップインダクタD225は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路D226に高精度な回路定数を与える。
フラッシュメモリD217は、オペレーティングシステムプログラム、スマートフォンD201の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
電源IC D219の近くには、複数のチップキャパシタD230および複数のチップダイオードD231が配線基板D211の実装面に実装されている。電源IC D219は、チップキャパシタD230およびチップダイオードD231とともに、電源回路D232を構成している。
また、スマートフォンD201の位置情報が必要とされるときには、マイクロコンピュータD218は、GPS受信IC D214が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
フラッシュメモリD217は、通信によって取得したデータの記憶や、マイクロコンピュータD218の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータD218は、必要に応じて、フラッシュメモリD217に対してデータを書き込み、またフラッシュメモリD217からデータを読み出す。
以上、第5発明の実施形態について説明したが、第5発明はさらに他の形態で実施することもできる。たとえば、前述の実施形態では、4個のダイオードセルが半導体基板上に形成された例を示したけれども、半導体基板上に2個または3個のダイオードセルが形成されていてもよく、4個以上のダイオードセルが形成されていてもよい。
[6]第6発明について
特許文献2(特開平8−316001号公報)は、チップ部品のオーバーコート層を感光性材料で形成し、このオーバーコート層に紫外線を照射することによって、標印を形成する技術を開示している。標印は、たとえば、チップ部品の一例であるチップ抵抗器の抵抗値や精度等を表わしたり、チップ部品の他の例であるチップダイオードの型名やカソード方向(極性方向)を表わしたりするために用いられる。
しかし、特許文献2に記載の技術では、標印を形成するための特別な工程が必要である。このため、チップ部品の生産性を制限する恐れがある。また、小型電子機器に搭載されるような極度に小型のチップ部品に対する標印は容易ではなく、今後益々小型のチップ部品が要望されるようになると、従来の標印技術を適用することができなくなる恐れがある。
第6発明は、また、情報を表わす外観上の特徴が与えられた極小型のチップ部品およびその製造方法を提供することを他の目的とする。
さらに第6発明は、標印が施された極小型のチップ部品を備えた回路アセンブリおよび電子機器を提供することを目的とする。
E1.基板と、前記基板上に形成された素子と、前記基板上に形成された電極とを含み、前記基板の周縁部に、前記素子に関する情報を表わす凹凸が形成されていることを特徴とする、チップ部品。
E2.前記基板は、平面視が略矩形であり、前記周縁部は、平面視における一辺を含むことを特徴とする、「E1.」に記載のチップ部品。
E4.前記1つ以上の凹マークの位置のパターンによって情報が表示されていることを特徴とする、「E3.」に記載のチップ部品。
E6.前記凹凸は、複数のマーク長から選択した1つのマーク長にわたって前記基板の周縁部に沿って延びた凹マークを含むことを特徴とする、「E1.」または「E2.」に記載のチップ部品。
E8.前記凹凸は、前記基板の周縁部に予め定められた複数のマーク形成位置から選択した1つ以上のマーク形成位置に形成された凸マークを含むことを特徴とする、「E1.」または「E2.」に記載のチップ部品。
E10.前記凸マークの位置のパターンは、少なくとも3つの凸マークの位置パターンを含み、1つの位置パターンにおける凸マークの有無により表わされる2値情報の3乗の情報表示量を備えていることを特徴とする、「E9.」に記載のチップ部品。
E12.前記凸マークのマーク長によって情報が表示されていることを特徴とする、「E11.」に記載のチップ部品。
E14.前記凹凸は、当該チップ部品の平面視において、当該チップ部品の重心に対して非対称なパターンに形成されており、前記電極の極性を表わしていることを特徴とする、「E1.」〜「E13.」のいずれかに記載のチップ部品。
E16.前記素子がダイオードを含み、前記凹凸が前記ダイオードのカソードに接続された電極の方向を表わしていることを特徴とする、「E14.」または「E15.」に記載のチップ部品。
E18.実装基板と、前記実装基板に実装された「E1.」〜「E17.」のいずれかに記載のチップ部品と、を含むことを特徴とする回路アセンブリ。
E20.基板上の複数のチップ部品形成領域にそれぞれ素子を形成する工程と、前記基板上の前記複数のチップ部品形成領域に前記素子に電気的に接続された電極をそれぞれ形成する工程と、前記複数のチップ部品形成領域の間の境界領域に沿い、前記チップ部品形成領域の周縁部に前記素子に関する情報を表わす凹凸を有する溝を形成する工程と、前記基板を前記溝が形成された面とは反対側の面から前記溝に到達するまで研削することにより、前記複数のチップ部品形成領域を前記溝に沿って分割し、複数のチップ部品に小片化する工程と、を含むことを特徴とする、チップ部品の製造方法。
第6発明によれば、複数のチップ部品領域を有する元基板をチップ部品の境界領域に沿って切断するときに、周縁部に同時に凹凸を形成する。従って、素子に関する情報を形成するための専用の工程を設ける必要がないので、チップ部品の生産性を向上できる。また、周縁部に形成された凹凸が標印として機能し、当該凹凸によって情報が表示されるので、チップ部品の表面や裏面に標印を形成するための大きなスペースを必要としない。従って、極小型のチップ部品にも適用することが可能である。
「E2.」記載の発明によれば、情報を表わす凹凸は平面視における一辺に形成されているので、凹凸が形成された一辺の位置に基づき、チップ部品の極性方向等を適切に表わすことができる。
「E4.」記載の発明によれば、凹マークが形成された位置のパターンによって情報を表示できるから、豊富な情報量を表示できる。
「E5.」記載のように、凹マークの有無による2値情報とし、凹マークを形成する位置のパターンを少なくとも3つ設ければ、23の情報量を表示することが可能となる。したがって、4つなら24、5つなら25と情報量を増やせる。
「E7.」記載の発明も、同様に、凹マークのマーク長によって情報を適切に、かつ簡易に表わすことができる。
「E8.」記載の発明によれば、チップ部品の周縁部から突出する凸マークにより情報を表示することができ、電極パターンが狭められることはなく、半田強度(実装強度)が低下することはない。
「E10.」記載のように、凸マークの有無による2値情報とし、凸マークを形成する位置のパターンを少なくとも3つ設ければ、23の情報量を表示することが可能となる。したがって、4つなら24、5つなら25と情報量を増やせる。
「E12.」記載の発明も、同様に、凸マークのマーク長によって情報を適切に、かつ簡易に表わすことができる。
「E13.」記載の発明によれば、凹マークと凸マークとを組み合わせて、豊富な情報の表示ができる。
「E15.」記載の発明によれば、チップ部品の電極の極性を適切に表示することができる。
「E16.」記載の発明によれば、チップ部品がチップダイオードの場合に、そのカソード電極の方向を適切に表わすことができる。
「E18.」記載の発明によれば、実装が正確かつ適切に行われた高精度の回路アセンブリを提供することができる。
「E19.」記載の発明によれば、高精度で小型の電子機器を提供することができる。
第6発明の実施の形態を、添付図面を参照して詳細に説明する。
図82A〜図82Cは、チップ部品E1を裏面側から見た平面図(すなわちチップ部品E1の底面図)であり、凹マークE7の構成を説明するための図である。
図82Aに示すように、凹マークE7は、基板E2の一方短側面E6(基板E2の平面視における一短辺)に、等間隔に形成された4つの凹マークE7a、E7b、E7c、E7dを有する構成とすることができる。
あるいは、図82Cに示すように、凹マークE7は、3つの凹マークE7a、E7c、E7dとすることもできる。
このように、一短辺E6に沿ってたとえば4つの凹マークE7が等間隔で形成される構成とし、そのうちの任意の凹マークE7を形成し、また、任意の凹マークE7は形成しない構成とすることにより、1つの凹マークE7の有無により、2値情報を表示することができる。
このように、小型のチップ部品E1に対して、その短辺E6に沿って情報を表わす外観上の特徴(凹マークE7)が備えられており、チップ部品E1に必要な情報を、標印に代わるやり方で表わすことができる。そして、自動実装機等は、チップ部品E1の種類、極性方向、製造年月日その他の情報を容易に認識することができる。このため、自動実装に適したチップ部品E1とすることができる。
図83Aのチップ部品E1は、基板E2の一方短側面E6に、その短側面E6の長さ方向に延びる長い凹マークE7xが形成された構成例を示している。この長い凹マークE7xは、図83Bまたは図83Cに示すように、その長さを異ならせた凹マークE7y、E7zとすることもできる。つまり、図83A〜図83Cに示す実施形態では、基板E2の一方短側面E6に形成する凹マークE7が、その幅が異なる構成とし、幅の広いもの、幅の中位のものおよび幅の狭いものの3種類E7x、E7y、E7zにより、情報を表示する形態とされている。
このように、この実施形態の製造方法では、複数のチップ部品領域を有する元基板を、チップ部品の境界領域に沿って切断するときに、周縁部に同時に凹マークE7を形成する。従って、チップ部品E1に関する情報を記録するための専用の工程を設ける必要がないので、チップ部品E1の生産性を向上できる。また、一方短側面E6に形成された凹マークE7によってチップ部品E1の情報が表示されるので、チップ部品E1の表面や裏面に標印を形成するための大きなスペースを必要としない。従って、極小型のチップ部品にも適用することが可能である。
上記実施形態に係るチップ部品E1では、基板E2の周縁部に、上下方向に延びる複数の凹マークE7が形成された実施形態を説明したが、凹マークE7に代えて凸マークとしてもよい。
図87は、第6発明の他の実施形態に係るチップ部品の外観構成を示す斜視図である。チップ部品E1は、略直方体状、より具体的には平面視が略長方形状で、角が面取りされ、一定の厚みを有する基板E2を有する基板E2の大きさ(寸法)は、例えば長さL=0.6mm、幅W=0.3mm、厚みT=0.3mm程度の小さなものであり、製品によっては、これよりもさらに小さい。
図88A〜図88Cは、チップ部品E1を裏面側から見た平面図(すなわちチップ部品E1の底面図)であり、凸マークE70の構成を説明するための図である。
図88Aに示すように、凸マークE70は、基板E2の一方短側面E6(基板E2の平面視における一短辺)に、等間隔に形成された4つの凸マークE70a、E70b、E70c、E70dを有する構成とすることができる。
あるいは、図88Cに示すように、凸マークE70は、3つの凸マークE70a、E70c、E70dとすることもできる。
このように、一短辺E6に沿ってたとえば4つの凸マークE70が等間隔で形成される構成とし、そのうちの任意の凸マークE70を形成し、また、任意の凸マークE70は形成しない構成とすることにより、1つの凸マークE70の有無により、2値情報を表示することができる。
このように、小型のチップ部品E1に対して、その短辺E6に沿って情報を表わす外観上の特徴(凸マークE70)が備えられており、チップ部品E1に必要な情報を、標印に代わるやり方で表わすことができる。そして、自動実装機等は、チップ部品E1の種類、極性方向、製造年月日その他の情報を容易に認識することができる。このため、自動実装に適したチップ部品E1とすることができる。
図89Aのチップ部品E1は、基板E2の一方短側面E6に、その短側面E6の長さ方向に延びる長い凸マークE70xが形成された構成例を示している。この長い凸マークE70xは、図89Bまたは図89Cに示すように、その長さを異ならせた凸マークE70y、E70zとすることもできる。つまり、図89A〜図89Cに示す実施形態では、基板E2の一方短側面E6に形成する凸マークE70が、その幅が異なる構成とし、幅の広いもの、幅の中位のものおよび幅の狭いものの3種類E70x、E70y、E70zにより、情報を表示する形態とされている。
このように、この実施形態の製造方法では、複数のチップ部品領域を有する元基板を、チップ部品の境界領域に沿って切断するときに、周縁部に同時に凸マークE70を形成する。従って、チップ部品E1に関する情報を記録するための専用の工程を設ける必要がないので、チップ部品E1の生産性を向上できる。また、一方短側面E6に形成された凸マークE70によってチップ部品E1の情報が表示されるので、チップ部品E1の表面や裏面に標印を形成するための大きなスペースを必要としない。従って、極小型のチップ部品にも適用することが可能である。
また、上記の実施形態では、最初の実施形態が凹マークE7であるとして説明し、次の実施形態が凸マークE70であると説明したが、凹マークE7と凸マークE70とが組み合わされた構成でもよい。つまり、全体として見ると、凹凸により情報が表わされる形状であってもよい。
<チップ抵抗器の実施形態の説明>
図93Aは、第6発明の一実施形態に係るチップ抵抗器E10の外観構成を示す図解的な斜視図であり、図93Bは、チップ抵抗器E10が基板上に実装された状態を示す側面図である。
図94を参照して、チップ抵抗器E10は、基板E11上面の一方短辺E111に長辺が沿うように配置された平面視が長手で略矩形をした第1接続電極E12と、基板E11上面の他方短辺E112に長辺が沿うように配置された平面視が長手で略矩形をした第2接続電極E13と、第1接続電極E12および第2接続電極E13間の平面視矩形の領域に設けられた抵抗回路網E14とを含んでいる。
図95A、図95Bおよび図95Cを参照して、単位抵抗体Rの構成について説明をする。
図95Bおよび図95Cに示す図解的な断面図において、参照番号E11は基板、E19は絶縁層としての二酸化シリコンSiO2層、E20は絶縁層E19上に形成された抵抗体膜、E21はアルミニウム(Al)の配線膜、E22は保護膜としてのSiN膜、E23は保護層としてのポリイミド層を示している。
さらに、抵抗体膜E20は、1μm〜1.5μmの線幅を有する線状要素を含む構造であることが望ましい。抵抗回路の微細化と良好な温度特性とを両立できるからである。
配線膜E21は、Alに換え、AlSi、AlSiCu、またはAlCuなどのアルミニウム系金属膜で形成されてもよい。配線膜E21(ヒューズFUを含む)をこのようにアルミニウム系金属膜で形成することにより、プロセス加工精度の向上を図れる。
この実施形態では、基板上E11に形成された抵抗回路網E14に含まれる単位抵抗体Rは、抵抗体膜ラインE20と、抵抗体膜ラインE20上に、ライン方向に一定間隔をあけて積層された複数の導体膜片E21とを含み、導体膜片E21が積層されていない一定間隔R部分の抵抗体膜ラインE20が、1個の単位抵抗体Rを構成している。単位抵抗体Rを構成している抵抗体膜ラインE20は、その形状および大きさが全て等しい。よって、基板上に作り込んだ同形同大の抵抗体膜は、ほぼ同値になるという特性に基づき、基板E11上にマトリックス状に配列された多数個の単位抵抗体Rは、等しい抵抗値を有している。
図97Aは、図94に示すチップ抵抗器E10の平面図の一部分を拡大して描いたヒューズFUを含む領域の部分拡大平面図であり、図97Bは、図97AのB−Bに沿う断面構造を示す図である。
図98を参照して、第1接続電極E12には、抵抗回路網E14に含まれる基準抵抗回路R8の一端が接続されている。基準抵抗回路R8は、8個の単位抵抗体Rの直列接続からなり、その他端はヒューズFU1に接続されている。
接続用導体膜CO2とヒューズFU4とには、32個の単位抵抗体Rの直列接続からなる抵抗回路R32の一端および他端が接続されている。
ヒューズFU4と接続用導体膜CO5とには、32個の単位抵抗体Rの直列接続からなる抵抗回路体R32の一端および他端が接続されている。
ヒューズFU7および接続用導体膜CO9には、8個の単位抵抗体Rの直列接続からなる抵抗回路R8の一端および他端が接続されている。
接続用導体膜CO9およびヒューズFU10には、4個の単位抵抗体Rの直列接続からなる抵抗回路R4の一端および他端が接続されている。
接続用導体膜CO12およびヒューズFU13には、1個の単位抵抗体Rからなる抵抗回路体R1の一端および他端が接続されている。
ヒューズFU13および接続用導体膜CO15には、2個の単位抵抗体Rの並列接続からなる抵抗回路R/2の一端および他端が接続されている。
ヒューズFU16および接続用導体膜CO18には、8個の単位抵抗体Rの並列接続からなる抵抗回路R/8の一端および他端が接続されている。
接続用導体膜CO18およびヒューズFU19には、16個の単位抵抗体Rの並列接続からなる抵抗回路R/16の一端および他端が接続されている。
複数のヒューズFUおよび接続用導体膜COは、それぞれ、ヒューズFU1、接続用導体膜CO2、ヒューズFU3、ヒューズFU4、接続用導体膜CO5、ヒューズFU6、ヒューズFU7、接続用導体膜CO8、接続用導体膜CO9、ヒューズFU10、ヒューズFU11、接続用導体膜CO12、ヒューズFU13、ヒューズFU14、接続用導体膜CO15、ヒューズFU16、ヒューズFU17、接続用導体膜CO18、ヒューズFU19、ヒューズFU20、接続用導体膜CO21、接続用導体膜CO22が、直線状に配置されて直列に接続されている。各ヒューズFUが溶断されると、ヒューズFUに隣接接続された接続用導体膜COとの間の電気的接続が遮断される構成である。
ステップES1:まず、基板E11が所定の処理室に配置され、その表面に、たとえば熱酸化法によって、絶縁層E19としての二酸化シリコン(SiO2)層が形成される。
ステップES3:次に、たとえばスパッタ法によって、抵抗体膜E20の表面全域にたとえばアルミニウム(Al)の配線膜E21が積層形成される。積層された抵抗体膜E20および配線膜E21の2層の膜の合計膜厚は8000Å程度とされてもよい。配線膜E21は、Alに換え、AlSi、AlSiCu、またはAlCuなどのアルミニウム系金属膜で形成されてもよい。配線膜E21を、Al、AlSi、AlSiCu、またはAlCuなどのアルミニウム系金属膜で形成することにより、プロセス加工精度の向上を図れる。
ステップES5:そして、第1エッチング工程が行われる。すなわち、ステップES4で形成された第1レジストパターンをマスクとして、抵抗体膜E20および配線膜E21という積層された2層膜が、たとえば反応性イオンエッチング(RIE)によりエッチングされる。そして、エッチング後に第1レジストパターンは剥離される。
ステップES7:ステップES6で形成された第2レジストパターンをマスクとして、たとえばウェットエッチングにより、配線膜E21のみが選択的にエッチングされる(第2エッチング工程)。エッチング後、第2レジストパターンが剥離される。これにより、図94に示した抵抗回路網E14のレイアウトパターンが得られる。
ステップES12:次いで、図101Cに示すように、全面に樹脂膜E23が塗布される。樹脂膜E23としては、たとえば感光性のポリイミドの塗布膜E23が用いられる。
ステップES13:この樹脂膜E23に対して、前記第1接続電極E12、第2接続電極E13の開口に対応した領域に対する露光工程、およびその後の現像工程を行うことによって、フォトリソグラフィによる樹脂膜のパターニングを行うことができる。これにより、樹脂膜E23に第1接続電極E12および第2接続電極E13のためのパッド開口が形成される。
ステップES15:次に、第1接続電極E12および第2接続電極E13を形成すべき位置に貫通孔を有するポリイミド膜E23をマスクとしてパッシベーション膜E22のエッチングが行われる。それによって、配線膜E21を第1接続電極E12の領域および第2接続電極E13の領域において露出させるパッド開口が形成される。パッシベーション膜E22のエッチングは、反応性イオンエッチング(RIE)によって行われてもよい。
ステップES18:その後、基板表面に配列形成された多数個(たとえば50万個)の各チップ抵抗器を個々のチップ抵抗器E10に分離するために、フォトリソグラフィによって第3のレジストパターンが形成される。レジスト膜は基板表面において、各チップ抵抗器E10を保護すべく設けられ、各チップ抵抗器E10間がエッチングされるように形成される。また、第3のレジストパターンは、各チップ抵抗器E10の一方短側面E6(図93A参照)に、例えば最大で4つの凹マークが所定の位置に形成されるようにパターニングされる。
ステップES20:そして、たとえば図102Aに示すように、表面に保護テープE100が貼着される。
ステップES22:そして、図102Cに示すように、裏面側にキャリアテープ(熱発泡シート)E150が貼られて、個々のチップ抵抗器に分離された多数個のチップ抵抗器E10は、キャリアテープE150上に配列された状態で保持される。一方で、表面に貼着された保護テープは取り除かれる(図102D参照)。
図103は、チップ抵抗器E10の平面図であり、凹マークに代えて凸マークが設けられた実施形態の平面図である。上述の一実施形態に係るチップ抵抗器E10では、基板E11の一側面(基板E11における第1接続電極E12の長さ方向に延びる一方短側面E6)に、上下方向に延びる、チップ抵抗器E10の情報を表わす標印として機能する凹マークE7が形成されている例を説明したが、図103に示すように、凹マークE7を凸マークE70に代えてもよい。
<チップコンデンサの実施形態の説明>
図104は、第6発明の他の実施形態に係るチップコンデンサE301の平面図であり、図105はその断面図であって、図104の切断面線CV−CVから見た切断面が示されている。さらに、図106は、前記チップコンデンサE301の一部の構成を分離して示す分解斜視図である。
図105および図106に示されているように、基板E302の表面には絶縁膜E308が形成されていて、絶縁膜E308の表面に下部電極膜E311が形成されている。下部電極膜E311は、キャパシタ配置領域E305のほぼ全域にわたっているとともに、第2外部電極E304の直下の領域にまで延びて形成されている。より具体的には、下部電極膜E311は、キャパシタ要素CA1〜CA9の共通の下部電極として機能するキャパシタ電極領域E311Aと、外部電極引き出しのためのパッド領域E311Bとを有している。キャパシタ電極領域E311Aがキャパシタ配置領域E305に位置していて、パッド領域E311Bが第2外部電極E304の直下に位置している。
CA1=0.03125pF
CA2=0.0625pF
CA3=0.125pF
CA4=0.25pF
CA5=0.5pF
CA6=1pF
CA7=2pF
CA8=4pF
CA9=4pF
この場合、0.03125pFの最小合わせ込み精度でチップコンデンサE301の容量を微調整できる。また、ヒューズFU1〜FU9から切断すべきヒューズを適切に選択することで、0.1pF〜10pFの間の任意の容量値のチップコンデンサE301を提供することができる。
基板E302は、たとえば平面視において0.3mm×0.15mm、0.4mm×0.2mm、または0.2mm×0.1mmなどの矩形形状(好ましくは、0.4mm×0.2mm以下の大きさ)を有していてもよい。キャパシタ配置領域E305は、概ね、基板E302の短辺の長さに相当する一辺を有する正方形領域となる。基板E302の厚さは、150μm程度であってもよい。基板E302は、たとえば、裏面側(キャパシタ要素CA1〜CA9が形成されていない表面)からの研削または研磨によって薄型化された基板であってもよい。基板E302の材料としては、シリコン基板に代表される半導体基板を用いてもよいし、ガラス基板を用いてもよいし、樹脂フィルムを用いてもよい。
下部電極膜E311は、導電性膜、とくに金属膜であることが好ましく、たとえばアルミニウム膜であってもよい。アルミニウム膜からなる下部電極膜E311は、スパッタ法によって形成することができる。上部電極膜E313も同様に、導電性膜、とくに金属膜で構成することが好ましく、アルミニウム膜であってもよい。アルミニウム膜からなる上部電極膜E313は、スパッタ法によって形成することができる。上部電極膜E313のキャパシタ電極領域E313Aを電極膜部分E131〜E139に分割し、かつヒューズ領域E313Cを複数のヒューズユニットE307に整形するためのパターニングは、フォトリソグラフィおよびエッチングプロセスによって行うことができる。
パッシベーション膜E309は、たとえば窒化シリコン膜で構成することができ、たとえばプラズマCVD法によって形成できる。その膜厚は、8000Å程度とされてもよい。樹脂膜E310は、前述の通り、ポリイミド膜その他の樹脂膜で構成することができる。
図110は、前記チップコンデンサE301において、凹マークE7に代えて凸マークE70を設けた実施形態の平面図である。チップコンデンサE301においても、基板E302の一側面(基板E302における第1外部電極E303の長さ方向に延びる一方短側面E6)に、上下方向に延びる凹マークE7を形成するのに代えて、凸マークE70を形成してもよい。この凸マークE70も、チップコンデンサE301の情報を表わす標印として機能する。
<チップダイオードの実施形態の説明>
図111は、第6発明の他の一実施形態に係るチップダイオードE401の斜視図であり、図112はその平面図であり、図113は、図112のCXIII−CXIII線でとった断面図である。さらに、図114は、図112のCXIV−CXIVでとった断面図である。
これにより、チップダイオードE401の実装時に、その外観によって極性を把握できる構造となっている。また、凹部E7は、先に説明した凹マークE7と同様に、チップダイオードE401の極性方向に加え、型名、製造年月日その他の情報を表示しており、標印としても機能している。
まず、半導体基板E402の元基板としてのp+型半導体ウエハEWが用意される。半導体ウエハEWの表面は素子形成面EWaであり、半導体基板E402の素子形成面E402aに対応している。素子形成面EWaには、複数のチップダイオードE401に対応した複数のチップダイオード領域E401aが、マトリクス状に配列されて設定されている。隣接するチップダイオード領域E401aの間には、境界領域E8が設けられている。境界領域E8は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハEWに対して必要な工程を行った後に、境界領域E8に沿って半導体ウエハEWを切り離すことにより、複数のチップダイオードE401が得られる。
まず、p+型半導体ウエハEWの素子形成面EWaに、熱酸化膜やCVD酸化膜等の絶縁膜E415(たとえば8000Å〜8600Åの厚さ)が形成され(ES1)、その上にレジストマスクが形成される(ES2)。このレジストマスクを用いたエッチングによって、n+型領域E410に対応する開口が絶縁膜E415に形成される(ES3)。さらに、レジストマスクを剥離した後に、絶縁膜E415に形成された開口から露出する半導体ウエハEWの表層部にn型不純物が導入される(ES4)。n型不純物の導入は、n型不純物としての燐を表面に堆積させる工程(いわゆるリンデポ)によって行われてもよいし、n型不純物イオン(たとえば燐イオン)の注入によって行われてもよい。リンデポとは、半導体ウエハEWを拡散炉内に搬入し、拡散路内でPOCl3ガスを流して行う熱処理によって、絶縁膜E415の開口内で露出する半導体ウエハEWの表面に燐を堆積させる処理である。必要に応じて絶縁膜E415を厚膜化(たとえばCVD酸化膜形成により1200Å程度厚膜化)した後(ES5)、半導体ウエハEWに導入された不純物イオンを活性化するための熱処理(ドライブ)が行われる(ES6)。これにより、半導体ウエハEWの表層部にn+型領域E410が形成される。
次いで、たとえばスパッタリングによって、カソード電極E403およびアノード電極E404を構成する電極膜が絶縁膜E415上に形成される(ES9)。この実施形態では、AlSiからなる電極膜(たとえば厚さ10000Å)が形成される。そして、この電極膜上に、スリットE418に対応する開口パターンを有する別のレジストマスクが形成され(ES10)、このレジストマスクを介するエッチング(たとえば反応性イオンエッチング)によって、電極膜にスリットE418が形成される(ES11)。スリットE418の幅は、3μm程度であってもよい。これにより、前記電極膜が、カソード電極膜E403Aおよびアノード電極膜E404Aに分離される。
先の説明で、凹部E7は、チップダイオードE401の向き(チップ方向)を表し、より具体的には、凹部E7は、カソード側外部接続電極E403Bの位置を表すカソードマークを提供していることを述べ、これにより、チップダイオードE401の実装時に、その外観によって極性を把握できる構造となっている説明をした。また、凹部E7は、先に説明した凹マークE7と同様に、チップダイオードE401の極性方向に加え、型名、製造年月日その他の情報を表示しており、標印としても機能していると説明した。係る凹部E7は、図120に示すように、凸マークE70に置き換えてもよい。
図121を参照して、チップダイオードE401の製造工程に用いられるレジストマスクE83について説明する。境界領域E8に溝E81を形成するためのレジストマスクE83は、図121に示すように、チップダイオード領域E401aの四隅に接する位置に、チップダイオード領域E401aの外側に凸の湾曲形状のラウンド形状部E84を有している。ラウンド形状部E84は、チップダイオード領域E401aの隣接する二つの辺を滑らかな曲線で接続するように形成されている。さらに、境界領域E8に溝E81を形成するためのレジストマスクE83は、チップダイオード領域E401aの一つの短辺に接する位置に、チップダイオード領域E401aの外側に向かって突出した複数の凸部E86を有している。したがって、このレジストマスクE83をマスクとして行うプラズマエッチングによって溝E81を形成すると、溝E81は、チップダイオード領域E401aの四隅に接する位置に、チップダイオード領域E401aの外側に凸の湾曲形状のラウンド形状部を有し、チップダイオード領域E401aの一つの短辺に接する位置に、チップダイオード領域E401aの外側に向かって突出した複数の凸部を有することになる。したがって、チップダイオード領域E401aを半導体ウエハEWから切り出すための溝E81を形成する工程において、同時に、チップダイオードE401の四隅のコーナー部E409をラウンド形状に整形でき、かつ一つの短辺(カソード側の短辺)にカソードマークおよび標印としての凸部E70を形成できる。すなわち、専用の工程を追加することなく、コーナー部E409をラウンド形状に加工でき、かつカソードマークおよび標印としての凸部E70を形成できる。
たとえば、他のチップ部品の例として、チップインダクタを例示することができる。チップインダクタは、たとえば基板上に多層配線構造を有し、多層配線構造内にインダクタ(コイル)およびそれに関連する配線を有する部品で、多層配線構造内の任意のインダクタがヒューズにより回路に組み込まれたり、回路から切り離されたりできる構成のものである。かかるチップインダクタにおいても、第6発明による凹凸により情報表示、すなわち凹マーク溝等の構造を採用することにより、実装が容易で、取り扱い易いチップインダクタ(チップ部品)とすることができる。
ワンセグTV受信IC E213は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信IC E213の近傍には、複数のチップインダクタE221と、複数のチップ抵抗器E222とが配置されている。ワンセグTV受信IC E213、チップインダクタE221およびチップ抵抗器E222は、ワンセグ放送受信回路E223を構成している。チップインダクタE221およびチップ抵抗器E222は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路E223に高精度な回路定数を与える。
FMチューナIC E215は、その近傍において配線基板E211に実装された複数のチップ抵抗器E224および複数のチップインダクタE225とともに、FM放送受信回路E226を構成している。チップ抵抗器E224およびチップインダクタE225は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路E226に高精度な回路定数を与える。
フラッシュメモリE217は、オペレーティングシステムプログラム、スマートフォンE201の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
電源IC E219の近くには、複数のチップキャパシタE230および複数のチップダイオードE231が配線基板E211の実装面に実装されている。電源IC E219は、チップキャパシタE230およびチップダイオードE231とともに、電源回路E232を構成している。
また、スマートフォンE201の位置情報が必要とされるときには、マイクロコンピュータE218は、GPS受信IC E214が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
フラッシュメモリE217は、通信によって取得したデータの記憶や、マイクロコンピュータE218の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータE218は、必要に応じて、フラッシュメモリE217に対してデータを書き込み、またフラッシュメモリE217からデータを読み出す。
[7]第7発明について
携帯電話機に代表される携帯型電子機器においては、内部回路を構成する回路部品の小型化が求められている。したがって、チップダイオードについても、その小型化が求められており、それに伴って、電流能力を確保し、併せてESD(electrostatic discharge)耐量を確保することが困難となってきている。
第7発明は、次のような特徴を有している。
F1.第1導電型の半導体基板に形成され、前記半導体基板との間にpn接合を形成する個別の第2導電型領域をそれぞれ有する複数のダイオードセルと、前記半導体基板の主面を覆い、複数のダイオードセルの前記第2導電型領域をそれぞれ露出させる複数のコンタクト孔が形成された絶縁膜と、前記半導体基板の前記第1導電型の領域に接続された第1電極と、前記絶縁膜上に形成され、前記複数のコンタクト孔を介して前記複数のダイオードセルの前記第2導電型領域にそれぞれ接合している第2電極とを含み、前記コンタクト孔内における前記第2電極と前記第2導電型領域との接合領域の周縁から前記第2導電型領域の周縁までの距離が、0.1μm以上であり、かつ前記第2導電型領域の径の10%以下である、チップダイオード。
F4.前記第2電極が、前記接合領域から前記半導体基板上において前記第2導電型領域が形成されていない領域上まで引き出された複数の引き出し電極と、前記引き出し電極に接続され、前記第2導電型領域が形成されていない領域上において前記絶縁膜上に配置され前記複数の引き出し電極に接続された外部電極部とを含む、「F1.」〜「F3.」のいずれかに記載のチップダイオード。
この構成では、半導体基板がp型半導体基板からなっているので、半導体基板上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、n型の半導体ウエハは、抵抗率の面内ばらつきが大きいので、表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してpn接合を形成する必要がある。これに対して、p型半導体ウエハは、抵抗率の面内ばらつきが少ないので、エピタキシャル層を形成することなく、安定した特性のダイオードをウエハのいずれの箇所からも切り出すことができる。よって、p型半導体基板を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
この構成によれば、第2電極の外部接続部に向かって直線上に並んだ複数の第2導電型領域が、直線状の共通の引き出し電極によって、当該外部接続部に接続されている。これにより、第2導電型領域から第2電極の外部接続部までの引き出し電極の長さを最小にできるから、エレクトロマイグレーションを低減できる。また、複数の第2導電型領域で一つの引き出し電極を共有できるから、多数の第2導電型領域を形成してpn接合領域の周囲長の増加を図りながら、線幅の広い引き出し電極を半導体基板上にレイアウトできる。これにより、ESD耐量の一層の向上とエレクトロマイグレーションの低減とを両立して、一層信頼性の高いチップダイオードを提供できる。
前記複数のダイオードセルは、等しい大きさ(より具体的には複数のダイオードセルのpn接合領域が等しい大きさ)に形成されていてもよい。この構成では、複数のダイオードセルがほぼ等しい特性を有するので、チップダイオードは、全体として良好な特性を有し、小型化した場合でも、十分なESD耐量を有することができる。
F9.前記第1電極および前記第2電極が前記半導体基板の前記主面側に配置されている、「F1.」〜「F8.」のいずれかに記載のチップダイオード。この構成によれば、半導体基板の一方の表面に第1電極および第2電極がいずれも形成されているので、チップダイオードを実装基板上に表面実装することができる。すなわち、フリップチップ接続型のチップダイオードを提供することができる。これによって、チップダイオードの占有空間を小さくできる。とくに、実装基板上におけるチップダイオードの低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
F14.前記チップダイオードが、前記実装基板にワイヤレスボンディング(フェースダウンボンディング、フリップチップボンディング)によって接続されている、「F13.」に記載の回路アセンブリ。この構成により、実装基板上におけるチップダイオードの占有空間を小さくできるから、電子部品の高密度実装に寄与できる。
第7発明の実施の形態を、添付図面を参照して詳細に説明する。
チップダイオードF1は、p+型の半導体基板F2(たとえばシリコン基板)と、半導体基板F2に形成された複数のダイオードセルFD1〜FD4と、これらの複数のダイオードセルFD1〜FD4を並列に接続するカソード電極F3およびアノード電極F4とを含む。半導体基板F2は、一対の主面F2a,F2bと、その一対の主面F2a,F2bと直交する複数の側面F2cとを含み、前記一対の主面F2a,F2bのうちの一方(主面F2a)が素子形成面とされている。以下、この主面F2aを「素子形成面F2a」という。素子形成面F2aは、平面視において矩形に形成されており、たとえば、長手方向の長さLが0.4mm程度、短手方向の長さWが0.2mm程度であってもよい。また、チップダイオードF1の全体の厚さTは0.1mm程度であってもよい。素子形成面F2aの両端部に、カソード電極F3の外部接続電極F3Bと、アノード電極F4の外部接続電極F4Bとが配置されている。これらの外部接続電極F3B,F4Bの間の素子形成面F2aに、ダイオードセル領域F7が設けられている。
図128は、カソード電極F3およびアノード電極F4ならびにその上に形成された構成を取り除いて、半導体基板F2の表面(素子形成面F2a)の構造を示す平面図である。ダイオードセルFD1〜FD4の各領域内には、それぞれ、p+型の半導体基板F2の表層領域にn+型領域(第2導電型領域)F10が形成されている。n+型領域F10は、個々のダイオードセル毎に分離されている。これにより、ダイオードセルFD1〜FD4は、ダイオードセル毎に分離されたpn接合領域F11をそれぞれ有している。
さらに、半導体基板F2の一方の表面である素子形成面F2aにカソード側およびアノード側の外部接続電極F3B,F4Bがいずれも形成されている。そこで、図131に示すように、素子形成面F2aを実装基板F25に対向させて、外部接続電極F3B,F4BをはんだF26によって実装基板F25上に接合することにより、チップダイオードF1を実装基板F25上に表面実装した回路アセンブリを構成することができる。すなわち、フリップチップ接続型のチップダイオードF1を提供することができ、素子形成面F2aを実装基板F25の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによってチップダイオードF1を実装基板F25に接続できる。これによって、実装基板F25上におけるチップダイオードF1の占有空間を小さくできる。とくに、実装基板F25上におけるチップダイオードF1の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
さらに、この実施形態では、半導体基板F2のカソード側外部接続電極F3Bに近い短辺に陰極方向を表す凹部F8が形成されているので、半導体基板F2の裏面(素子形成面F2aとは反対側の主面)に、カソードマークを標印する必要がない。凹部F8は、チップダイオードF1をウエハ(元基板)から切り出すための加工を行うときに同時に形成しておくこともできる。また、チップダイオードF1のサイズが微小で、標印が困難な場合にも凹部F8を形成して、カソードの方向を表示できる。したがって、標印のための工程を省くことができ、かつ微小サイズのチップダイオードF1に対してもカソードマークを付与できる。
この実験結果から、距離Dが12μm以下(n+型領域F10の径φの10%以下)であれば、8キロボルトを超えるESD耐量を実現することが推測できる。また、距離Dが3.6μm以下(n+型領域F10の径φの3%以下)であれば、20キロボルトを超えるESD耐量を実現することが推測できる。
まず、半導体基板F2の元基板としてのp+型半導体ウエハFWが用意される。半導体ウエハFWの表面は素子形成面FWaであり、半導体基板F2の素子形成面F2aに対応している。素子形成面FWaには、複数のチップダイオードF1に対応した複数のチップダイオード領域F1aが、マトリクス状に配列されて設定されている。隣接するチップダイオード領域F1aの間には、境界領域F80が設けられている。境界領域F80は、ほぼ一定の幅を有する帯状の領域であり、直交する二方向に延びて格子状に形成されている。半導体ウエハFWに対して必要な工程を行った後に、境界領域F80に沿って半導体ウエハFWを切り離すことにより、複数のチップダイオードF1が得られる。
まず、p+型半導体ウエハFWの素子形成面FWaに、熱酸化膜やCVD酸化膜等の絶縁膜F15(たとえば8000Å〜8600Åの厚さ)が形成され(FS1)、その上にレジストマスクが形成される(FS2)。このレジストマスクを用いたエッチングによって、n+型領域F10に対応する開口が絶縁膜F15に形成される(FS3)。さらに、レジストマスクを剥離した後に、絶縁膜F15に形成された開口から露出する半導体ウエハFWの表層部にn型不純物が導入される(FS4)。n型不純物の導入は、n型不純物イオン(たとえば燐イオン)の注入によって行われる。n型不純物イオンの注入エネルギーは、たとえば40keVであり、n型不純物イオンの密度は、たとえば2×1015個/cm3である。なお、n型不純物の導入は、n型不純物としての燐を表面に堆積させる工程(いわゆるリンデポ)によって行われてもよい。リンデポとは、半導体ウエハFWを拡散炉内に搬入し、拡散路内でPOCl3ガスを流して行う熱処理によって、絶縁膜F15の開口内で露出する半導体ウエハFWの表面に燐を堆積させる処理である。必要に応じて絶縁膜F15を厚膜化(たとえばCVD酸化膜形成により1200Å程度厚膜化)した後(FS5)、半導体ウエハFWに導入された不純物イオンを活性化するための熱処理(ドライブ)が行われる(FS6)。この熱処理は、たとえば900℃の温度雰囲気内で、たとえば40分間行われる。これにより、半導体ウエハFWの表層部にn+型領域F10が形成される。前記FS4およびFS6の工程における条件の設定によって、n+型領域F10の大きさを制御できる。
ワンセグTV受信IC F213は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信IC F213の近傍には、複数のチップインダクタF221と、複数のチップ抵抗器F222とが配置されている。ワンセグTV受信IC F213、チップインダクタF221およびチップ抵抗器F222は、ワンセグ放送受信回路F223を構成している。チップインダクタF221およびチップ抵抗器F222は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路F223に高精度な回路定数を与える。
FMチューナIC F215は、その近傍において配線基板F211に実装された複数のチップ抵抗器F224および複数のチップインダクタF225とともに、FM放送受信回路F226を構成している。チップ抵抗器F224およびチップインダクタF225は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路F226に高精度な回路定数を与える。
フラッシュメモリF217は、オペレーティングシステムプログラム、スマートフォンF201の内部で生成されたデータ、通信機能によって外部から取得したデータおよびプログラムなどを記録するための記憶装置である。
電源IC F219の近くには、複数のチップキャパシタF230および複数のチップダイオードF231が配線基板F211の実装面に実装されている。電源IC F219は、チップキャパシタF230およびチップダイオードF231とともに、電源回路F232を構成している。
また、スマートフォンF201の位置情報が必要とされるときには、マイクロコンピュータF218は、GPS受信IC F214が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
フラッシュメモリF217は、通信によって取得したデータの記憶や、マイクロコンピュータF218の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータF218は、必要に応じて、フラッシュメモリF217に対してデータを書き込み、またフラッシュメモリF217からデータを読み出す。
以上、第7発明の実施形態について説明したが、第7発明はさらに他の形態で実施することもできる。たとえば、前述の実施形態では、4個のダイオードセルが半導体基板上に形成された例を示したけれども、半導体基板上に2個または3個のダイオードセルが形成されていてもよく、4個以上のダイオードセルが形成されていてもよい。
[8]第8発明について
特許文献3(特開2001−326354号公報)には、ゲートとソースとの間に、双方向ツェナーダイオードからなる保護ダイオードが接続された縦型MOSFETが開示されている。双方向ツェナーダイオードは、たとえば、正および負のサージ電流を逃がして他のデバイスを保護する保護素子として用いられる。いずれの方向のサージ電流に対しても効果的な保護素子を提供するには、各電流方向に対する特性を等しくすることが好ましい。
第8発明の他の目的は、各電流方向に対する特性が実質的に等しく、したがって品質の高い双方向ツェナーダイオードチップを用いた回路アセンブリおよびそれを筐体内に収容した電子機器を提供することである。
G1.第1導電型の半導体基板に形成され、前記半導体基板との間にpn接合を形成するとともに、前記半導体基板の主面に露出する第2導電型の第1拡散領域と、前記半導体基板に前記第1拡散領域から間隔を開けて形成され、前記半導体基板との間にpn接合を形成するとともに、前記半導体基板の前記主面に露出する第2導電型の第2拡散領域と、前記第1拡散領域に接続され、前記半導体基板の前記主面に形成された第1電極と、前記第2拡散領域に接続され、前記半導体基板の前記主面に形成された第2電極とを含み、前記第1電極および前記第1拡散領域と、前記第2電極および前記第2拡散領域とが、互いに対称に構成されている、双方向ツェナーダイオードチップ。
この構成によれば、複数の第1拡散領域毎に分離されたpn接合領域が形成されるので、第1ツェナーダイオードのpn接合領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、第1ツェナーダイオードのESD(electrostatic discharge)耐量を向上できる。第1ツェナーダイオードのpn接合領域の周囲長とは、半導体基板の表面における半導体基板と第1拡散領域との境界線の総延長である。同様に、複数の第2拡散領域毎に分離されたpn接合領域が形成されるので、第2ツェナーダイオードのpn接合領域の周囲長を長くすることができる。これにより、電界の集中が緩和され、第2ツェナーダイオードのESD耐量を向上できる。第2ツェナーダイオードのpn接合領域の周囲長とは、半導体基板の表面における半導体基板と第2拡散領域との境界線の総延長である。
G4.前記複数の第1拡散領域および前記複数の第2拡散領域が、前記配列方向に交差する方向に延びた長手に形成されている、「G3.」に記載の双方向ツェナーダイオードチップ。この構成では、第1ツェナーダイオードのpn接合領域の周囲長を長くできるから、第1ツェナーダイオードのESD耐量を一層向上することができる。同様に、第2ツェナーダイオードのpn接合領域の周囲長を長くできるから、第2ツェナーダイオードのESD耐量を一層向上することができる。
G7.前記第1拡散領域および前記第2拡散領域の各周囲長が1500μm以下である、請求項「G1.」〜「G6.」のいずれかに記載の双方向ツェナーダイオードチップ。この構成によれば、第1電極と第2電極との間の容量(端子間容量)の小さな双方向ツェナーダイオードチップを実現することができる。
G9.前記半導体基板がp型半導体基板からなり、前記第1拡散領域および前記第2拡散領域は、前記p型半導体基板との間に前記pn接合を形成するn型拡散領域である、「G1.」〜「G8.」のいずれかに記載の双方向ツェナーダイオードチップ。
また、この構成によれば、第1電極と外部との接続および第2電極と外部との接続を、半導体基板の表面に形成された絶縁膜上において行うことができる。このため、双方向ツェナーダイオードチップを実装基板に実装したり、第1電極または第2電極にボンディングワイヤを接続したりするときに、pn接合領域に大きな衝撃が加わることを回避できる。それによって、pn接合領域の破壊を回避できるので、外力に対する耐久性に優れ、よって信頼性を向上した双方向ツェナーダイオードチップを実現できる。
G14.前記双方向ツェナーダイオードチップが、前記実装基板にワイヤレスボンディング(フェースダウンボンディング、フリップチップボンディング)によって接続されている、「G13.」に記載の回路アセンブリ。この構成により、実装基板上における双方向ツェナーダイオードチップの占有空間を小さくできるから、電子部品の高密度実装に寄与できる。
第8発明の実施の形態を、添付図面を参照して詳細に説明する。
双方向ツェナーダイオードチップG1は、p+型の半導体基板G2(たとえばシリコン基板)と、半導体基板Gに形成された第1ツェナーダイオードGD1と、半導体基板G2に形成され、第1ツェナーダイオードGD1に逆直列接続された第2ツェナーダイオードGD2と、第1ツェナーダイオードGD1に接続された第1電極G3と、第2ツェナーダイオードGD2に接続された第2電極4とを含む。第1ツェナーダイオードGD1は、複数のツェナーダイオードGD11,GD12から構成されている。第2ツェナーダイオードGD2は、複数のツェナーダイオードGD21,GD22から構成されている。
図142および図145を参照して、p+型の半導体基板G2の表層領域には、半導体基板G2との間にそれぞれpn接合領域G11を形成する複数の第1のn+型拡散領域(以下、「第1拡散領域G10」という)が形成されている。また、p+型の半導体基板G2の表層領域には、半導体基板G2との間にそれぞれpn接合領域G13を形成する複数の第2のn+型拡散領域(以下、「第2拡散領域G12」という)が形成されている。
図147Bは、第1電極および第1拡散領域と第2電極および第2拡散領域とが互いに非対称に構成されている双方向ツェナーダイオード(比較例)について、各電流方向に対する電圧対電流特性を測定した実験結果を示す。図147Bにおいて、実線は、双方向ツェナーダイオードに一方の電極を正極とし他方の電極を負極として電圧を印加した場合の電圧対電流特性を示し、破線は当該双方向ツェナーダイオードに前記一方の電極を負極とし前記他方の電極を正極として電圧を印加した場合の電圧対電流特性を示している。この実験結果から、第1電極および第1拡散領域と第2電極および第2拡散領域とが非対称に構成された双方向ツェナーダイオードでは、各電流方向に対する電圧対電流特性が等しくならないことが分かる。
前記各周囲長が400μm以上に形成されているので、後に図148を用いて説明するように、ESD耐量の大きい双方向ツェナーダイオードチップを実現することができる。また、前記各周囲長が1500μm以下に形成されているので、後に図149を用いて説明するように、第1電極G3と第2電極G4との間の容量(端子間容量)の小さな双方向ツェナーダイオードチップを実現することができる。より具体的には、端子間容量が30[pF]以下の双方向ツェナーダイオードチップを実現することができる。各周囲長は、500μm以上でかつ1000μm以下に形成されていることがより好ましい。
図151は、双方向ツェナーダイオードチップG1の製造工程の一例を説明するための工程図である。また、図152Aおよび図152Bは、図151の製造工程途中の構成を概略的に示す断面図であり、図143に対応する切断面を示す。図153は、半導体基板G2の元基板としてのp+型半導体ウエハGWの平面図であり、一部の領域を拡大して示してある。
まず、p+型半導体ウエハGWの素子形成面GWaに、熱酸化膜やCVD酸化膜等の絶縁膜G15(たとえば8000Å〜8600Åの厚さ)が形成され(GS1)、その上にレジストマスクが形成される(GS2)。このレジストマスクを用いたエッチングによって、第1拡散領域G10および第2拡散領域G12に対応する開口が絶縁膜G15に形成される(GS3)。さらに、レジストマスクを剥離した後に、絶縁膜G15に形成された開口から露出する半導体ウエハGWの表層部にn型不純物が導入される(GS4)。n型不純物の導入は、n型不純物としての燐を表面に堆積させる工程(いわゆるリンデポ)によって行われてもよいし、n型不純物イオン(たとえば燐イオン)の注入によって行われてもよい。リンデポとは、半導体ウエハGWを拡散炉内に搬入し、拡散路内でPOCl3ガスを流して行う熱処理によって、絶縁膜G15の開口内で露出する半導体ウエハGWの表面に燐を堆積させる処理である。必要に応じて絶縁膜G15を厚膜化(たとえばCVD酸化膜形成により1200Å程度厚膜化)した後(GS5)、半導体ウエハGWに導入された不純物イオンを活性化するための熱処理(ドライブ)が行われる(GS6)。これにより、半導体ウエハGWの表層部に第1拡散領域G10および第2拡散領域G12が形成される。
次いで、たとえばスパッタリングによって、第1電極G3および第2電極G4を構成する電極膜が絶縁膜G15上に形成される(GS9)。この実施形態では、Alからなる電極膜(たとえば厚さ10000Å)が形成される。そして、この電極膜上に、スリットG18に対応する開口パターンを有する別のレジストマスクが形成され(GS10)、このレジストマスクを介するエッチング(たとえば反応性イオンエッチング)によって、電極膜にスリットG18が形成される(GS11)。これにより、前記電極膜が、第1電極膜G3Aおよび第2電極膜G4Aに分離される。
ワンセグTV受信IC G213は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信IC G213の近傍には、複数のチップインダクタG221と、複数のチップ抵抗器G222と、複数の双方向ツェナーダイオードチップG241とが配置されている。ワンセグTV受信IC G213、チップインダクタG221、チップ抵抗器G222および双方向ツェナーダイオードチップG241は、ワンセグ放送受信回路G223を構成している。チップインダクタG221およびチップ抵抗器G222は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路G223に高精度な回路定数を与える。
FMチューナIC G215は、その近傍において配線基板G211に実装された複数のチップ抵抗器G224、複数のチップインダクタG225および複数の双方向ツェナーダイオードチップG243とともに、FM放送受信回路G226を構成している。チップ抵抗器G224およびチップインダクタG225は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路G226に高精度な回路定数を与える。
マイクロコンピュータG218は、CPU、ROMおよびRAMを内蔵しており、各種の演算処理を実行することにより、スマートフォンG201の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータG218の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。マイクロコンピュータG218の近傍には、複数の双方向ツェナーダイオードチップG246が配置されている。
また、スマートフォンG201の位置情報が必要とされるときには、マイクロコンピュータG218は、GPS受信IC G214が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
フラッシュメモリG217は、通信によって取得したデータの記憶や、マイクロコンピュータG218の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータG218は、必要に応じて、フラッシュメモリG217に対してデータを書き込み、またフラッシュメモリG217からデータを読み出す。
図156A〜図156Eは、それぞれ双方向ツェナーダイオードチップの変形例を示す平面図である。図156A〜図156Eは、図142に対応する平面図を示している。図156A〜図156Eにおいて、図142に示された各部に対応する部分には、図142と同一の参照符号を付して示す。
第1電極G3および第1拡散領域G10と第2電極G4および第2拡散領域G12とは、平面視において、素子形成面G2aの重心に対して点対称に構成されている。なお、第1電極G3および第1拡散領域G10と第2電極G4および第2拡散領域G12とが、実質的に線対称に構成されているとみなすことができる。つまり、第1引き出し電極GL11と第2引き出し電極GL21とがほぼ同じ位置にあるとみなすと、第1電極G3および第1拡散領域G10と第2電極G4および第2拡散領域G12とは、平面視において、素子形成面G2aの短手方向に平行でかつ長手方向中央を通る直線に対して線対称に構成されているとみなすことができる。
この双方向ツェナーダイオードチップG1Fでは、半導体基板G2の表層領域に、複数の第1拡散領域G10が離散的に配置されているとともに、複数の第2拡散領域G12が離散的に配置されている。第1拡散領域G10および2拡散領域G12は、平面視で同じ大きさの円形に形成されている。複数の第1拡散領域G10は、素子形成面G2aの幅中央と一方の長辺との間の領域に配置されており、複数の第2拡散領域G12は素子形成面G2aの幅中央と他方の長辺との間の領域に配置されている。そして、第1電極G3は、複数の第1拡散領域G10に共通接続された1つの引き出し電極GL11を有している。同様に、第2電極G4は、複数の第2拡散領域G12に共通接続された1つの引き出し電極GL21を有している。この変形例においても、第1電極G3および第1拡散領域G10と第2電極G4および第2拡散領域G12とは、平面視において、素子形成面G2aの重心に対して点対称に構成されている。
[9]第9発明について
特許文献3(特開2001−326354号公報)には、ゲートとソースとの間に、双方向ツェナーダイオードからなる保護ダイオードが接続された縦型MOSFETが開示されている。双方向ツェナーダイオードは、保護ダイオードとして使用されているため、ESD(electrostatic discharge)耐量が重要となる。
第9発明は、次のような特徴を有している。
H1.第1導電型の半導体基板に互いに分離して形成され、前記半導体基板との間にそれぞれpn接合を形成する第2導電型の複数の第1拡散領域と、前記半導体基板において前記第1拡散領域から分離して形成され、前記半導体基板との間にpn接合を形成する第2導電型の第2拡散領域と、前記複数の第1拡散領域に共通に接続された第1電極と、前記第2拡散領域に接続された第2電極とを含む、双方向ツェナーダイオードチップ。
H4.前記第1拡散領域が、4個以上設けられている、「H1.」〜「H3.」のいずれかに記載の双方向ツェナーダイオードチップ。この構成により、4個以上の第1拡散領域が設けられることによって、第1ツェナーダイオードにおけるpn接合領域の周囲長を長くすることができるから、ESD耐量を効率的に向上することができる。
この構成によれば、外部接続部に向かって直線上に並んだ複数の第1拡散領域から外部接続部までの引き出し電極の長さを最小にできるから、エレクトロマイグレーションを一層効果的に低減できる。また、外部接続部に向かって直線上に並んだ複数の第1拡散領域で一つの引き出し電極を共有できるから、多数の第1拡散領域を形成してpn接合領域の周囲長の増加を図りながら、線幅の広い引き出し電極を半導体基板上にレイアウトできる。これにより、ESD耐量の一層の向上とエレクトロマイグレーションの低減とを両立して、信頼性を一層向上できる。
この構成によれば、半導体基板の一方の表面に第1電極および第2電極がいずれも形成されているので、双方向ツェナーダイオードチップを実装基板上に表面実装することができる。すなわち、フリップチップ接続型の双方向ツェナーダイオードチップを提供することができる。これによって、双方向ツェナーダイオードチップの占有空間を小さくできる。とくに、実装基板上における双方向ツェナーダイオードチップの低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
H9.前記半導体基板の主面を覆う絶縁膜をさらに含み、前記引き出し電極の前記接合部が前記絶縁膜に形成されたコンタクト孔を介して前記第1拡散領域に接合されており、前記外部接続部が、前記コンタクト孔の外の領域において前記絶縁膜上に配置されている、「H7.」または「H8.」に記載の双方向ツェナーダイオードチップ。
この構成では、半導体基板がp型半導体基板からなっているので、半導体基板上にエピタキシャル層を形成しなくても、安定した特性を実現できる。すなわち、n型の半導体ウエハは、抵抗率の面内ばらつきが大きいので、表面に抵抗率の面内ばらつきの少ないエピタキシャル層を形成し、このエピタキシャル層に不純物拡散層を形成してpn接合を形成する必要がある。これに対して、p型半導体ウエハは、抵抗率の面内ばらつきが少ないので、エピタキシャル層を形成することなく、安定した特性の双方向ツェナーダイオードをウエハのいずれの箇所からも切り出すことができる。よって、p型半導体基板を用いることによって、製造工程を簡単にでき、かつ製造コストを低減できる。
第9発明の実施の形態を、添付図面を参照して詳細に説明する。
双方向ツェナーダイオードチップH1は、p+型の半導体基板H2(たとえばシリコン基板)と、半導体基板H2に形成された第1ツェナーダイオードHD1と、半導体基板H2に形成され、第1ツェナーダイオードHD1に逆直列接続された第2ツェナーダイオードHD2と、第1ツェナーダイオードHD1に接続された第1電極H3と、第2ツェナーダイオードHD2に接続された第2電極H4とを含む。第1ツェナーダイオードHD1は、複数のツェナーダイオードHD11〜HD14から構成されている。
p+型の半導体基板H2の表層領域には、半導体基板H2との間にそれぞれpn接合領域H11を形成する複数の第1のn+型拡散領域(以下、「第1拡散領域H10」という)が形成されている。この実施形態では、第1拡散領域H10は4個形成されており、半導体基板H2の長手方向および短手方向に沿って、マトリックス状に等間隔で二次元配列されている。
図164は、同面積の半導体基板上に形成する第1拡散領域の大きさおよび/または個数を様々に設定して、第1ツェナーダイオードのpn接合領域の周囲長の合計(総延長)を異ならせた複数のサンプルについてESD耐量を測定した実験結果を示す。この実験結果から、第1ツェナーダイオードHD1のpn接合領域H11の周囲長が長くなるほど、第1ツェナーダイオードHD1のESD耐量が大きくなることが分かる。4個以上の第1拡散領域H10を半導体基板上に形成した場合に、8キロボルトを超えるESD耐量を実現することができた。
さらに、半導体基板H2の一方の表面である素子形成面H2aに第1電極H3側および第2電極H4側の外部接続電極H3B,H4Bがいずれも形成されている。そこで、図165に示すように、素子形成面H2aを実装基板H25に対向させて、外部接続電極H3B,H4BをはんだH26によって実装基板H25上に接合することにより、双方向ツェナーダイオードチップH1を実装基板H25上に表面実装した回路アセンブリを構成することができる。すなわち、フリップチップ接続型の双方向ツェナーダイオードチップH1を提供することができ、素子形成面H2aを実装基板H25の実装面に対向させたフェースダウン接合によって、ワイヤレスボンディングによって双方向ツェナーダイオードチップH1を実装基板H25に接続できる。これによって、実装基板H25上における双方向ツェナーダイオードチップH1の占有空間を小さくできる。とくに、実装基板H25上における双方向ツェナーダイオードチップH1の低背化を実現できる。これにより、小型電子機器等の筐体内の空間を有効に利用でき、高密度実装および小型化に寄与できる。
図166は、双方向ツェナーダイオードチップH1の製造工程の一例を説明するための工程図である。また、図167Aおよび図167Bは、図166の製造工程途中の構成を示す断面図であり、図160に対応する切断面を示す。図168は、半導体基板H2の元基板としてのp+型半導体ウエハHWの平面図であり、一部の領域を拡大して示してある。
まず、p+型半導体ウエハHWの素子形成面HWaに、熱酸化膜やCVD酸化膜等の絶縁膜H15(たとえば8000Å〜8600Åの厚さ)が形成され(HS1)、その上にレジストマスクが形成される(HS2)。このレジストマスクを用いたエッチングによって、第1拡散領域H10および第2拡散領域H12に対応する開口が絶縁膜H15に形成される(HS3)。さらに、レジストマスクを剥離した後に、絶縁膜H15に形成された開口から露出する半導体ウエハHWの表層部にn型不純物が導入される(HS4)。n型不純物の導入は、n型不純物としての燐を表面に堆積させる工程(いわゆるリンデポ)によって行われてもよいし、n型不純物イオン(たとえば燐イオン)の注入によって行われてもよい。リンデポとは、半導体ウエハHWを拡散炉内に搬入し、拡散路内でPOCl3ガスを流して行う熱処理によって、絶縁膜H15の開口内で露出する半導体ウエハHWの表面に燐を堆積させる処理である。必要に応じて絶縁膜H15を厚膜化(たとえばCVD酸化膜形成により1200Å程度厚膜化)した後(HS5)、半導体ウエハHWに導入された不純物イオンを活性化するための熱処理(ドライブ)が行われる(HS6)。これにより、半導体ウエハHWの表層部に第1拡散領域H10および第2拡散領域H12が形成される。
次いで、たとえばスパッタリングによって、第1電極H3および第2電極H4を構成する電極膜が絶縁膜H15上に形成される(HS9)。この実施形態では、Alからなる電極膜(たとえば厚さ10000Å)が形成される。そして、この電極膜上に、スリットH18に対応する開口パターンを有する別のレジストマスクが形成され(HS10)、このレジストマスクを介するエッチング(たとえば反応性イオンエッチング)によって、電極膜にスリットH18が形成される(HS11)。スリットH18の幅は、3μm程度であってもよい。これにより、前記電極膜が、第1電極膜H3Aおよび第2電極膜H4Aに分離される。
ワンセグTV受信IC H213は、ワンセグ放送(携帯機器を受信対象とする地上デジタルテレビ放送)の電波を受信するための受信機を構成する電子回路を内蔵している。ワンセグTV受信IC H213の近傍には、複数のチップインダクタH221と、複数のチップ抵抗器H222と複数の双方向ツェナーダイオードチップH241が配置されている。ワンセグTV受信IC H213、チップインダクタH221、チップ抵抗器H222および双方向ツェナーダイオードチップH241は、ワンセグ放送受信回路H223を構成している。チップインダクタH221およびチップ抵抗器H222は、正確に合わせ込まれたインダクタンスおよび抵抗をそれぞれ有し、ワンセグ放送受信回路H223に高精度な回路定数を与える。
FMチューナIC H215は、その近傍において配線基板H211に実装された複数のチップ抵抗器H224、複数のチップインダクタH225および複数の双方向ツェナーダイオードチップH243とともに、FM放送受信回路H226を構成している。チップ抵抗器H224およびチップインダクタH225は、正確に合わせ込まれた抵抗値およびインダクタンスをそれぞれ有し、FM放送受信回路H226に高精度な回路定数を与える。
マイクロコンピュータH218は、CPU、ROMおよびRAMを内蔵しており、各種の演算処理を実行することにより、スマートフォンH201の複数の機能を実現する演算処理回路である。より具体的には、マイクロコンピュータH218の働きにより、画像処理や各種アプリケーションプログラムのための演算処理が実現されるようになっている。マイクロコンピュータH218の近傍には、複数の双方向ツェナーダイオードチップH246が配置されている。
また、スマートフォンH201の位置情報が必要とされるときには、マイクロコンピュータH218は、GPS受信IC H214が出力する位置情報を取得し、その位置情報を用いた演算処理を実行する。
フラッシュメモリH217は、通信によって取得したデータの記憶や、マイクロコンピュータH218の演算や、タッチパネルからの入力によって作成されたデータを記憶するために用いられる。マイクロコンピュータH218は、必要に応じて、フラッシュメモリH217に対してデータを書き込み、またフラッシュメモリH217からデータを読み出す。
以上、第9発明の実施形態について説明したが、第9発明はさらに他の形態で実施することもできる。たとえば、前述の実施形態では、4個の第1拡散領域が半導体基板上に形成された例を示したけれども、半導体基板上に2個または3個の第1拡散領域が形成されていてもよく、4個以上の第1拡散領域が形成されていてもよい。
2 樹脂パッケージ
5 アノード端子
6 カソード端子
15 チップダイオード
19 ボンディングワイヤ
20 半導体基板
21 エピタキシャル層
22 (エピタキシャル層の)表面
23 ダイオード不純物領域
24 ガードリング層
28 pn接合
29 ダイオード素子
30 絶縁膜
31 SiO2膜
32 PSG膜
33 コンタクトホール
34 アノード電極
35 表面保護膜
36 パッド開口
37 パッド
39 フローティング領域
40 (半導体基板の)裏面
41 カソード電極
42 pn接合
51 ダイオードパッケージ
52 樹脂パッケージ
55 アノード端子
56 カソード端子
65 チップダイオード
69 バンプ
70 半導体基板
71 エピタキシャル層
72 (エピタキシャル層の)表面
73 ダイオード不純物領域
77 pn接合
78 ダイオード素子
79 絶縁膜
80 SiO2膜
81 PSG膜
82 コンタクトホール
83 アノード電極
84 表面保護膜
85 パッド開口
86 パッド
87 (半導体基板の)裏面
88 カソード電極
Claims (10)
- 表面近傍に第2導電型のダイオード不純物領域が選択的に形成された第1導電型の半導体層を含み、第1極としての前記ダイオード不純物領域と、第2極としての前記半導体層の残余の部分との接合部によってダイオード素子を構成するpn接合が形成されている半導体層と、
前記半導体層の前記表面に形成されたSiO2膜と当該SiO2膜上に形成されたPSG膜との積層膜からなり、前記ダイオード不純物領域に臨むコンタクトホールが形成された絶縁膜と、
前記コンタクトホールから前記絶縁膜の表面に沿って横方向に引き出され、前記pn接合の前記第1極としての前記ダイオード不純物領域に電気的に接続されており、外部との電気接続用のパッドを有する第1電極と、
前記pn接合の前記第2極に電気的に接続された第2電極と、
前記半導体層の前記表面近傍における前記パッドの直下位置に形成され、前記ダイオード素子に対して電気的にフローティングされた前記第2導電型のフローティング領域とを含み、
前記パッドは、前記pn接合の直上位置から離れた位置に設けられており、
前記フローティング領域の不純物濃度は、前記ダイオード不純物領域の不純物濃度よりも低く、
前記フローティング領域は、前記ダイオード不純物領域よりも深く形成されている、チップダイオード。 - 前記半導体層の前記表面近傍に、前記ダイオード不純物領域を取り囲むように形成され、当該ダイオード不純物領域よりも不純物濃度の低いガードリング層をさらに含む、請求項1に記載のチップダイオード。
- 前記ガードリング層は、前記ダイオード不純物領域の周縁に側方および下方から接するように、前記ダイオード不純物領域の外周に沿って形成されている、請求項2に記載のチップダイオード。
- 前記第1電極を覆うように形成され、前記第1電極の一部を前記パッドとして露出させるパッド開口が形成された表面保護膜をさらに含む、請求項1〜3のいずれか一項に記載のチップダイオード。
- 前記パッド開口は、一辺が0.1mm以下の四角形状に形成されている、請求項4に記載のチップダイオード。
- 前記チップダイオードは、一辺が0.25mm以下の四角形状に形成されている、請求項1〜5のいずれか一項に記載のチップダイオード。
- 前記パッドおよび前記ダイオード不純物領域は、前記チップダイオードの任意の一辺に沿って互いに隣り合うように配置されている、請求項6に記載のチップダイオード。
- 前記第2電極は、前記半導体層の裏面に接続されている、請求項1〜7のいずれか一項に記載のチップダイオード。
- 請求項1〜8のいずれか一項に記載のチップダイオードと、
前記チップダイオードを封止する樹脂パッケージと、
前記樹脂パッケージ内でボンディングワイヤを介して前記パッドに接続され、前記pn接合の前記第1極に電気的に接続されており、その一部が前記樹脂パッケージから露出する第1端子と、
前記樹脂パッケージ内で前記pn接合の前記第2極に電気的に接続されており、その一部が前記樹脂パッケージから露出する第2端子とを含む、ダイオードパッケージ。 - 請求項1〜8のいずれか一項に記載のチップダイオードと、
前記チップダイオードを封止する樹脂パッケージと、
前記樹脂パッケージ内でバンプを介して前記パッドに接続され、前記pn接合の前記第1極に電気的に接続されており、その一部が前記樹脂パッケージから露出する第1端子と、
前記樹脂パッケージ内で前記pn接合の前記第2極に電気的に接続されており、その一部が前記樹脂パッケージから露出する第2端子とを含む、ダイオードパッケージ。
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