JP7132719B2 - 半導体装置 - Google Patents
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Description
この点、特許文献1のようなショットキーバリアダイオードをTVSダイオードとして使用すれば、逆回復時間trrを速くすることができるが、背反として、ダイオードのESD耐量が低下する場合がある。
本発明の一実施形態に係る半導体装置では、前記周辺不純物領域の深さが1.8μm~4.2μmであり、前記第2導電型領域の深さが0.6μm~1.4μmであってもよい。
本発明の一実施形態に係る半導体装置では、前記周辺不純物領域の深さが3.6μm~4.5μmであり、前記第2導電型領域の深さが0.9μm~2.5μmであってもよい。
本発明の一実施形態に係る半導体装置では、前記半導体層の表面からの深さ方向に関して、前記周辺不純物領域の濃度勾配が、前記第2導電型領域の濃度勾配よりも緩やかであってもよい。
本発明の一実施形態に係る半導体装置では、前記第2導電型領域が、平面視でドット状に配列されており、前記周辺不純物領域が、前記ドット状の第2導電型領域を取り囲むガードリングを含んでいてもよい。
本発明の一実施形態に係る半導体装置では、前記半導体層は、0.2mm~0.45mm角の平面サイズを有していてもよい。
図1は、本発明の一実施形態に係る半導体装置1の模式的な平面図である。図2は、図1のII-II切断線における断面図である。図3Aは、p型半導体領域12の濃度勾配を示す図である。図3Bは、ガードリング21の濃度勾配を示す図である。なお、図1では、アノード電極13および表面絶縁膜18は、非表示となっている。
半導体装置1は、本発明の半導体層の一例としてのn+型のSiからなる基板2(Si基板)を備えている。基板2の厚さは、たとえば、50μm~300μmであってもよい。なお、基板2に含有されるn型不純物としては、たとえば、N(窒素)、P(リン)、As(ひ素)、Sb(アンチモン)などを使用できる。
基板2の表面5には、本発明の半導体層の一例としてのn型Siからなるエピタキシャル層6が形成されている。
ショットキーメタル14は、フィールド絶縁膜11のコンタクトホール9内でエピタキシャル層6のn型部分16に接合されて、n型部分16との間にショットキー接合部17を形成している。ショットキーメタル14は、フィールド絶縁膜11のコンタクトホール9に埋め込まれると共に、フィールド絶縁膜11におけるコンタクトホール9の周縁部を上から覆うように、当該コンタクトホール9の外方へフランジ状に張り出している。
半導体装置1の最表面には、表面絶縁膜18が形成されている。表面絶縁膜18は、たとえば、SiN(窒化シリコン)からなる。また、表面絶縁膜18の厚さは、たとえば、0.2μm~2.0μmである。表面絶縁膜18は、コンタクトメタル15におけるフィールド絶縁膜11に乗り上がったフランジ部分19を覆う一方、当該フランジ部分19で取り囲まれ、フランジ部分19よりも凹んだコンタクトメタル15の中央部20をパッドとして露出させている。この露出した中央部20には、たとえば、ボンディングワイヤ等の接合部材が接合される。
たとえば、ツェナーダイオード22のツェナー電圧Vz=16V~18V、pn接合部23の耐圧(降伏電圧)=24~30Vと設計される場合を考える。
一方、ガードリング21およびp型半導体領域12の不純物濃度に関して、図3Aおよび図3Bに示すように、エピタキシャル層6の表面7からの深さ方向に関して、ガードリング21の濃度勾配が、p型半導体領域12の濃度勾配よりも緩やかであってもよい。また、具体的な不純物濃度としては、ガードリング21が、たとえば1×1018cm-3~5×1019cm-3の不純物濃度を有し、p型半導体領域12が、たとえば5×1018cm-3~1×1020cm-3の不純物濃度を有していてもよい。
この場合、ガードリング21およびp型半導体領域12の深さに関して、ガードリング21が、たとえば3.6μm~4.5μmの深さD2を有し、p型半導体領域12が、たとえば0.9μm~2.5μmの深さD1を有していてもよい。
通信システム30は、たとえば車両用のCAN(Controller Area Network)データ通信が採用されたシステムである。
通信システム30は、ハイサイドライン31Hおよびローサイドライン31Lを有しており、これらのライン31H,31Lを介して、互いに通信可能に接続された電子制御装置(ECU)32,33を備えている。
また、ハイサイドライン31Hおよびローサイドライン31Lには、保護素子として、前述の半導体装置1が、双方向ツェナーダイオード49,50として接続されている。
このような通信システム30では、ECU32,33は、通信ラインを介して互いに接続されており、当該通信ラインを介して通信データを送受信する。そして、受信したデータに基づいて、各ECU32,33に割り当てられた制御が行われる。
BCI試験による効果を説明するにあたって、半導体装置1と比較される構成として、図5(第1参考例)、図6(第2参考例)および図7(第3参考例)に係る半導体装置51,61,71が挙げられる。
図6の半導体装置61は、ショットキー接合部17およびガードリング21が形成されているが、p型半導体領域12が形成されておらず、また、ガードリング21の深さがp型半導体領域12と同程度の深さとなっている点で、半導体装置1と異なっている。
そして、BCI試験では、たとえば、図4に示すように、ハイサイドライン31Hおよびローサイドライン31Lの途中部にインジェクションプローブ52が設置され、当該インジェクションプローブ52からノイズ電流が注入される。
ESD耐量の向上効果を説明するにあたって、半導体装置1と比較される構成として、図12(第4参考例)に係る半導体装置81が挙げられる。図8の半導体装置81は、ガードリング21の深さがp型半導体領域12と同程度の深さとなっている点で、半導体装置1と異なっている。
なお、BCI試験およびESD耐量のシミュレーションの対象とはなっていないが、半導体装置61では、ショットキー接合部17が形成されているため遅延57は小さくできると考えられるが、pn接合領域として、比較的浅いガードリング21しか形成されておらず、しかも半導体装置51に比べてpn接合領域の面積が減少しているため、ESD耐量の低下が予想される。一方、半導体装置71では、半導体装置61に比べてガードリング21が深くなり、ESD耐量の向上が期待されるが、背反として、ツェナー電圧Vzが高くなり、図9A,9Bおよび図10A,10Bの波形54,55とは異なり、出力電圧を所定電圧値以下にクランプ(制限)することができないおそれがある。
たとえば、前述の実施形態では、複数のp型半導体領域12が活性領域8にドット状に配列された例を説明したが、複数のp型半導体領域12は、図13に示すように、ストライプ状に配列されていてもよい。この場合、ストライプ状のp型半導体領域12のピッチPは、たとえば、3.0μm~13.0μmであってもよい。
また、前述の実施形態では、半導体装置1の用途として、通信システム30に組み込まれた保護用ダイオード(双方向ツェナーダイオード)を一例として取り上げたが、半導体装置1は、他の用途で使用することもできる。
2 基板
6 エピタキシャル層
7 (エピタキシャル層の)表面
12 p型半導体領域
14 ショットキーメタル
16 n型部分
17 ショットキー接合部
21 ガードリング
22 ツェナーダイオード
23 pn接合部
30 通信システム
Claims (9)
- 表面および裏面を有する第1導電型の半導体層と、
前記半導体層に選択的に形成された第2導電型領域と、
前記半導体層において前記第2導電型領域の周囲に前記第2導電型領域から離れて形成され、前記半導体層に第2導電型の不純物が拡散して形成された拡散層からなる第2導電型の周辺不純物領域と、
前記半導体層上に形成され、前記半導体層の第1導電型部分との間にショットキー接合部を形成するショットキー電極とを含み、
前記周辺不純物領域および前記半導体層の第1導電型部分のpn接合部は、前記第2導電型領域および前記半導体層の第1導電型部分のpn接合部によるツェナーダイオードのツェナー電圧VZよりも高い耐圧を有しており、
前記周辺不純物領域は、前記半導体層の表面から深さ方向に前記第2導電型領域よりも深くまで形成され、断面視において前記半導体層の裏面に向かって下に凸の曲面状の底部を有しており、
前記半導体層の表面からの深さ方向に関して、前記周辺不純物領域の濃度勾配が、前記第2導電型領域の濃度勾配よりも緩やかである、半導体装置。 - 前記周辺不純物領域の深さが1.2μm~4.2μmであり、前記第2導電型領域の深さが0.6μm~1.4μmである、請求項1に記載の半導体装置。
- 前記半導体層の前記第1導電型部分の直列抵抗が、0.09Ω・cm~0.14Ω・cmである、請求項2に記載の半導体装置。
- 前記周辺不純物領域の深さが3.6μm~4.5μmであり、前記第2導電型領域の深さが0.9μm~2.5μmである、請求項1に記載の半導体装置。
- 前記半導体層の前記第1導電型部分の直列抵抗が、0.14Ω・cm~0.2Ω・cmである、請求項4に記載の半導体装置。
- 前記周辺不純物領域が1×1018cm-3~5×1019cm-3の不純物濃度を有し、前記第2導電型領域が5×1018cm-3~1×1020cm-3の不純物濃度を有している、請求項1~5のいずれか一項に記載の半導体装置。
- 前記第2導電型領域が、平面視でドット状に配列されており、
前記周辺不純物領域が、前記ドット状の第2導電型領域を取り囲むガードリングを含む、請求項1~6のいずれか一項に記載の半導体装置。 - 前記第2導電型領域が、平面視でストライプ状に配列されており、
前記周辺不純物領域が、前記ストライプ状の第2導電型領域を取り囲むガードリングを含む、請求項1~6のいずれか一項に記載の半導体装置。 - 前記半導体層は、0.2mm~0.45mm角の平面サイズを有している、請求項1~8のいずれか一項に記載の半導体装置。
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