JP2016178182A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】素子サイズを大きくすることなく、サージ耐量が高く且つ順方向電圧が低い半導体装置およびその製造方法を提供する。
【解決手段】実施形態による半導体装置１は、溝部３に充填され、溝部３の側部で半導体基板２と接触して第１のショットキー障壁を形成する複数の第１のバリア金属層４と、半導体基板２との間で第２のショットキー障壁を形成するとともに第１のバリア金属層４との間でオーミック接触する第２のバリア金属層５と、半導体基板２との間で第１のｐｎ接合を形成するガードリング部１０と、溝部３の底部に設けられた第２導電型の半導体層６であって、半導体層６は半導体基板２との間で第２のｐｎ接合を形成し、第２のｐｎ接合の降伏電圧が、第１および第２のショットキー障壁によりそれぞれ形成される第１および第２のダイオードの降伏電圧、および第１のｐｎ接合の降伏電圧のいずれよりも低い、半導体層６とを備える。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に関する。

従来、半導体装置の一つとして、金属と半導体との間に形成されるショットキー障壁の整流作用を利用したショットキーバリアダイオードが知られている。このショットキーバリアダイオードには、逆方向過電圧に対する耐性（以下、単に「サージ耐量」ともいう。）が低いという欠点がある。

この欠点に対し、ショットキー障壁により形成されるダイオードの降伏電圧よりも降伏電圧が低いｐｎ接合を形成しておき、逆方向過電圧が印加されたときに当該ｐｎ接合に逆方向電流が流れるようにすることが知られている。このようにすることで、ショットキー障壁に大きな逆方向電圧が印加されることを防止し、サージ耐量を向上させている。例えば、特許文献１では、半導体基板に高濃度のｐ＋型層を複数設けて、ショットキー障壁により形成されるダイオードの降伏電圧よりも降伏電圧が低いｐｎ接合を形成している（先行文献の図１参照）。

特開２０００−７７６８２号公報

しかしながら、特許文献１のようにｐ＋型層を設けた場合、ｐ＋型層の上面の面積分だけショットキー障壁の面積が小さくなる。このため、ショットキーバリアダイオードの順方向電圧が高くなってしまうという問題がある。なお、ショットキーバリアダイオードの素子サイズを大きくしてショットキー障壁の面積を大きくすることで順方向電圧を下げることは可能である。しかしながら、一枚のウェハーから取れる素子数が減少するため、コストが上昇する等の問題がある。

そこで、本発明は、素子サイズを大きくすることなく、サージ耐量が高く且つ順方向電圧が低い半導体装置およびその製造方法を提供することを目的とする。

本発明に係る半導体装置は、
複数の溝部が形成された第１の主面および前記第１の主面と反対側の第２の主面を有する第１導電型の半導体基板と、
前記溝部に充填され、前記溝部の側部で前記半導体基板と接触して第１のショットキー障壁を形成する複数の第１のバリア金属層と、
前記第１の主面および前記第１のバリア金属層の上面の上に設けられた第２のバリア金属層であって、前記第２のバリア金属層は前記半導体基板との間で第２のショットキー障壁を形成するとともに前記第１のバリア金属層との間でオーミック接触する、第２のバリア金属層と、
前記複数の溝部が形成された領域を囲うように前記第１の主面に設けられた第２導電型のガードリング部であって、前記ガードリング部は前記半導体基板との間で第１のｐｎ接合を形成する、ガードリング部と、
前記溝部の底部に設けられた第２導電型の半導体層であって、前記半導体層は前記半導体基板との間で第２のｐｎ接合を形成し、前記第２のｐｎ接合の降伏電圧が前記第１のショットキー障壁により形成される第１のダイオードの降伏電圧、前記第２のショットキー障壁により形成される第２のダイオードの降伏電圧、および前記第１のｐｎ接合の降伏電圧のいずれよりも低い、半導体層と、
を備えることを特徴とする。

また、前記半導体装置は、
前記第１のショットキー障壁の高さが、前記第２のショットキー障壁の高さよりも低いことを特徴とする。

また、前記半導体装置は、
前記第１のバリア金属層と前記第２のバリア金属層とは異なる導電材料からなることを特徴とする。

また、前記半導体装置は、
前記ガードリング部の降伏電圧が、前記第１のショットキー障壁により形成される第１のダイオードの降伏電圧および前記第２のショットキー障壁により形成される第２のダイオードの降伏電圧のいずれよりも高いことを特徴とする。

また、前記半導体装置は、
前記第１のバリア金属層および／または前記第２のバリア金属層が、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、白金（Ｐｔ）およびアルミシリサイド（Ａｌ−Ｓｉ）のいずれかにより構成されることを特徴とする。

また、前記半導体装置は、
前記第１の主面において隣り合う前記溝部の間に形成された別の溝部に充填され、前記別の溝部の側部および底部で前記半導体基板と接触して第３のショットキー障壁を形成する第３のバリア金属層をさらに備えることを特徴とする。

また、前記半導体装置は、
前記複数の溝部が、前記半導体基板の第１の主面側から見た平面視で、ストライプ状、メッシュ状またはアイランド状に形成されていることを特徴とする。

本発明に係る半導体装置の製造方法は、
第１の主面および前記第１の主面と反対側の第２の主面を有する第１導電型の半導体基板を準備する工程と、
前記第１の主面に第１の絶縁膜を形成し、前記第１の絶縁膜をパターニングして第１のマスクを形成する工程と、
前記第１のマスクを用いて前記半導体基板に第２導電型の不純物を導入することにより、前記半導体基板との間で第１のｐｎ接合を形成するガードリング部を形成する工程と、
前記第１の主面に第２の絶縁膜を形成し、前記第２の絶縁膜をパターニングして第２のマスクを形成する工程と、
前記第２のマスクを用いて前記半導体基板をエッチングすることにより、前記第１の主面に複数の溝部を形成する工程と、
前記第２のマスクを用いて前記溝部に前記第２導電型の不純物を導入することにより、前記半導体基板との間で第２のｐｎ接合を形成する半導体層を前記溝部の底部に形成する工程と、
前記ガードリング部の内側の前記第２のマスクを除去した後、前記溝部に第１のバリアメタルを充填することにより、前記溝部の側部で前記半導体基板と接触して第１のショットキー障壁を形成する第１のバリア金属層を形成する工程と、
前記第１の主面および前記第１のバリア金属層の上面の上に第２のバリアメタルを堆積して、前記半導体基板との間で第２のショットキー障壁を形成する第２のバリア金属層を形成する工程と、
を備えることを特徴とする。

本発明に係る半導体装置は、第１導電型の半導体基板の第１の主面に形成された溝部の側部で半導体基板と接触して第１のショットキー障壁を形成する複数の第１のバリア金属層と、半導体基板の第１の主面および第１のバリア金属層の上面の上に設けられ、半導体基板との間で第２のショットキー障壁を形成するとともに第１のバリア金属層との間でオーミック接触する第２のバリア金属層とを備えている。これにより、第１のバリア金属層の側部の面積分だけショットキー障壁の面積が増加するため、順方向電圧を低減することができる。

さらに、本発明に係る半導体装置は、複数の溝部が形成された領域を囲い、半導体基板との間で第１のｐｎ接合を形成するガードリング部と、溝部の底部に設けられ、半導体基板との間で第２のｐｎ接合を形成する半導体層とを備えている。そして、半導体層による第２のｐｎ接合の降伏電圧は、第１のショットキー障壁により形成される第１のダイオードの降伏電圧、第２のショットキー障壁により形成される第２のダイオードの降伏電圧、および第１のｐｎ接合の降伏電圧のいずれよりも低い。これにより、逆方向過電圧が印加されたときに逆方向電流が第１および第２のショットキー障壁に流れることを防止し、サージ耐量を高くすることができる。

よって、本発明によれば、素子サイズを大きくすることなく、サージ耐量が高く且つ順方向電圧が低い半導体装置を提供することができる。

本発明の第１の実施形態に係る半導体装置１の断面図である。 （ａ）はストライプ状に形成された複数の溝部３を示す平面図であり、（ｂ）はメッシュ状に形成された複数の溝部３を示す平面図であり、（ｃ）はアイランド状に形成された複数の溝部３を示す平面図である。 第１の実施形態に係る半導体装置１の製造方法を説明するための工程断面図である。 図３Ａに続く、第１の実施形態に係る半導体装置１の製造方法を説明するための工程断面図である。 本発明の第２の実施形態に係る半導体装置１Ａの断面図である。

以下、図面を参照しつつ本発明の実施形態について説明する。なお、各図において同等の機能を有する構成要素には同一の符号を付す。

（第１の実施形態）
第１の実施形態に係る半導体装置１は、ショットキーバリアダイオードであり、図１に示すように、カソード領域９を含む第１導電型の半導体基板２と、溝部３に充填された複数の第１のバリア金属層４と、第２のバリア金属層５と、第２導電型の半導体層６と、アノード電極層８と、第２導電型のガードリング部１０と、絶縁膜１１と、カソード電極層１２とを備えている。以下、各構成要素について詳しく説明する。

半導体基板２は、上面２ａ（第１の主面）、および上面２ａと反対側の下面２ｂ（第２の主面）を有する。半導体基板２の上面２ａには、複数の溝部３が形成されている。各溝部３には、第１のバリア金属層４（後述）が充填されている。

半導体基板２は、例えばｎ型の半導体基板である。より詳しくは、半導体基板２は、下面２ｂ側のｎ＋＋型の領域（カソード領域９）と、当該領域の上に配置されたｎ−型の領域（ドリフト領域）とを有する。カソード領域９は、半導体基板２の下面２ｂから半導体層６に達しない深さまで設けられている。

なお、半導体基板２は、シリコン基板であるが、これに限らず、他の基板（例えば、ＳｉＣ基板や、ＧａＮ基板等の化合物半導体基板）であってもよい。

複数の溝部３は、図２（ａ）に示すように、半導体基板２の上面２ａに、半導体基板２の上面２ａ側から見た平面視でストライプ状に形成されている。なお、溝部３はストライプ状以外の形状に形成されていてもよい。例えば、図２（ｂ）に示すように、半導体基板２の上面２ａ側から見た平面視でメッシュ状に形成されていてもよいし、あるいは、図２（ｃ）に示すように、半導体基板２の上面２ａ側から見た平面視でアイランド状に形成されていてもよい。

第１のバリア金属層４は、溝部３に充填されている。第１のバリア金属層４は、図１に示すように、溝部３の側部で半導体基板２と接触して第１のショットキー障壁を形成している。

第２のバリア金属層５は、図１に示すように、半導体基板２の上面２ａおよび第１のバリア金属層４の上面の上に設けられている。この第２のバリア金属層５は、半導体基板２との間で第２のショットキー障壁を形成するとともに、第１のバリア金属層４との間でオーミック接触する。

なお、第１のバリア金属層４および／または第２のバリア金属層５は、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、白金（Ｐｔ）およびアルミシリサイド（Ａｌ−Ｓｉ）のいずれかにより構成される。

また、第１のバリア金属層４と第２のバリア金属層５とは、異なる導電材料から構成されてもよいし、あるいは、同じ材料から構成されてもよい。

また、第１のショットキー障壁の高さ（φ_Ｂｎ１）は、第２のショットキー障壁の高さ（φ_Ｂｎ２）よりも低い。これにより、第１のショットキー障壁の高さと第２のショットキー障壁の高さが同じ場合に比べて、ショットキーバリアダイオードの順方向電圧（Ｖ_Ｆ）を低減することができる。ただし、本発明はこれに限らず、第１のショットキー障壁の高さと第２のショットキー障壁の高さが同じであってもよいし、あるいは、第１のショットキー障壁の高さ（φ_Ｂｎ１）が第２のショットキー障壁の高さ（φ_Ｂｎ２）よりも高くてもよい。

ガードリング部１０は、複数の溝部３が形成された領域（以下、単に「活性領域」ともいう。）を囲うように半導体基板２の上面２ａに設けられている。このガードリング部１０の導電型（第２導電型）は、例えばｐ型であり、半導体基板２との間で第１のｐｎ接合を形成する。

なお、図１に示すように、ガードリング部１０は、第２のバリア金属層５とオーミック接触するようにしてもよい。これにより、ショットキーバリアダイオードに逆電圧を印加した際、第２のバリア金属層５の縁部における電界強度を緩和することができる。

また、ガードリング部１０の降伏電圧が、第１のショットキー障壁により形成される第１のダイオードの降伏電圧および第２のショットキー障壁により形成される第２のダイオードの降伏電圧のいずれよりも高いようにしてもよい。

半導体層６は、図１に示すように、溝部３の底部に設けられている。この半導体層６は、例えばｐ型（好ましくは高濃度のｐ＋＋型）であり、半導体基板２との間で第２のｐｎ接合を形成する。第２のｐｎ接合の降伏電圧は、第１のショットキー障壁により形成された第１のダイオード、第２のショットキー障壁により形成された第２のダイオード、および第１のｐｎ接合のいずれの降伏電圧よりも低い。これにより、ショットキーバリアダイオードに逆方向過電圧が印加されたときに逆方向電流が第１および第２のショットキー障壁に流れることを防止し、サージ耐量を高くすることができる。

アノード電極層８は、図１に示すように、第２のバリア金属層５の上に設けられている。このアノード電極層８は、単層膜であってもよいし、積層膜であってもよい。単層膜の場合、アノード電極層８は、例えばアルミニウム（Ａｌ）膜からなる。積層膜の場合、アノード電極層８は、例えば、アルミニウム（Ａｌ）膜およびニッケル（Ｎｉ）膜を含む積層膜からなる。より具体的には、この積層膜は、第２のバリア金属層５の上に形成されたアルミニウム膜と、当該アルミニウム膜の上に形成されたニッケル膜とからなる２層膜である。

絶縁膜１１は、図１に示すように、半導体基板２の上面２ａ上に、第２のバリア金属層５を取り囲むように設けられている。

カソード電極層１２は、図１に示すように、半導体基板２の下面２ｂ（カソード領域９）に設けられている。このカソード電極層１２は、単層膜であってもよいし、積層膜であってもよい。例えば、カソード電極層１２は、半導体基板２の下面２ｂの上に、チタン膜、ニッケル膜および金膜の順に積層された積層膜（Ｔｉ−Ｎｉ−Ａｕ）である。

上記のように、第１の実施形態に係る半導体装置１は、溝部３の側部で半導体基板２と接触して第１のショットキー障壁を形成する複数の第１のバリア金属層４と、半導体基板２の上面２ａおよび第１のバリア金属層４の上面の上に設けられ、半導体基板２との間で第２のショットキー障壁を形成するとともに第１のバリア金属層４との間でオーミック接触する第２のバリア金属層５とを備えている。これにより、第１のバリア金属層４の側部の面積分だけショットキー障壁の面積が増加するため、本実施形態によれば、ショットキーバリアダイオードの順方向電圧を低減することができる。

さらに、第１の実施形態に係る半導体装置１は、活性領域を囲い、半導体基板２との間で第１のｐｎ接合を形成するガードリング部１０と、溝部３の底部に設けられ、半導体基板２との間で第２のｐｎ接合を形成する半導体層６とを備えている。そして、半導体層６による第２のｐｎ接合の降伏電圧は、第１のショットキー障壁により形成された第１のダイオードの降伏電圧、第２のショットキー障壁により形成された第２のダイオードの降伏電圧、および第１のｐｎ接合の降伏電圧のいずれよりも低い。これにより、ショットキーバリアダイオードに逆方向過電圧が印加されたときに逆方向電流が第１および第２のショットキー障壁に流れることを防止し、サージ耐量を高くすることができる。

上記のように、本実施形態によれば、素子サイズを大きくすることなく、サージ耐量が高く且つ順方向電圧が低い半導体装置を提供することができる。

＜半導体装置の製造方法＞
次に、上記の半導体装置１の製造方法について説明する。

まず、図３Ａ（１）に示すように、カソード領域９を有する半導体基板２を準備する。この半導体基板２は、例えば、ｎ＋＋型のカソード領域９の上に、ｎ−型のドリフト領域が設けられたシリコン基板である。

次に、半導体基板２の上面２ａに第１の絶縁膜を形成する。この第１の絶縁膜は、例えば、シリコン基板を熱酸化して形成されるＳｉＯ_２膜である。

次に、図３Ａ（１）に示すように、フォトリソグラフィを用いて、第１の絶縁膜をパターニングして第１のマスク２１を形成する。第１のマスク２１には、ガードリング部１０を形成するための開口部２１ａが設けられている。この開口部２１ａは、例えば、環状に設けられる。

次に、図３Ａ（１）に示すように、第１のマスク２１を用いて半導体基板２に第２導電型の不純物を導入することにより、開口部２１ａの領域にガードリング部１０を形成する。このガードリング部１０は、例えばｐ−型の拡散領域であり、半導体基板２（より詳しくはｎ−型のドリフト領域）との間で第１のｐｎ接合を形成する。なお、本工程において、第２導電型の不純物は、イオン注入法、または、不純物を含む溶液を塗布するデポジション法などの手法により半導体基板２に導入される。

次に、半導体基板２の上面２ａに第２の絶縁膜を形成する。この第２の絶縁膜は、例えば、半導体基板２を熱酸化することにより形成されるＳｉＯ_２膜である。なお、第１の絶縁膜を半導体基板２上に残置したまま熱酸化を行って第２の絶縁膜を形成してもよい。

次に、図３Ａ（２）に示すように、第２の絶縁膜をパターニングして第２のマスク２２を形成する。第２のマスク２２には、溝部３を形成するための開口部２２ａが設けられている。

次に、図３Ａ（２）に示すように、第２のマスク２２を用いて半導体基板２をエッチングすることにより、半導体基板２の上面２ａに複数の溝部３を形成する。なお、本工程において、反応性イオンエッチング（ＲＩＥ）等の異方性エッチングにより半導体基板２をエッチングすることが好ましい。

次に、図３Ａ（２）に示すように、第２のマスク２２を用いて溝部３に第２導電型の不純物を導入することにより、各溝部３の底部に半導体層６を形成する。この半導体層６は、例えばｐ＋型の拡散領域であり、半導体基板２との間で第２のｐｎ接合を形成する。なお、本工程において、第２導電型の不純物は、イオン注入法などにより半導体基板２に導入される。

次に、図３Ｂ（１）に示すように、ガードリング部１０の内側の第２のマスク２２を除去する。残った第２のマスク２２が絶縁膜１１となる。

なお、図３Ｂ（１）に示すように、ガードリング部１０の上面のうち少なくとも一部が露出するように第２のマスク２２を除去することが好ましい。これにより、ガードリング部１０を、後述の工程で形成される第２のバリア金属層５とオーミック接触させることが可能となる。

次に、図３Ｂ（１）に示すように、スパッタ法などを用いて、溝部３に第１のバリアメタルを充填することにより、第１のバリア金属層４を形成する。第１のバリア金属層４は、溝部３の側部で半導体基板２と接触して第１のショットキー障壁を形成する。なお、逆方向電流の流れやすさの観点から、第１のバリア金属層４は溝部３の底部で半導体層６とオーミック接触することが好ましい。ただし、第1のバリア金属層４が半導体層６とオーミック接触することは必須ではない。例えば、半導体層６が第２のバリア金属層５またはアノード電極層８に電気的に接続される構成の場合には、第１のバリア金属層４は半導体層６とオーミック接触する必要はない。

第１のバリア金属層４の形成について、より詳しくは、まず、第１のバリア金属層４が溝部３の内部を充填するとともに、半導体基板２の上面２ａを被覆するまで金属（ショットキーメタル）を堆積させる。その後、半導体基板２上の金属層をエッチングで除去することにより、図３Ｂ（１）に示す状態とする。

次に、図３Ｂ（２）に示すように、スパッタ法などを用いて、半導体基板２の上面２ａおよび第１のバリア金属層４の上面の上に第２のバリアメタルを堆積して、第２のバリア金属層５を形成する。この第２のバリア金属層５は、半導体基板２との間で第２のショットキー障壁を形成する。なお、図３Ｂ（２）に示すように、ガードリング部１０上にも第２のバリア金属層５を形成してもよい。また、図示しないが、絶縁膜１１上を被覆するまで第２のバリアメタルを堆積してもよい。

次に、図３Ｂ（２）に示すように、スパッタ法などを用いて、第２のバリア金属層５および絶縁膜１１上にアノード電極層８を形成する。より詳しくは、例えばアルミニウム膜およびニッケル膜を積層した積層膜をスパッタ法または蒸着法などにより形成し、形成した積層膜をフォトリソグラフィにより所定の平面形状にパターニングすることによりアノード電極層８を形成する。

次に、図３Ｂ（２）に示すように、スパッタ法または蒸着法などを用いて、半導体基板２のカソード領域９上にカソード電極層１２を形成する。

上記の工程を経て図１に示す半導体装置１を得ることができる。なお、上記の説明では、溝部３を形成した後に半導体層６を形成したが、先に半導体層６を形成してから溝部３を形成してもよい。また、アノード電極層８とカソード電極層１２の形成順序は任意であり、先にカソード電極層１２を形成してもよい。

（第２の実施形態）
次に、図４を参照して、第２の実施形態に係る半導体装置１Ａについて説明する。第２の実施形態と第１の実施形態との間の相違点の一つは、隣り合う第１のバリア金属層４の間に、半導体層６が設けられていない第３のバリア金属層７を有する点である。以下、相違点を中心に、第２の実施形態について説明する。

第２の実施形態に係る半導体装置１Ａは、図４に示すように、カソード領域９を含む第１導電型の半導体基板２と、溝部３に充填された複数の第１のバリア金属層４と、第２のバリア金属層５と、第２導電型の半導体層６と、溝部３Ａに充填された第３のバリア金属層７と、アノード電極層８と、第２導電型のガードリング部１０と、絶縁膜１１と、カソード電極層１２とを備えている。溝部３Ａおよび第３のバリア金属層７以外の構成については、第１の実施形態と同様であるので詳しい説明を省略する。

図４に示すように、半導体基板２の上面２ａには、複数の溝部３に加えて、複数の溝部（別の溝部）３Ａが形成されている。溝部３Ａは、半導体基板２の上面２ａにおいて隣り合う溝部３の間に形成されている。また、図４に示すように、溝部３とは異なり、溝部３Ａの下部には、第２導電型の半導体層６が形成されていない。

第３のバリア金属層７は、溝部３Ａに充填されており、別の溝部３Ａの側部および底部で半導体基板２と接触して第３のショットキー障壁を形成している。第３のバリア金属層７は、第２のバリア金属層５との間でオーミック接触している。

このように第３のバリア金属層７と半導体基板２との間には半導体層６は介在しない。第３のショットキー障壁により形成された第３のダイオードの降伏電圧は、半導体層６による第２のｐｎ接合の降伏電圧よりも高い。

なお、第３のバリア金属層７は、第１のバリア金属層４および／または第２のバリア金属層５と同じ材料から構成されてもよいし、異なる材料から構成されてもよい。

第２の実施形態では、第１の実施形態に比べて第３のバリア金属層７の側部および底部の面積分だけショットキー障壁の面積が増加するため、ショットキーバリアダイオードの順方向電圧をさらに低減することができる。

また、第２の実施形態では、溝部３Ａの下部に第２導電型の半導体層が形成されていない。これにより、半導体層６間のピッチを確保することができ、半導体装置１Ａの製造時における熱処理によって半導体層６が拡散して互いに繋がってしまうことを防止することができる。

上記のように、第２の実施形態によれば、半導体層６間のピッチを確保しつつ、ショットキー障壁の面積をさらに増やすことで、歩留まりの低下を防止しつつ、順方向電圧Ｖ_Ｆをさらに低減させることができる。

上記の記載に基づいて、当業者であれば、本発明の追加の効果や種々の変形を想到できるかもしれないが、本発明の態様は、上述した個々の実施形態に限定されるものではない。異なる実施形態にわたる構成要素を適宜組み合わせてもよい。特許請求の範囲に規定された内容及びその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更及び部分的削除が可能である。

１，１Ａ 半導体装置
２ 半導体基板
２ａ 上面
２ｂ 下面
３，３Ａ 溝部
４ 第１のバリア金属層
５ 第２のバリア金属層
６ 半導体層
７ 第３のバリア金属層
８ アノード電極層
９ カソード領域
１０ ガードリング部
１１ 絶縁膜
１２ カソード電極層
２１ 第１のマスク
２１ａ 開口部
２２ 第２のマスク
２２ａ 開口部

Claims (8)

1. 複数の溝部が形成された第１の主面および前記第１の主面と反対側の第２の主面を有する第１導電型の半導体基板と、
   前記溝部に充填され、前記溝部の側部で前記半導体基板と接触して第１のショットキー障壁を形成する複数の第１のバリア金属層と、
   前記第１の主面および前記第１のバリア金属層の上面の上に設けられた第２のバリア金属層であって、前記第２のバリア金属層は前記半導体基板との間で第２のショットキー障壁を形成するとともに前記第１のバリア金属層との間でオーミック接触する、第２のバリア金属層と、
   前記複数の溝部が形成された領域を囲うように前記第１の主面に設けられた第２導電型のガードリング部であって、前記ガードリング部は前記半導体基板との間で第１のｐｎ接合を形成する、ガードリング部と、
   前記溝部の底部に設けられた第２導電型の半導体層であって、前記半導体層は前記半導体基板との間で第２のｐｎ接合を形成し、前記第２のｐｎ接合の降伏電圧が前記第１のショットキー障壁により形成された第１のダイオードの降伏電圧、前記第２のショットキー障壁により形成された第２のダイオードの降伏電圧、および前記第１のｐｎ接合の降伏電圧のいずれよりも低い、半導体層と、
   を備えることを特徴とする半導体装置。
2. 前記第１のショットキー障壁の高さは、前記第２のショットキー障壁の高さよりも低いことを特徴とする請求項１に記載の半導体装置。
3. 前記第１のバリア金属層と前記第２のバリア金属層とは異なる導電材料からなることを特徴とする請求項１または２に記載の半導体装置。
4. 前記ガードリング部の降伏電圧は、前記第１のショットキー障壁により形成される第１のダイオードの降伏電圧および前記第２のショットキー障壁により形成される第２のダイオードの降伏電圧のいずれよりも高いことを特徴とする請求項１〜３のいずれかに記載の半導体装置。
5. 前記第１のバリア金属層および／または前記第２のバリア金属層は、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、パラジウム（Ｐｄ）、白金（Ｐｔ）およびアルミシリサイド（Ａｌ−Ｓｉ）のいずれかにより構成されることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
6. 前記第１の主面において隣り合う前記溝部の間に形成された別の溝部に充填され、前記別の溝部の側部および底部で前記半導体基板と接触して第３のショットキー障壁を形成する第３のバリア金属層をさらに備えることを特徴とする請求項１〜５のいずれかに記載の半導体装置。
7. 前記複数の溝部は、前記半導体基板の第１の主面側から見た平面視で、ストライプ状、メッシュ状またはアイランド状に形成されていることを特徴とする請求項１〜６のいずれかに記載の半導体装置。
8. 第１の主面および前記第１の主面と反対側の第２の主面を有する第１導電型の半導体基板を準備する工程と、
   前記第１の主面に第１の絶縁膜を形成し、前記第１の絶縁膜をパターニングして第１のマスクを形成する工程と、
   前記第１のマスクを用いて前記半導体基板に第２導電型の不純物を導入することにより、前記半導体基板との間で第１のｐｎ接合を形成するガードリング部を形成する工程と、
   前記第１の主面に第２の絶縁膜を形成し、前記第２の絶縁膜をパターニングして第２のマスクを形成する工程と、
   前記第２のマスクを用いて前記半導体基板をエッチングすることにより、前記第１の主面に複数の溝部を形成する工程と、
   前記第２のマスクを用いて前記溝部に前記第２導電型の不純物を導入することにより、前記半導体基板との間で第２のｐｎ接合を形成する半導体層を前記溝部の底部に形成する工程と、
   前記ガードリング部の内側の前記第２のマスクを除去した後、前記溝部に第１のバリアメタルを充填することにより、前記溝部の側部で前記半導体基板と接触して第１のショットキー障壁を形成する第１のバリア金属層を形成する工程と、
   前記第１の主面および前記第１のバリア金属層の上面の上に第２のバリアメタルを堆積して、前記半導体基板との間で第２のショットキー障壁を形成する第２のバリア金属層を形成する工程と、
   を備えることを特徴とする半導体装置の製造方法。

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