JP2009224642A - 炭化珪素半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】側面放電が起こることを防止できる縦型パワー素子を備えた炭化珪素半導体装置とする。
【解決手段】n-型ドリフト層2よりも上方、例えばパッシベーション膜6の表面に、アノード電極を囲むように導体層9を備える。これにより、高電圧がアノード電極に印加されてアノード電極から半導体チップの端面に至るまでの間で電位の偏りが生じそうになったとしても、導体層9により瞬時に同電位にすることが可能になる。したがって、側面放電が起こり難くなるようにでき、側面放電に起因する素子破壊を抑制することができる。
【選択図】図1
【解決手段】n-型ドリフト層2よりも上方、例えばパッシベーション膜6の表面に、アノード電極を囲むように導体層9を備える。これにより、高電圧がアノード電極に印加されてアノード電極から半導体チップの端面に至るまでの間で電位の偏りが生じそうになったとしても、導体層9により瞬時に同電位にすることが可能になる。したがって、側面放電が起こり難くなるようにでき、側面放電に起因する素子破壊を抑制することができる。
【選択図】図1
Description
本発明は、炭化珪素(以下、SiCという)を用いて構成されたショットキーバリアダイオード(以下、SBDという)等の半導体素子を備えるSiC半導体装置およびその製造方法に関するものである。
SiCは、破壊電界強度が高く、セル部となるアクティブ領域の外周を囲むように備えられる外周部の面積を小さくできる。このため、Si半導体と同じチップ面積にした場合で比較すると、アクティブ領域の面積を大きくとることが可能になる。しかしながら、その反面、アクティブ領域に形成される電極もしくは配線から半導体チップの端面までの距離が短くなるため、縦型パワー素子を形成した半導体チップでは、サージ電圧のような負電圧が半導体チップの表面側の電極に印加されると、電極と半導体チップの端面との間において側面放電が起こり、素子破壊に至るという問題がある。これについて、半導体チップに縦型パワー素子としてショットキーバリアダイオード(以下、SBDという)を形成した場合を例に挙げて説明する。
図9は、SBD100を形成した場合の側面放電の様子を示した模式的断面図である。この図に示すように、SBD100は、n+型基板101の表面にn-型ドリフト層102を形成し、n-型ドリフト層102の表面に酸化膜103の開口部103aを通じて接触するようにショットキー電極104および配線電極105からなるアノード電極を形成すると共に、ショットキー電極104におけるn-型ドリフト層103とのショットキー接触場所を囲むようにn-型ドリフト層102の表層部にp型リサーフ層108を形成し、さらにn+型基板101の裏面側にカソード電極に相当する裏面電極107を形成した構造とされている。このようなSBD100では、ショットキー電極104および配線電極105の外周部がパッシベーション膜106で覆われる。ところが、このパッシベーション膜106によってn-型ドリフト層102を覆う距離、つまりパッシベーション膜106の開口部106aの開口端から半導体チップの端面までの距離が短く、図中に示したようにアノード電極と半導体チップの端面との間において放電が起こり易くなるのである。
このような問題を解決すべく、特許文献1において、チップ表面にすり鉢状の補強絶縁膜を形成すると共に、このすり鉢状の補強絶縁膜のすり鉢状部分にガイド電極を配置するという構造が提案されている。
特開2001−291860号公報
しかしながら、特許文献1に示すようなすり鉢状の補強絶縁膜は構造が複雑であり、再現性良く形成することはできないという問題がある。
本発明は上記点に鑑みて、側面放電が起こることを防止できる縦型パワー素子を備えたSiC半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するため、本発明者らが鋭意検討を行ったところ、側面放電が起こるのは、高電圧が印加されたときに半導体チップの外周部で電位の偏りが生じ、それにより不均一な電界が生じることが影響していることが判った。図10は、電位の偏った箇所を示したSiC半導体装置の上面レイアウト図である。なお、本図は、断面図ではないが、図を見易くするためにハッチングを示してある。この図に示されるように、パッシベーション膜の幅が狭くなっている箇所において電位の偏りが生じ、この部分で側面放電が生じていることが確認された。
そこで、請求項1に記載の発明では、半導体チップにおけるドリフト層(2)よりも上方において、表面電極(4、5)から離間しつつ、該表面電極(4、5)を囲むように配置された導体層(9)を備えることを特徴としている。
このように、ドリフト層(2)よりも上方において、表面電極(4、5)を囲むように導体層(9)を備えている。このため、高電圧が表面電極(4、5)に印加されて表面電極(4、5)から半導体チップの端面に至るまでの間で電位の偏りが生じそうになったとしても、導体層(9)により瞬時に同電位にすることが可能になる。これにより、側面放電が起こり難くなるようにでき、側面放電に起因する素子破壊を抑制することができる。
例えば、請求項2に記載したように、パッシベーション膜(6)上において、開口部(6a)を囲むように導電層(9)を形成することができる。また、請求項3に記載したように、パッシベーション膜(6)に開口部(6a)を囲むようなトレンチ(6b)を備え、導電層(9)をトレンチ(6b)内に配置することもできる。さらに、請求項4に記載したように、パッシベーション膜(6)の下において、開口部(6a)を囲むように導電層(9)を形成することもできる。
請求項5に記載の発明では、セル部の外周領域に配置される終端構造として、ドリフト層(2)の表層部に、セル部を囲む第2導電型層(8、20)を配置する場合において、導体層(9)が第2導電型層(8、20)の上部に形成されていることを特徴としている。
第2導電型層(8、20)内は、電位の変位が大きく、表面電極(4、5)の周囲において電位の偏りが発生し易くなる。しかしながら、第2導電型層(8、20)の上部に導体層(9)を形成すれば、これを低減することが可能となる。したがって、より側面放電が起こり難くなるようにでき、さらに側面放電に起因する素子破壊を抑制することができる。
特に、請求項6に記載のように、第2導電型層(8、20)がフロ−ティング状態とされるような場合には、より電位の偏りが生じ易くなるため、第2導電型層(8、20)の上部に導体層(9)を形成すると好ましい。
さらに、請求項7に記載したように、導体層(9)を第2導電型層(8、20)に接した構造とすれば、導体層(9)にて電位を均一にできるため、第2導電型層(8、20)の電位を固定することが可能となる。したがって、より第2導電型層(8、20)内での電位の偏りを抑制することが可能となり、半導体チップの表面の電位に加えて半導体内部の電位も瞬時に固定できる。
例えば、第2導電型層としては、請求項8に記載したようなリサーフ層(8)や、請求項9に記載したようなガードリング層(20)が挙げられる。また、ガードリング層の場合、請求項10に記載したように、複数備えられた多重リング構造にできるが、複数のガードリング層(20)それぞれの上部に1つずつ導体層(9)が備えられるようにすると好ましい。
なお、導体層(9)の材料としては、どのような材料であっても構わないが、請求項11に記載したように、表面電極(4、5)に含まれる金属層と同材料とすることができる。
請求項12に記載の発明では、炭化珪素半導体装置の製造方法において、ドリフト層(2)上に、金属層を配置した後、該金属層をパターニングすることにより表面電極(4、5)を形成する工程と、表面電極(4、5)の上にパッシベーション膜(6)を配置したのち、該パッシベーション膜(6)をパターニングすることにより開口部(6a)を形成する工程とを有し、表面電極(4、5)を形成する工程において、金属層をパターニングすることにより、表面電極(4、5)から離間しつつ、該表面電極(4、5)を囲む導体層(9)を同時に形成することを特徴としている。
このように、表面電極(4、5)を囲む導体層(9)を表面電極(4、5)の形成と同時に形成するようにすれば、導体層(9)のみを形成するために必要な工程を削除することが可能となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
(第1実施形態)
本発明の第1実施形態について説明する。本実施形態では、縦型パワー素子としてSBDを備えたSiC半導体装置を例に挙げて説明する。
本発明の第1実施形態について説明する。本実施形態では、縦型パワー素子としてSBDを備えたSiC半導体装置を例に挙げて説明する。
図1は、本実施形態にかかるSBD10を備えたSiC半導体装置を構成する半導体チップの断面図である。また、図2は、図1に示す半導体チップの上面図である。なお、図2は、断面図ではないが、図を見易くするために、図1と同じ部分に同じハッチングを示してある。
図1に示すように、SiC半導体装置は、例えば2×1018〜1×1021cm-3程度不純物濃度とされた炭化珪素からなるn+型基板1を用いて形成されている。n+型基板1の上面を主表面1a、主表面1aの反対面である下面を裏面1bとすると、主表面1a上には、基板1よりも低いドーパント濃度、例えば1×1015〜5×1016cm-3程度不純物濃度とされた炭化珪素からなるn-型ドリフト層2が積層されている。これらn+型基板1およびn-型ドリフト層2のセル部(アクティブ領域)にSBD10が形成されていると共に、その外周領域に終端構造が形成されることでSiC半導体装置が構成されている。
具体的には、n-型ドリフト層2の表面には、セル部において部分的に開口部3aが形成されたシリコン酸化膜などで構成された絶縁膜3が形成され、この絶縁膜3の開口部3aにおいてn-型ドリフト層2と接触するように、例えばMo(モリブデン)もしくはTi(チタン)にて構成されたショットキー電極4が形成されている。絶縁膜3に形成された開口部3aは、例えば四隅の角部が丸められた正方形状等の多角形状(もしくは円形状)等とされており、ショットキー電極4はこの開口部3aにおいてn-型ドリフト層2にショットキー接続されている。また、ショットキー電極4の表面には、例えばAl(アルミニウム)等で構成された配線電極5が形成され、これらショットキー電極4および配線電極5により表面電極が構成されている。そして、配線電極5にボンディングを行う等により、ショットキー電極4に対する電圧印加が行えるように構成されている。そして、配線電極5およびショットキー電極4の外縁部および絶縁膜3の表面を覆うように、例えばポリイミドや窒化膜などにより構成されたパッシベーション膜6が形成されている。パッシベーション膜6の中央部には開口部6aが形成されており、この開口部6aを通じて配線電極5が露出させられることで、配線電極5と外部との電気的な接続が可能とされている。
一方、n+型基板1の裏面1b側においては、n+型基板1の裏面1bと接触するように、例えばTi、Mo、Ni(ニッケル)、W(タングステン)等により構成された裏面電極7が形成されている。これにより、SBD10が構成されている。
また、SBD10の外周領域に形成された終端構造として、ショットキー電極4の外縁部からさらに径方向外側に向かって延設されるように、n-型ドリフト層2の表層部においてショットキー電極4と接するようにp型リサーフ層8が形成されることで、終端構造が構成されている。p型リサーフ層8は、例えばAlを不純物として用いて構成されたものであり、例えば、5×1016〜1×1018cm-3程度の不純物濃度で構成されている。このp型リサーフ層8を配置することにより、SBD10の外周において電界が広範囲に伸びるようにでき、電界集中を緩和できるため、耐圧を向上させることができる。
このような構造のSBD10を備えたSiC半導体装置では、パッシベーション膜6の表面に、アノード電極を囲むように(開口部6aを囲むように)導体層9が備えられている。図2に示されるように、半導体チップが正方形とされており、パッシベーション膜6の開口部6aが四隅の角部が丸められた正方形とされているが、導体層9は、開口部6aを構成する四辺から等距離の場所に配置されている。導体層9は、例えば膜厚が3μm、幅が20μmとされ、金属層により構成されており、アノード電極の周囲の電位を同電位にする役割を果たす。
次に、本実施形態にかかるSiC半導体装置の製造方法について説明する。図3は、図1に示すSiC半導体装置の製造工程を示した断面図である。
まず、図3(a)に示す工程では、n+型基板1の主表面1aにn-型ドリフト層2をエピタキシャル成長させる。続いて、図3(b)に示す工程では、LTO(low-temperature oxide)等で構成されたマスク11を配置したのち、フォトリソグラフィ・エッチング工程にてマスク11のうちp型リサーフ層8の形成予定領域を開口させる。そして、このマスク11を用いて例えばAlなどのp型不純物をイオン注入し、熱処理などによって活性化することでp型リサーフ層8を形成する。
次に、図3(c)に示す工程では、マスク11を除去したのち、例えば、プラズマCVDによりシリコン酸化膜を成膜したのち、これをリフロー処理することで絶縁膜3を成膜し、フォトリソグラフィ・エッチング工程を経て、絶縁膜3に対して開口部3aを形成する。そして、開口部3a内を含めて絶縁膜3の上にMoもしくはTiで構成される金属層を形成したのち、この金属層をパターニングすることでショットキー電極4を形成する。さらに、ショットキー電極4の表面および絶縁膜3の表面にAl等で構成される金属層を配置し、この金属層をパターニングすることで配線電極5を形成する。そして、さらにその上にパッシベーション膜6を形成したのち、パターニングして開口部6aなどを形成する。
続いて、図3(d)に示す工程では、パッシベーション膜6および配線電極5の表面に金属層を配置した後、金属層をパターニングすることにより、導体層9を形成する。このとき、金属層としてAl等が用いられるが、金属層のパターニング時に配線電極5までエッチングされるため、配線電極5がエッチングされ過ぎないようにエッチング時間を制御している。
その後、n+型基板1の裏面1b側にNi、Ti、Mo、W等により構成される金属層を形成することにより裏面電極7を形成したのち、チップ単位にダイシングカットする。これにより、半導体チップが形成される。
このような製造方法により、図1に示したSiC半導体装置を構成する半導体チップを製造できる。
以上説明したように、本実施形態に示す構造のSiC半導体装置では、n-型ドリフト層2よりも上方において、具体的にはパッシベーション膜6の表面に、アノード電極を囲むように導体層9を備えている。このため、高電圧がアノード電極に印加されてアノード電極から半導体チップの端面に至るまでの間で電位の偏りが生じそうになったとしても、導体層9により瞬時に同電位にすることが可能になる。これにより、側面放電が起こり難くなるようにでき、側面放電に起因する素子破壊を抑制することができる。
(第2実施形態)
本発明の第2実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対して導体層9の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
本発明の第2実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対して導体層9の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
図4は、本実施形態にかかるSBD10を備えたSiC半導体装置を構成する半導体チップの断面図である。この図に示すように、本実施形態では、パッシベーション膜6にトレンチ6bを形成し、このトレンチ6b内において絶縁膜3上に導体層9を配置した構造としている。
このように、パッシベーション膜6に形成したトレンチ6b内に導体層9を配置することで、導体層9をよりSiC層(つまりn-型ドリフト層2やp型リサーフ層8)に近づけることが可能となる。これにより、SiC層の電位の偏りも低減できる。特に、p型リサーフ層8内では電位の変位が大きく、アノード電極の周囲において電位の偏りが発生し易くなるが、これを低減することが可能となる。したがって、より側面放電が起こり難くなるようにでき、さらに側面放電に起因する素子破壊を抑制することができる。
なお、このような構造の半導体チップは、第1実施形態で説明した図3の製造工程に対して、パッシベーション膜6を形成した後にトレンチ6bの形成工程を行うことが必要になるが、その後は、上記と同様に、金属層の配置してパターニングすることによる導体層9の形成工程等を行えば良い。また、トレンチ6bの形成工程に関しては、パッシベーション膜6に対して開口部6aを形成する工程と同時に行うことができるため、これらを同時に行えば、第1実施形態に対する追加工程を無くすことも可能となる。
(第3実施形態)
本発明の第3実施形態について説明する。本実施形態のSiC半導体装置は、第2実施形態に対して絶縁膜3をなくしたものであり、その他に関しては第2実施形態と同様であるため、異なる部分についてのみ説明する。
本発明の第3実施形態について説明する。本実施形態のSiC半導体装置は、第2実施形態に対して絶縁膜3をなくしたものであり、その他に関しては第2実施形態と同様であるため、異なる部分についてのみ説明する。
図5は、本実施形態にかかるSBD10を備えたSiC半導体装置を構成する半導体チップの断面図である。この図に示すように、本実施形態では、第2実施形態で備えていたパッシベーション膜6とn-型ドリフト層2およびp型リサーフ層8の間の絶縁膜3を無くしている。このため、導体層9がp型リサーフ層8に直接接触した状態となり、導体層9にて電位を均一にできるため、p型リサーフ層8の電位を固定することが可能となる。したがって、よりp型リサーフ層8内での電位の偏りを抑制することが可能となり、半導体チップの表面の電位に加えて半導体内部の電位も瞬時に固定できる。
なお、本実施形態のSiC半導体装置の製造方法に関しては、第2実施形態に対して絶縁膜3を形成する工程を無くすだけで良いが、ショットキー電極4が直接n-型ドリフト層2およびp型リサーフ層8の表面に形成されることになるため、ショットキー接触させたい位置にのみショットキー電極4が配置されるようなパターンにする必要がある。
(第4実施形態)
本発明の第4実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対して外周領域の終端構造の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
本発明の第4実施形態について説明する。本実施形態のSiC半導体装置は、第1実施形態に対して外周領域の終端構造の構成を変更したものであり、その他に関しては第1実施形態と同様であるため、異なる部分についてのみ説明する。
図6は、本実施形態にかかるSBD10を備えたSiC半導体装置を構成する半導体チップの断面図である。この図に示すように、本実施形態では、p型リサーフ層8の外周を更に囲むようにp型ガードリング層20が配置された構造とされている。p型ガードリング層20の数は任意であり、図中には2つ示してあるが、1つでも3つ以上であっても構わない。また、第1実施形態と同様、パッシベーション膜6の表面に導体層9を形成してあるが、p型リサーフ層8と対応する位置ではなく、p型ガードリング層20と対応する位置の上に導体層9を形成してある。フローティング状態にあるp型ガードリング層20の方がp型リサーフ層8よりも更に電位の偏りが生じ易く、p型ガードリング層20の上方に導体層9を配置することで、より電位の偏りが発生し易い場所において電位の偏りが発生することを抑制することが可能となる。
このように、p型リサーフ層8以外にp型ガードリング層20が備えられるような場合に関しても、第1実施形態と同様の効果を得ることが可能となる。
なお、本実施形態のSiC半導体装置の製造方法に関しては、第1実施形態で説明した図3の製造工程に対して、p型リサーフ層8の形成工程において、p型ガードリング層20を同時に形成することが必要になるが、それ以外に関しては同様である。
(第5実施形態)
本発明の第5実施形態について説明する。本実施形態のSiC半導体装置は、第4実施形態に対して導体層9の構成を変更したものであり、その他に関しては第4実施形態と同様であるため、異なる部分についてのみ説明する。
本発明の第5実施形態について説明する。本実施形態のSiC半導体装置は、第4実施形態に対して導体層9の構成を変更したものであり、その他に関しては第4実施形態と同様であるため、異なる部分についてのみ説明する。
図7は、本実施形態にかかるSBD10を備えたSiC半導体装置を構成する半導体チップの断面図である。この図に示すように、本実施形態では、パッシベーション膜6にトレンチ6bを形成し、このトレンチ6b内において絶縁膜3上に導体層9を配置した構造としている。このように、パッシベーション膜6に形成したトレンチ6b内に導体層9を配置することで、導体層9がp型ガードリング層20に直接接触した状態となり、導体層9にて電位を均一にできるため、p型ガードリング層20の電位を固定することが可能となる。したがって、よりp型ガードリング層20内での電位の偏りを抑制することが可能となり、半導体チップの表面の電位に加えて半導体内部の電位も瞬時に固定できる。これにより、より側面放電が起こり難くなるようにでき、さらに側面放電に起因する素子破壊を抑制することができる。
なお、本実施形態のSiC半導体装置の製造方法に関しては、第4実施形態に対してパッシベーション膜6を形成した後にトレンチ6bの形成工程を行うことが必要になるが、その後は、上記と同様に、金属層の配置してパターニングすることによる導体層9の形成工程等を行えば良い。また、トレンチ6bの形成工程に関しては、パッシベーション膜6に対して開口部6aを形成する工程と同時に行うことができるため、これらを同時に行えば、第1実施形態に対する追加工程を無くすことも可能となる。なお、本実施形態においても、ショットキー電極4が直接n-型ドリフト層2およびp型リサーフ層8の表面に形成されることになるため、ショットキー接触させたい位置にのみショットキー電極4が配置されるようなパターンにする必要がある。
(他の実施形態)
(1)上記第1実施形態では、パッシベーション膜6の下方に絶縁膜3が配置される構造としたが、必ずしも絶縁膜3がなければならない訳ではなく、ショットキー接触させたい位置にのみショットキー電極4が配置されるような構造であっても構わない。逆に、第5実施形態では、絶縁膜3が形成されていない例を示したが、パッシベーション膜6の下方に絶縁膜3が配置される構造とし、絶縁膜3にもコンタクトホールを形成するような構造としても構わない。
(1)上記第1実施形態では、パッシベーション膜6の下方に絶縁膜3が配置される構造としたが、必ずしも絶縁膜3がなければならない訳ではなく、ショットキー接触させたい位置にのみショットキー電極4が配置されるような構造であっても構わない。逆に、第5実施形態では、絶縁膜3が形成されていない例を示したが、パッシベーション膜6の下方に絶縁膜3が配置される構造とし、絶縁膜3にもコンタクトホールを形成するような構造としても構わない。
(2)また、上記第2、第3、第5実施形態では、パッシベーション膜6にトレンチ6bを形成し、そのトレンチ6b内に導体層9を配置するようにしたが、予め導体層9を形成しておき、その後にパッシベーション膜6を配置しても構わない。この場合、導体層9上のパッシベーション膜6を除去する必要も無いし、導体層9をショットキー電極4もしくは配線電極5と同じ材質のもので構成すれば、ショットキー電極4もしくは配線電極5を形成する際に導体層9も同時に形成すれば良いため、導体層9を形成するためのみに必要な工程を削除することも可能となる。
なお、導体層9をp型リサーフ層8やp型ガードリング層20に直接接触させる場合、導体層9がオーミック接触となるようにするのが好ましい。しかしながら、導体層9をショットキー電極4と同じ材質とする場合、ショットキー電極4をn-型ドリフト層2に対してショットキー接触させなければならないため、導体層9をオーミック接触にするために行う熱処理時の温度を調整する必要がある。すなわち、図8に示すように、熱処理時の温度とバリアハイトの関係は接触させるSiC層の不純物濃度によって変動し、不純物濃度が濃いほど低い温度でバリアハイトが低くなる。このため、n-型ドリフト層2とp型リサーフ層8もしくはp型ガードリング層20の不純物濃度の差を利用し、n-型ドリフト層2の不純物濃度ではバリアハイトが高く、p型リサーフ層8やp型ガードリング層20の不純物濃度ではバリアハイトが低くなるような温度となるように熱処理時の温度を選択すれば良い。例えば、材料としてNiを用いる場合、400〜600℃の温度を選択することで、上記関係を満たすことができる。
(3)また、上記第1〜第2実施形態では、導体層9を1つのみ設ける場合について説明したが、導体層9を多重リング構造としても構わない。そして、多重リング構造とする場合、第4、第5実施形態のようにp型ガードリング層20を備える構造であれば、各p型ガードリング層20の上方に各導体層9が配置されるようにすると、すべてのp型ガードリング層20に関して電位の偏りを抑制できるため、より側面放電を抑制することが可能となる。
(4)また、上記第4実施形態では、p型リサーフ層8がショットキー電極4と接触し、p型ガードリング層20がフローティング状態となる場合を例に挙げ、p型ガードリング層20の方がp型リサーフ層8よりもより電位の偏りが発生し易くなると説明したが、p型リサーフ層8がフローティング状態となる場合もあり、その場合にはp型リサーフ層8の上方にも導体層9を配置するのが好ましい。
(5)また、上記各実施形態では、セル部(アクティブ領域)に形成する縦型パワー素子としてSBD10を例に挙げたが、SBD10に限るものではなく、他の縦型パワー素子、例えば縦型MOSFET、IGBT、J−FETなど、半導体チップに表面電極と裏面電極とが形成されるような構造であれば、どのようなものであっても本発明を適用することができる。
1 n+型基板
1a 主表面
1b 裏面
2 n-型ドリフト層
3 絶縁膜
3a 開口部
4 ショットキー電極
5 配線電極
6 パッシベーション膜
6a 開口部
6b トレンチ
7 裏面電極
8 p型リサーフ層
9 導体層
10 SBD
20 p型ガードリング層
1a 主表面
1b 裏面
2 n-型ドリフト層
3 絶縁膜
3a 開口部
4 ショットキー電極
5 配線電極
6 パッシベーション膜
6a 開口部
6b トレンチ
7 裏面電極
8 p型リサーフ層
9 導体層
10 SBD
20 p型ガードリング層
Claims (12)
- 主表面(1a)および裏面(1b)を有し、炭化珪素からなる基板(1)と、
前記基板(1)の前記主表面(1a)上に形成され、前記基板(1)よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層(2)と、
前記ドリフト層(2)におけるセル部に形成された半導体素子(10)と、
前記ドリフト層(2)上において、前記半導体素子(10)と電気的に接続された表面電極(4、5)と、
前記表面電極(4、5)の外縁部を覆いつつ、前記セル部の外周部において前記ドリフト層(2)を覆うように配置され、前記表面電極(4、5)を露出させる開口部(6a)が備えられたパッシベーション膜(6)と、
前記基板(1)の裏面(1b)において、前記半導体素子(10)と電気的に接続された裏面電極(7)と、を有してなり、チップ単位に分割されて半導体チップとされた炭化珪素半導体装置であって、
前記半導体チップにおける前記ドリフト層(2)よりも上方において、前記表面電極(4、5)から離間しつつ、該表面電極(4、5)を囲むように配置された導体層(9)が備えられていることを特徴とする炭化珪素半導体装置。 - 前記導電層(9)は、前記パッシベーション膜(6)上において、前記開口部(6a)を囲むように形成されていることを特徴とする請求項1に記載の炭化珪素半導体装置。
- 前記パッシベーション膜(6)には、前記開口部(6a)を囲むように形成されたトレンチ(6b)が備えられ、
前記導電層(9)は、前記トレンチ(6b)内に配置されていることを特徴とする請求項1に記載の炭化珪素半導体装置。 - 前記導電層(9)は、前記パッシベーション膜(6)の下において、前記開口部(6a)を囲むように形成されていることを特徴とする請求項1に記載の炭化珪素半導体装置。
- 前記セル部の外周領域に配置される終端構造として、前記ドリフト層(2)の表層部には、前記セル部を囲む第2導電型層(8、20)が配置されており、
前記導体層(9)は、前記第2導電型層(8、20)の上部に形成されていることを特徴とする請求項1ないし4のいずれか1つに記載の炭化珪素半導体装置。 - 前記第2導電型層(8、20)がフロ−ティング状態とされていることを特徴とする請求項5に記載の炭化珪素半導体装置。
- 前記セル部の外周領域に配置される終端構造として、前記ドリフト層(2)の表層部には、前記セル部を囲む第2導電型層(8、20)が配置されており、
前記導体層(9)は、前記第2導電型層(8、20)に接した構造とされていることを特徴とする請求項1、3および4のいずれか1つに記載の炭化珪素半導体装置。 - 前記第2導電型層は、リサーフ層(8)であることを特徴とする請求項5または7に記載の炭化珪素半導体装置。
- 前記第2導電型層は、ガードリング層(20)であることを特徴とする請求項5ないし8のいずれか1つに記載の炭化珪素半導体装置。
- 前記ガードリング層(20)は複数備えられた多重リング構造とされており、
前記導体層(9)は、複数のガードリング層(20)それぞれの上部に1つずつ備えられていることを特徴とする請求項9に記載の炭化珪素半導体装置。 - 前記導体層(9)は、前記表面電極(4、5)に含まれる金属層と同材料で構成されていることを特徴とする請求項3、4および7のいずれか1つに記載の炭化珪素半導体装置。
- 主表面(1a)および裏面(1b)を有し、炭化珪素からなる基板(1)と、
前記基板(1)の前記主表面(1a)上に形成され、前記基板(1)よりも低不純物濃度とされた第1導電型の炭化珪素からなるドリフト層(2)と、
前記ドリフト層(2)におけるセル部に形成された半導体素子(10)と、
前記ドリフト層(2)上において、前記半導体素子(10)と電気的に接続された表面電極(4、5)と、
前記表面電極(4、5)の外縁部を覆いつつ、前記セル部の外周部において前記ドリフト層(2)を覆うように配置され、前記表面電極(4、5)を露出させる開口部(6a)が備えられたパッシベーション膜(6)と、
前記基板(1)の裏面(1b)において、前記半導体素子(10)と電気的に接続された裏面電極(7)と、を有してなり、チップ単位に分割されて半導体チップとされた炭化珪素半導体装置の製造方法であって、
前記ドリフト層(2)上に、金属層を配置した後、該金属層をパターニングすることにより前記表面電極(4、5)を形成する工程と、
前記表面電極(4、5)の上に前記パッシベーション膜(6)を配置したのち、該パッシベーション膜(6)をパターニングすることにより前記開口部(6a)を形成する工程とを有し、
前記表面電極(4、5)を形成する工程では、前記金属層をパターニングすることにより、前記表面電極(4、5)から離間しつつ、該表面電極(4、5)を囲む導体層(9)を同時に形成することを特徴とする炭化珪素半導体装置の製造方法。
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