JP6010773B2 - 半導体素子及びその製造方法 - Google Patents
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Description
(半導体素子の構造)
本開示の第1の実施形態に係る半導体素子100について、図1から6を参照して説明する。図1は、本実施形態に係る半導体素子100の概略を示す平面図である。図2は、半導体素子100の第2電極160を除いた状態の概略を示す平面図である。図3は、半導体素子100における第2導電型領域及び第1電極の配置を説明するための平面図である。図4は図2におけるA−A’部分の概略を示す断面図、図5は図2におけるB−B’部分の概略を示す断面図、図6は図2におけるC−C’部分の概略を示す断面図である。
次に、図7から11を参照して、本開示の第1の実施形態に係る半導体素子の動作を説明する。図7及び9から11は、本実施形態に係る半導体素子100の断面の一部を拡大して示す断面図である。図7及び9から11には、ドリフト層102の一部、第1電極159の一部、第2電極160の一部、及び第2導電型領域155の一部のみを記している。図8は、半導体素子の順方向の電流電圧特性を模式的に示す図である。
次に、本実施形態に係る半導体素子100の製造方法について図12から17を用いて説明する。図12から17は、本実施形態に係る半導体素子100の製造方法の一部を示す断面図である。図12(a)、図13(a)、図14(a)、図15(a)、図16(a)及び図17(a)は、図2に示すA−A’断面の一部を示し、図12(b)、図13(b)、図14(b)、図15(b)、図16(b)及び図17(b)は、図2に示すB−B’断面の一部を示す。
次に、本実施形態に係る半導体素子の変形例について、図18を参照して説明する。図18は、本実施形態に係る半導体素子における、第1電極の配置の変形例を示す平面図である。
次に、本開示の第2の実施形態に係る半導体素子について、図19及び20を参照して説明する。図19は、本実施形態に係る半導体素子の第2導電型領域155の配置の一部を示す平面図である。図19では、複数の第2導電型領域155のうち、互いに隣接する5つの第2導電型領域155のみが示されている。図20は、本実施形態に係る半導体素子における第2導電型領域及び第1電極の配置の一部を示す平面図である。
次に、第2の実施形態に係る半導体素子の変形例について、図21及び22を参照して説明する。図21及び22は、第2の実施形態に係る半導体素子における、第1電極の配置の変形例を示す平面図である。
(半導体素子の構造)
次に、本開示の第3の実施形態に係る半導体素子500の構造について、図23及び24を参照して説明する。図23は、本実施形態に係る半導体素子500の概略を示す平面図である。図24は、半導体素子500の一部の概略を示す断面図である。
次に、本実施形態に係る半導体素子500の製造方法について図25から29を用いて説明する。図25から29は、本実施形態に係る半導体素子500の製造方法の一部を示す断面図である。
101 半導体基板
102 ドリフト層(第1炭化珪素半導体層)
103 ボディ領域
104 ソース領域(不純物領域)
105 コンタクト領域
106 チャネル層(第2炭化珪素半導体層)
107 ゲート絶縁膜
108 ゲート電極
109 ソース電極
110 第3電極
111 層間絶縁膜
112 上部電極
114 主面
116 バリア金属層
153 ガードリング領域
154 FLR領域
155 第2導電型領域
159,359,459,559,659,759,859,959,969,979 第1電極
160,260 第2電極
201,301 第1の第2導電型領域群
202,302 第2の第2導電型領域群
211,311 第1の第2導電型領域
212,312 第2の第2導電型領域
213,313 第3の第2導電型領域
220,320 第1の第2導電型領域,第2の第2導電型領域及び第3の第2導電型領域により囲まれる領域
222,322 ドリフト層の一部分(第3部分)
230,232,330 マスク
255,257 イオン注入領域
259 第1金属層
261 コンタクト注入領域
263 ソース注入領域
502 第1半導体素子部
504,704 第2半導体素子部
506 ユニットセル
Claims (18)
- 主面を有する第1導電型の半導体基板、
前記半導体基板の前記主面上に配置された第1導電型の第1炭化珪素半導体層、
前記第1炭化珪素半導体層内に配置された複数の第2導電型領域をそれぞれ含む複数の第2導電型領域群、
前記第1炭化珪素半導体層上に配置され、前記第1炭化珪素半導体層とショットキー接合を形成する第1電極、
前記第1炭化珪素半導体層上に配置され、前記第1電極と電気的に接続されており、かつ前記第1炭化珪素半導体層とショットキー接合を形成する第2電極、及び
前記半導体基板の裏面上に配置された第3電極を備え、
前記複数の第2導電型領域群は、
前記半導体基板の前記主面に垂直な方向からみて、互いに間隔を空けて一方向に沿って配置された複数の前記第2導電型領域を含む第1の第2導電型領域群、及び
前記半導体基板の前記主面に垂直な方向からみて、互いに前記間隔を空けて前記一方向に沿って配置された複数の前記第2導電型領域を含む第2の第2導電型領域群を含み、
前記第2の第2導電型領域群は前記第1の第2導電型領域群と平行に配置されており、
前記第2電極は、前記第1の第2導電型領域群及び前記第2の第2導電型領域群に含まれる互いに隣接する2つの前記第2導電型領域間における前記第1炭化珪素半導体層の少なくとも一部分であって、前記互いに隣接する2つの前記第2導電型領域のそれぞれと接する第1部分を覆うように配置され、
前記第1の第2導電型領域群に含まれる前記互いに隣接する2つの前記第2導電型領域を、それぞれ第1の第2導電型領域及び第2の第2導電型領域とし、
前記第2の第2導電型領域群に含まれ、前記第1の第2導電型領域及び前記第2の第2導電型領域に隣接する前記第2導電型領域を、第3の第2導電型領域とすると、
前記第1電極は、前記第1の第2導電型領域、前記第2の第2導電型領域及び前記第3の第2導電型領域により囲まれる領域における前記第1炭化珪素半導体層のうち、前記第1の第2導電型領域からの距離、前記第2の第2導電型領域からの距離及び前記第3の第2導電型領域からの距離が互いに等しい位置上を覆うように配置され、
前記第1電極と前記第1炭化珪素半導体層との間のショットキー障壁は前記第2電極と前記第1炭化珪素半導体層との間のショットキー障壁より大きく、
前記第2の第2導電型領域群は前記第1の第2導電型領域群と前記間隔を空けて配置されており、
前記第2電極は、前記第1の第2導電型領域と前記第3の第2導電型領域との間の領域における前記第1炭化珪素半導体層のうち、前記第1の第2導電型領域からの距離及び前記第3の第2導電型領域からの距離がいずれも前記間隔の半分以下である部分の上に、さらに配置されている半導体素子。 - 前記第1の第2導電型領域群及び前記第2の第2導電型領域群に含まれる前記互いに隣接する2つの前記第2導電型領域間における前記第1炭化珪素半導体層のうち、前記第2電極と接する前記第1部分の面積は、前記互いに隣接する2つの前記第2導電型領域間における前記第1炭化珪素半導体層のうち、前記第1電極と接する第2部分の面積よりも大きい、請求項1に記載の半導体素子。
- 前記第1電極は、前記第1の第2導電型領域、前記第2の第2導電型領域及び前記第3の第2導電型領域により囲まれる領域における前記第1炭化珪素半導体層のうち、前記第1の第2導電型領域からの距離、前記第2の第2導電型領域からの距離及び前記第3の第2導電型領域からの距離がいずれも前記間隔の半分より長い第3部分を全て覆うように配置されている、請求項1または2に記載の半導体素子。
- 前記半導体基板の前記主面に垂直な方向からみて、前記第1の第2導電型領域群及び前記第2の第2導電型領域群に含まれる前記複数の第2導電型領域が格子状に配置されている、請求項1から3のいずれかに記載の半導体素子。
- 前記半導体基板の前記主面に垂直な方向からみて、前記第1の第2導電型領域群及び前記第2の第2導電型領域群に含まれる前記複数の第2導電型領域が千鳥状に配置されている、請求項1から3のいずれかに記載の半導体素子。
- 前記第1導電型がn型であり、
前記第1電極に含まれる金属の仕事関数は前記第2電極に含まれる金属の仕事関数より大きい、請求項1から5のいずれかに記載の半導体素子。 - 前記第1電極に含まれる金属がNiまたはMoであり、前記第2電極に含まれる金属がTiであるか、または
前記第1電極に含まれる金属がTi、Ni及びMoからなる群から選択される1つであり、前記第2電極に含まれる金属がAlである、請求項6に記載の半導体素子。 - 前記第1電極及び前記第2電極が同一元素を含む、請求項1から5のいずれかに記載の半導体素子。
- 前記第1炭化珪素半導体層内に配置された第2導電型のボディ領域と、
前記ボディ領域内に配置された第1導電型の不純物領域と、
前記ボディ領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
前記不純物領域と電気的に接続されたソース電極とをさらに備え、
前記第2電極と前記ソース電極とが電気的に接続されている、請求項1から8のいずれかに記載の半導体素子。 - 少なくとも前記ボディ領域と前記ゲート絶縁膜との間に配置された第1導電型の第2炭化珪素半導体層をさらに備える、請求項9に記載の半導体素子。
- 前記ソース電極上に配置され、前記ソース電極と電気的に接続された上部電極をさらに備え、
前記上部電極と前記第2電極とが同一材料で構成されている、請求項9または10に記載の半導体素子。 - 前記ソース電極上に配置され、前記ソース電極と電気的に接続されたバリア金属層と、
前記バリア金属層上に配置され、前記バリア金属層と電気的に接続された上部電極とをさらに備え、
前記バリア金属層と前記第1電極とが同一材料で構成されている、請求項9または10に記載の半導体素子。 - 前記上部電極と前記第2電極とが同一材料で構成されている、請求項12に記載の半導体素子。
- (a)主面を有する第1導電型の半導体基板を準備する工程、
(b)前記半導体基板の前記主面上に第1導電型の第1炭化珪素半導体層を形成する工程、
(c)前記第1炭化珪素半導体層内に複数の第2導電型領域を形成することにより、前記複数の第2導電型領域をそれぞれ含む複数の第2導電型領域群を得る工程、
(d)前記第1炭化珪素半導体層内に第2導電型のボディ領域を形成する工程、
(e)前記ボディ領域内に第1導電型の不純物領域を形成する工程、
(f)前記ボディ領域上にゲート絶縁膜を形成する工程、
(g)前記ゲート絶縁膜上にゲート電極を形成する工程、
(h)前記不純物領域と電気的に接続されるようにソース電極を形成する工程、
(i)前記半導体基板の裏面上に第3電極を形成する工程、
(j)前記第1炭化珪素半導体層上に、前記第1炭化珪素半導体層とショットキー接合を形成する第1電極を形成する工程、及び
(k)前記第1炭化珪素半導体層上に、前記第1炭化珪素半導体層とショットキー接合を形成し、かつ前記第1電極及び前記ソース電極と電気的に接続されるように第2電極を形成する工程を含み、
前記複数の第2導電型領域群は、
前記半導体基板の前記主面に垂直な方向からみて、互いに間隔を空けて一方向に沿って配置された複数の前記第2導電型領域を含む第1の第2導電型領域群、及び
前記半導体基板の前記主面に垂直な方向からみて、互いに前記間隔を空けて前記一方向に沿って配置された複数の前記第2導電型領域を含む第2の第2導電型領域群を含み、
前記第2の第2導電型領域群は前記第1の第2導電型領域群と平行に配置されており、
前記第2電極は、前記第1の第2導電型領域群及び前記第2の第2導電型領域群に含まれる互いに隣接する2つの前記第2導電型領域間における前記第1炭化珪素半導体層の少なくとも一部分であって、前記互いに隣接する2つの前記第2導電型領域のそれぞれと接する第1部分を覆うように配置され、
前記第1の第2導電型領域群に含まれる前記互いに隣接する2つの前記第2導電型領域を、それぞれ第1の第2導電型領域及び第2の第2導電型領域とし、
前記第2の第2導電型領域群に含まれ、前記第1の第2導電型領域及び前記第2の第2導電型領域に隣接する前記第2導電型領域を、第3の第2導電型領域とすると、
前記第1電極は、前記第1の第2導電型領域、前記第2の第2導電型領域及び前記第3の第2導電型領域により囲まれる領域における前記第1炭化珪素半導体層のうち、前記第1の第2導電型領域からの距離、前記第2の第2導電型領域からの距離及び前記第3の第2導電型領域からの距離が互いに等しい位置上を覆うように配置され、
前記第1電極と前記第1炭化珪素半導体層との間のショットキー障壁は前記第2電極と前記第1炭化珪素半導体層との間のショットキー障壁より大きく、
前記第2の第2導電型領域群は前記第1の第2導電型領域群と前記間隔を空けて配置されており、
前記第2電極は、前記第1の第2導電型領域と前記第3の第2導電型領域との間の領域における前記第1炭化珪素半導体層のうち、前記第1の第2導電型領域からの距離及び前記第3の第2導電型領域からの距離がいずれも前記間隔の半分以下である部分の上に、さらに配置されている半導体素子の製造方法。 - 前記工程(e)の後に、少なくとも前記ボディ領域上に第1導電型の第2炭化珪素半導体層を形成する工程をさらに含み、
前記工程(f)において、前記第2炭化珪素半導体層上に前記ゲート絶縁膜が形成される、請求項14に記載の半導体素子の製造方法。 - (l)前記ソース電極上に、前記ソース電極と電気的に接続されるように、前記第2電極と同一材料で構成される上部電極を形成する工程をさらに含み、
前記工程(k)と前記工程(l)とは同時に行われる、請求項14または15に記載の半導体素子の製造方法。 - (m)前記ソース電極上に、前記ソース電極と電気的に接続されるように、前記第1電極と同一材料で構成されるバリア金属層を形成する工程、及び
(n)前記バリア金属層上に、前記バリア金属層と電気的に接続されるように上部電極を形成する工程をさらに含み、
前記工程(j)と前記工程(m)とは同時に行われる、請求項14または15に記載の半導体素子の製造方法。 - 前記工程(k)と前記工程(n)とは同時に行われる、請求項17に記載の半導体素子の製造方法。
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