JP2015188066A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】順方向電流特性の向上と、逆方向のリーク電流の低減とを実現する半導体素子を提供する。【解決手段】半導体素子１００は、第１導電型の第１炭化珪素半導体層１０２内に間隔Ｓを空けて一方向に配置された複数の第２導電型領域１５５を含み互いに平行に配置された第１及び第２の第２導電型領域群、並びに第１炭化珪素半導体層とショットキー接合を形成する第１電極１５９及び第２電極を備える。第１電極１５９は、第１の第２導電型領域群に含まれ互いに隣接する第１及び第２の第２導電型領域からの距離、並びに第２の第２導電型領域群に含まれ第１及び第２の第２導電型領域に隣接する第３の第２導電型領域からの距離が等しい位置上を覆うように配置され、第１電極・第１炭化珪素半導体層間のショットキー障壁は第２電極・第１炭化珪素半導体層間のショットキー障壁より大きい。【選択図】図２

Description

本開示は、半導体素子及びその製造方法に関する。特に、炭化珪素を含む半導体素子及びその製造方法に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きくかつ高硬度の半導体材料である。ＳｉＣは、例えば、スイッチング素子及び整流素子などのパワー素子に応用されている。ＳｉＣを用いたパワー素子は、Ｓｉを用いたパワー素子に比べて、例えば、電力損失を低減することができるという利点がある。
ＳｉＣを用いた代表的な半導体素子は、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）及びショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ−Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）である。金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。また、ジャンクションバリアショットキーダイオード（Ｊｕｃｔｉｏｎ−ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ−Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＪＢＳ）はＳＢＤの一種である。
ＪＢＳは、第１導電型の半導体層と、第１導電型の半導体層と接して配置された複数の第２導電型領域と、第１導電型の半導体層及び複数の第２導電型領域とショットキー接合を構成するショットキー電極とを備えている。複数の第２導電型領域により、ＪＢＳはＳＢＤに比べて、ＪＢＳに逆バイアスが印加されたときのリーク電流が低減する。
ＪＢＳにおいて、第１導電型の半導体層上に配置されたショットキー電極と、第２導電型領域上に配置されたショットキー電極とを異なる金属で構成することにより、ＪＢＳに逆バイアスが印加されたときのリーク電流をさらに低減することが提案されている（例えば、特許文献１参照）。
特許文献１には、第１導電型の半導体層のうち、第２導電型領域の周辺部を除く第１導電型の半導体層上に配置された第１ショットキー電極と、第２導電型領域上及びその周辺部の第１半導体層上に配置された第２ショットキー電極とを備えたＪＢＳが開示されている。このＪＢＳにおいて、第１ショットキー電極には仕事関数の大きい金属が用いられ、第２ショットキー電極には仕事関数の小さい金属が用いられている。この構成により、第１導電型の半導体層及び第２導電型領域がともに第２ショットキー電極で覆われている場合に比べて、ＪＢＳに逆バイアスが印加されたときのリーク電流がさらに低減される。
特開２００５−２４３７１５号公報
しかしながら、特許文献１に記載されたＪＢＳでは、第２導電型領域の周辺部を除く第１導電型の半導体層が全て、仕事関数の大きい金属により構成された第１ショットキー電極により覆われているため、ダイオードの順方向電流の立ち上がり電圧が大きくなっていた。
そこで、本明細書に開示される技術は、順方向電流特性の向上と、逆方向のリーク電流の低減とを実現することができる半導体素子及びその製造方法を提供する。
本開示の一態様に係る半導体素子は、主面を有する第１導電型の半導体基板、前記半導体基板の前記主面上に配置された第１導電型の第１炭化珪素半導体層、前記第１炭化珪素半導体層内に配置された複数の第２導電型領域をそれぞれ含む複数の第２導電型領域群、前記第１炭化珪素半導体層上に配置され、前記第１炭化珪素半導体層とショットキー接合を形成する第１電極、前記第１炭化珪素半導体層上に配置され、前記第１電極と電気的に接続されており、かつ前記第１炭化珪素半導体層とショットキー接合を形成する第２電極、及び前記半導体基板の裏面上に配置された第３電極を備え、前記複数の第２導電型領域群は、前記半導体基板の前記主面に垂直な方向からみて、互いに間隔を空けて一方向に沿って配置された複数の前記第２導電型領域を含む第１の第２導電型領域群、及び前記半導体基板の前記主面に垂直な方向からみて、互いに前記間隔を空けて前記一方向に沿って配置された複数の前記第２導電型領域を含む第２の第２導電型領域群を含み、前記第２の第２導電型領域群は前記第１の第２導電型領域群と平行に配置されており、前記第２電極は、前記第１の第２導電型領域群及び前記第２の第２導電型領域群に含まれる互いに隣接する２つの前記第２導電型領域間における前記第１炭化珪素半導体層の少なくとも一部分であって、前記互いに隣接する２つの前記第２導電型領域のそれぞれと接する第１部分を覆うように配置され、前記第１の第２導電型領域群に含まれる前記互いに隣接する２つの前記第２導電型領域を、それぞれ第１の第２導電型領域及び第２の第２導電型領域とし、前記第２の第２導電型領域群に含まれ、前記第１の第２導電型領域及び前記第２の第２導電型領域に隣接する前記第２導電型領域を、第３の第２導電型領域とすると、前記第１電極は、前記第１の第２導電型領域、前記第２の第２導電型領域及び前記第３の第２導電型領域により囲まれる領域における前記第１炭化珪素半導体層のうち、前記第１の第２導電型領域からの距離、前記第２の第２導電型領域からの距離及び前記第３の第２導電型領域からの距離が互いに等しい位置上を覆うように配置され、前記第１電極と前記第１炭化珪素半導体層との間のショットキー障壁は前記第２電極と前記第１炭化珪素半導体層との間のショットキー障壁より大きい。
また、本開示の一態様に係る半導体素子の製造方法は、（ａ）主面を有する第１導電型の半導体基板を準備する工程、（ｂ）前記半導体基板の前記主面上に第１導電型の第１炭化珪素半導体層を形成する工程、（ｃ）前記第１炭化珪素半導体層内に複数の第２導電型領域を形成することにより、前記複数の第２導電型領域をそれぞれ含む複数の第２導電型領域群を得る工程、（ｄ）前記第１炭化珪素半導体層内に第２導電型のボディ領域を形成する工程、（ｅ）前記ボディ領域内に第１導電型の不純物領域を形成する工程、（ｆ）前記ボディ領域上にゲート絶縁膜を形成する工程、（ｇ）前記ゲート絶縁膜上にゲート電極を形成する工程、（ｈ）前記不純物領域と電気的に接続されるようにソース電極を形成する工程、（ｉ）前記半導体基板の裏面上に第３電極を形成する工程、（ｊ）前記第１炭化珪素半導体層上に、前記第１炭化珪素半導体層とショットキー接合を形成する第１電極を形成する工程、及び（ｋ）前記第１炭化珪素半導体層上に、前記第１炭化珪素半導体層とショットキー接合を形成し、かつ前記第１電極及び前記ソース電極と電気的に接続されるように第２電極を形成する工程を含み、前記複数の第２導電型領域群は、前記半導体基板の前記主面に垂直な方向からみて、互いに間隔を空けて一方向に沿って配置された複数の前記第２導電型領域を含む第１の第２導電型領域群、及び前記半導体基板の前記主面に垂直な方向からみて、互いに前記間隔を空けて前記一方向に沿って配置された複数の前記第２導電型領域を含む第２の第２導電型領域群を含み、前記第２の第２導電型領域群は前記第１の第２導電型領域群と平行に配置されており、前記第２電極は、前記第１の第２導電型領域群及び前記第２の第２導電型領域群に含まれる互いに隣接する２つの前記第２導電型領域間における前記第１炭化珪素半導体層の少なくとも一部分であって、前記互いに隣接する２つの前記第２導電型領域のそれぞれと接する第１部分を覆うように配置され、前記第１の第２導電型領域群に含まれる前記互いに隣接する２つの前記第２導電型領域を、それぞれ第１の第２導電型領域及び第２の第２導電型領域とし、前記第２の第２導電型領域群に含まれ、前記第１の第２導電型領域及び前記第２の第２導電型領域に隣接する前記第２導電型領域を、第３の第２導電型領域とすると、前記第１電極は、前記第１の第２導電型領域、前記第２の第２導電型領域及び前記第３の第２導電型領域により囲まれる領域における前記第１炭化珪素半導体層のうち、前記第１の第２導電型領域からの距離、前記第２の第２導電型領域からの距離及び前記第３の第２導電型領域からの距離が互いに等しい位置上を覆うように配置され、前記第１電極と前記第１炭化珪素半導体層との間のショットキー障壁は前記第２電極と前記第１炭化珪素半導体層との間のショットキー障壁より大きい。
なお、これらの包括的または具体的な態様は、システム、または方法で実現されてもよく、システム、装置、および方法の任意な組み合わせで実現されてもよい。
本明細書において開示される半導体素子及びその製造方法によると、順方向電流特性の向上と、逆方向のリーク電流の低減とを実現する半導体素子及びその製造方法を提供することができる。
本開示の第１の実施形態に係る半導体素子の概略を示す平面図 本開示の第１の実施形態に係る半導体素子の第２電極を除いた状態の概略を示す平面図 （ａ）は本開示の第１の実施形態に係る半導体素子における第２導電型領域の配置を説明するための平面図（ｂ）は同半導体素子における第１電極の配置を説明するための平面図 本開示の第１の実施形態に係る半導体素子の図２におけるＡ−Ａ’部分の概略を示す断面図 本開示の第１の実施形態に係る半導体素子の図２におけるＢ−Ｂ’部分の概略を示す断面図 本開示の第１の実施形態に係る半導体素子の図２におけるＣ−Ｃ’部分の概略を示す断面図 （ａ）は本開示の第１の実施形態に係る半導体素子の図２おけるＡ−Ａ’部分の一部に流れる順方向電流を説明するための断面図（ｂ）は同半導体素子の図２おけるＢ−Ｂ’部分の一部に流れる順方向電流を説明するための断面図（ｃ）は同半導体素子の図２おけるＣ−Ｃ’部分の一部に流れる順方向電流を説明するための断面図 本開示の１の実施形態に係る半導体素子の順方向の電流電圧特性を模式的に示す図 （ａ）は本開示の第１の実施形態に係る半導体素子の図２おけるＡ−Ａ’部分の一部での空乏層の一状態を示す断面図（ｂ）は同半導体素子の図２おけるＢ−Ｂ’部分の一部での空乏層の一状態を示す断面図（ｃ）は同半導体素子の図２おけるＣ−Ｃ’部分の一部での空乏層の一状態を示す断面図 （ａ）は本開示の第１の実施形態に係る半導体素子の図２おけるＡ−Ａ’部分の一部での空乏層の他の状態を示す断面図（ｂ）は同半導体素子の図２おけるＢ−Ｂ’部分の一部での空乏層の他の状態を示す断面図（ｃ）は同半導体素子の図２おけるＣ−Ｃ’部分の一部での空乏層の他の状態を示す断面図 （ａ）は本開示の第１の実施形態に係る半導体素子の図２おけるＡ−Ａ’部分の一部での空乏層の他の状態を示す断面図（ｂ）は同半導体素子の図２おけるＢ−Ｂ’部分の一部での空乏層の他の状態を示す断面図（ｃ）は同半導体素子の図２おけるＣ−Ｃ’部分の一部での空乏層の他の状態を示す断面図 （ａ）本開示の第１の実施形態に係る半導体素子の製造方法の一部を示す図２におけるＡ−Ａ’部分の一部の断面図（ｂ）は同半導体素子の製造方法の一部を示す図２におけるＢ−Ｂ’部分の一部の断面図 （ａ）本開示の第１の実施形態に係る半導体素子の製造方法の一部を示す図２におけるＡ−Ａ’部分の一部の断面図（ｂ）は同半導体素子の製造方法の一部を示す図２におけるＢ−Ｂ’部分の一部の断面図 （ａ）本開示の第１の実施形態に係る半導体素子の製造方法の一部を示す図２におけるＡ−Ａ’部分の一部の断面図（ｂ）は同半導体素子の製造方法の一部を示す図２におけるＢ−Ｂ’部分の一部の断面図 （ａ）本開示の第１の実施形態に係る半導体素子の製造方法の一部を示す図２におけるＡ−Ａ’部分の一部の断面図（ｂ）は同半導体素子の製造方法の一部を示す図２におけるＢ−Ｂ’部分の一部の断面図 （ａ）本開示の第１の実施形態に係る半導体素子の製造方法の一部を示す図２におけるＡ−Ａ’部分の一部の断面図（ｂ）は同半導体素子の製造方法の一部を示す図２におけるＢ−Ｂ’部分の一部の断面図 （ａ）本開示の第１の実施形態に係る半導体素子の製造方法の一部を示す図２におけるＡ−Ａ’部分の一部の断面図（ｂ）は同半導体素子の製造方法の一部を示す図２におけるＢ−Ｂ’部分の一部の断面図 本開示の第１の実施形態に係る半導体素子における第１電極の配置の変形例を示す平面図 本開示の第２の実施形態に係る半導体素子における第２導電型領域の配置の一部を示す平面図 本開示の第２の実施形態に係る半導体素子における第１電極の配置の一部を示す平面図 本開示の第２の実施形態に係る半導体素子における第１電極の配置の変形例を示す平面図 本開示の第２の実施形態に係る半導体素子における第１電極の配置の変形例を示す平面図 本開示の第３の実施形態に係る半導体素子の概略を示す平面図 本開示の第３の実施形態に係る半導体素子の一部の概略を示す断面図 本開示の第３の実施形態に係る半導体素子の製造方法の一部を示す断面図 本開示の第３の実施形態に係る半導体素子の製造方法の一部を示す断面図 本開示の第３の実施形態に係る半導体素子の製造方法の一部を示す断面図 本開示の第３の実施形態に係る半導体素子の製造方法の一部を示す断面図 本開示の第３の実施形態に係る半導体素子の製造方法の一部を示す断面図 本開示の第３の実施形態に係る半導体素子の製造方法の一部の変形例を示す断面図 本開示の第３の実施形態に係る半導体素子の変形例の一部の概略を示す断面図 本開示の第１の実施形態に係る半導体素子における第１電極の配置の変形例の概略を示す平面図
本開示の一態様に係る半導体素子は、主面を有する第１導電型の半導体基板、半導体基板の主面上に配置された第１導電型の第１炭化珪素半導体層、第１炭化珪素半導体層内に配置された複数の第２導電型領域をそれぞれ含む複数の第２導電型領域群、第１炭化珪素半導体層上に配置され、第１炭化珪素半導体層とショットキー接合を形成する第１電極、第１炭化珪素半導体層上に配置され、第１電極と電気的に接続されており、かつ第１炭化珪素半導体層とショットキー接合を形成する第２電極、及び半導体基板の裏面上に配置された第３電極を備える。複数の第２導電型領域群は、半導体基板の主面に垂直な方向からみて、互いに間隔（以下、間隔Ｓとする）を空けて一方向に沿って配置された複数の第２導電型領域を含む第１の第２導電型領域群、及び半導体基板の主面に垂直な方向からみて、互いに上記間隔Ｓを空けて上記一方向に沿って配置された複数の第２導電型領域を含む第２の第２導電型領域群を含み、第２の第２導電型領域群は第１の第２導電型領域群と平行に配置されている。第２電極は、第１の第２導電型領域群及び第２の第２導電型領域群に含まれる互いに隣接する２つの第２導電型領域間における第１炭化珪素半導体層の少なくとも一部分であって、互いに隣接する２つの第２導電型領域のそれぞれと接する第１部分を覆うように配置されている。第１の第２導電型領域群に含まれる互いに隣接する２つの第２導電型領域を、それぞれ第１の第２導電型領域及び第２の第２導電型領域とし、第２の第２導電型領域群に含まれ、第１の第２導電型領域及び第２の第２導電型領域に隣接する第２導電型領域を、第３の第２導電型領域とする。第１電極は、第１の第２導電型領域、第２の第２導電型領域及び第３の第２導電型領域により囲まれる領域における第１炭化珪素半導体層のうち、第１の第２導電型領域からの距離、第２の第２導電型領域からの距離及び第３の第２導電型領域からの距離が互いに等しい位置上を覆うように配置されている。第１電極と第１炭化珪素半導体層との間のショットキー障壁は第２電極と第１炭化珪素半導体層との間のショットキー障壁より大きい。
第１の第２導電型領域、第２の第２導電型領域及び第３の第２導電型領域により囲まれる領域における第１炭化珪素半導体層のうち、第１の第２導電型領域からの距離、第２の第２導電型領域からの距離及び第３の第２導電型領域からの距離が等しい位置は、第２導電型領域から延びる空乏層が最も到達し難い。このため、この部分では、半導体素子に対して逆バイアスが印加された際にリーク電流が発生しやすい。本明細書において開示される半導体素子は、第１炭化珪素半導体層のうちリーク電流が発生しやすい部分上に、第１炭化珪素半導体層との間に形成されるショットキー障壁が第２電極よりも大きい第１電極が配置されているので、第１炭化珪素半導体層上の全体に第２電極が配置されている場合に比べて、逆方向のリーク電流を低減することができる。一方、第１の第２導電型領域群及び第２の第２導電型領域群に含まれる互いに隣接する２つの第２導電型領域間における第１炭化珪素半導体層の少なくとも一部分であって、互いに隣接する２つの第２導電型領域のそれぞれと接する第１部分は、第２導電型領域から延びる空乏層が拡がりやすい部分である。この第１部分を覆うように、第１炭化珪素半導体層との間に形成されるショットキー障壁が第１電極よりも小さい第２電極が配置されている。これにより、第１炭化珪素半導体層上の全体に第１電極が配置されている場合に比べて、ダイオードの順方向電流の立ち上がり電圧が小さくなる。よって、本明細書において開示される半導体素子は、順方向電流特性が向上し、かつ逆方向のリーク電流が低減されたダイオードとして機能することができる。
本開示の他の態様に係る半導体素子において、第１の第２導電型領域群及び第２の第２導電型領域群に含まれる互いに隣接する２つの第２導電型領域間における第１炭化珪素半導体層のうち、第２電極と接する第１部分の面積は、互いに隣接する２つの第２導電型領域間における第１炭化珪素半導体層のうち、第１電極と接する第２部分の面積よりも大きくてもよい。
これにより、半導体素子の順方向電流特性をさらに向上させることができる。
本開示の他の態様に係る半導体素子の第１電極は、第１の第２導電型領域、第２の第２導電型領域及び第３の第２導電型領域により囲まれる領域における第１炭化珪素半導体層のうち、第１の第２導電型領域からの距離、第２の第２導電型領域からの距離及び第３の第２導電型領域からの距離がいずれも上記間隔Ｓの半分より長い第３部分を全て覆うように配置されていてもよい。
第１の第２導電型領域、第２の第２導電型領域及び第３の第２導電型領域により囲まれる領域における第１炭化珪素半導体層のうち、第１の第２導電型領域からの距離、第２の第２導電型領域からの距離及び第３の第２導電型領域からの距離がいずれも上記間隔Ｓの半分より長い部分は、第１の第２導電型領域群及び第２の第２導電型領域群に含まれる互いに隣接する２つの第２導電型領域間における第１炭化珪素半導体層に比べて、第２導電型領域から延びる空乏層が拡がり難い。このため、この部分では、半導体素子に対して逆バイアスが印加された際にリーク電流が発生しやすい。本明細書において開示される半導体素子は、第１炭化珪素半導体層のうちリーク電流が発生しやすい部分を全て覆うように、第１炭化珪素半導体層との間に形成されるショットキー障壁が第２電極よりも大きい第１電極が配置されているので、第１炭化珪素半導体層上の全体に第２電極が配置されている場合に比べて、逆方向のリーク電流をより低減することができる。
本開示の他の態様に係る半導体素子において、第２の第２導電型領域群は第１の第２導電型領域群と上記間隔Ｓを空けて配置されており、第２電極は、第１の第２導電型領域と第３の第２導電型領域との間の領域における第１炭化珪素半導体層のうち、第１の第２導電型領域からの距離及び第３の第２導電型領域からの距離がいずれも上記間隔Ｓの半分以下である第４部分の上に、さらに配置されていてもよい。
第１の第２導電型領域と第３の第２導電型領域との間の領域における第１炭化珪素半導体層のうち、第１の第２導電型領域からの距離及び第３の第２導電型領域からの距離がいずれも上記間隔Ｓの半分以下である部分は、第１の第２導電型領域群及び第２の第２導電型領域群に含まれる互いに隣接する２つの第２導電型領域間における第１炭化珪素半導体層と同様に、第２導電型領域から延びる空乏層が拡がりやすい。したがって、この部分の上に、第１炭化珪素半導体層との間に形成されるショットキー障壁が第１電極よりも小さい第２電極が配置されることにより、順方向電流特性をさらに向上させることができる。
本開示の他の態様に係る半導体素子において、半導体基板の主面に垂直な方向からみて、第１の第２導電型領域群及び第２の第２導電型領域群に含まれる複数の第２導電型領域が格子状に配置されていてもよい。
また、本開示の他の態様に係る半導体素子において、半導体基板の主面に垂直な方向からみて、第１の第２導電型領域群及び第２の第２導電型領域群に含まれる複数の第２導電型領域が千鳥状に配置されていてもよい。
本開示の他の態様に係る半導体素子において、第１導電型がｎ型である場合、第１電極に含まれる金属の仕事関数は、第２電極に含まれる金属の仕事関数より大きくてもよい。また、第１導電型がｐ型である場合、第１電極に含まれる金属の仕事関数は、第２電極に含まれる金属の仕事関数より小さくてもよい。
このようにすると、第１電極と第１炭化珪素半導体層との間のショットキー障壁を、第２電極と第１炭化珪素半導体層との間のショットキー障壁よりも大きくすることができる。
炭化珪素との間でショットキー接合を形成することができる金属としては、例えば、Ａｌ、Ｔｉ、Ｍｏ、Ｎｉ等が挙げられる。Ａｌ、Ｔｉ、Ｍｏ、Ｎｉの順に仕事関数が大きくなる。
そこで、半導体素子の第１電極及び第２電極に含まれる金属の組み合わせは、例えば、以下の組み合わせであってもよい。第１電極に含まれる金属がＴｉ、Ｎｉ及びＭｏからなる群から選択される１つであり、第２電極に含まれる金属がＡｌであってもよい。第１電極に含まれる金属がＮｉまたはＭｏであり、第２電極に含まれる金属がＴｉであってもよい。第１電極に含まれる金属がＮｉであり、第２電極に含まれる金属がＭｏであってもよい。
本開示の他の態様に係る半導体素子の第１電極及び第２電極が同一元素を含んでいてもよい。第１電極及び第２電極が同じ種類の金属を含んでいる場合であっても、例えば、第１電極形成後のみに熱処理を行うことにより、第１電極と第１炭化珪素半導体層との間のショットキー障壁を第２電極と第１炭化珪素半導体層との間のショットキー障壁よりも大きくすることができる。
本開示の他の態様に係る半導体素子は、第１炭化珪素半導体層内に配置された第２導電型のボディ領域と、ボディ領域内に配置された第１導電型の不純物領域と、ボディ領域上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極と、不純物領域と電気的に接続されたソース電極とをさらに備え、第２電極とソース電極とが電気的に接続されていてもよい。
このようにすると、上記のダイオードとして機能する部分に加えて、ＭＩＳＦＥＴとして機能する部分を１つの半導体基板上に備えた半導体素子を得ることができる。
本開示の他の態様に係る半導体素子は、少なくともボディ領域とゲート絶縁膜との間に配置された第１導電型の第２炭化珪素半導体層をさらに備えていてもよい。
このようにすると、上記のダイオードとして機能する部分に加えて、蓄積型ＭＩＳＦＥＴとして機能する部分を１つの半導体基板上に備えた半導体素子を得ることができる。
本開示の他の態様に係る半導体素子は、ソース電極上に配置され、ソース電極と電気的に接続された上部電極をさらに備え、上部電極と第２電極とが同一材料で構成されていてもよい。
このようにすると、上部電極と第２電極とを同じ工程で形成することが可能となるので、工程数を減少させることができる。したがって、半導体素子の製造コストを低減することができる。
本開示の他の態様に係る半導体素子は、ソース電極上に配置され、ソース電極と電気的に接続されたバリア金属層と、バリア金属層上に配置され、バリア金属層と電気的に接続された上部電極とをさらに備え、バリア金属層と第１電極とが同一材料で構成されていてもよい。
このようにすると、バリア金属層と第１電極とを同じ工程で形成することが可能となるので、工程数を減少させることができる。したがって、半導体素子の製造コストを低減することができる。
ここで、上記のように、半導体素子の上部電極と第２電極とが同一材料で構成されていてもよい。
本開示の一態様に係る導体素子の製造方法は、（ａ）主面を有する第１導電型の半導体基板を準備する工程、（ｂ）半導体基板の主面上に第１導電型の第１炭化珪素半導体層を形成する工程、（ｃ）第１炭化珪素半導体層内に複数の第２導電型領域を形成することにより、複数の第２導電型領域をそれぞれ含む複数の第２導電型領域群を得る工程、（ｄ）第１炭化珪素半導体層内に第２導電型のボディ領域を形成する工程、（ｅ）ボディ領域内に第１導電型の不純物領域を形成する工程、（ｆ）ボディ領域上にゲート絶縁膜を形成する工程、（ｇ）ゲート絶縁膜上にゲート電極を形成する工程、（ｈ）不純物領域と電気的に接続されるようにソース電極を形成する工程、（ｉ）半導体基板の裏面上に第３電極を形成する工程、（ｊ）第１炭化珪素半導体層上に、第１炭化珪素半導体層とショットキー接合を形成する第１電極を形成する工程、及び（ｋ）第１炭化珪素半導体層上に、第１炭化珪素半導体層とショットキー接合を形成し、かつ第１電極及びソース電極と電気的に接続されるように第２電極を形成する工程を含む。複数の第２導電型領域群は、半導体基板の主面に垂直な方向からみて、互いに間隔Ｓを空けて一方向に沿って配置された複数の第２導電型領域を含む第１の第２導電型領域群、及び半導体基板の主面に垂直な方向からみて、互いに上記間隔Ｓを空けて上記一方向に沿って配置された複数の第２導電型領域を含む第２の第２導電型領域群を含み、第２の第２導電型領域群は第１の第２導電型領域群と平行に配置されている。第２電極は、第１の第２導電型領域群及び第２の第２導電型領域群に含まれる互いに隣接する２つの第２導電型領域間における第１炭化珪素半導体層の少なくとも一部分であって、互いに隣接する２つの第２導電型領域のそれぞれと接する第１部分を覆うように配置されている。第１の第２導電型領域群に含まれる互いに隣接する２つの第２導電型領域を、それぞれ第１の第２導電型領域及び第２の第２導電型領域とし、第２の第２導電型領域群に含まれ、第１の第２導電型領域及び第２の第２導電型領域に隣接する第２導電型領域を、第３の第２導電型領域とする。第１電極は、第１の第２導電型領域、第２の第２導電型領域及び第３の第２導電型領域により囲まれる領域における第１炭化珪素半導体層のうち、第１の第２導電型領域からの距離、第２の第２導電型領域からの距離及び第３の第２導電型領域からの距離が互いに等しい位置上を覆うように配置されている。第１電極と第１炭化珪素半導体層との間のショットキー障壁は第２電極と第１炭化珪素半導体層との間のショットキー障壁より大きい。
この製造方法によると、ダイオードとして機能する部分及びＭＩＳＦＥＴとして機能する部分を備えた、本明細書において開示される半導体素子を、１つの基板上に形成することができる。
本開示の他の態様に係る半導体素子の製造方法は、工程（ｅ）の後に、少なくともボディ領域上に第１導電型の第２炭化珪素半導体層を形成する工程をさらに含み、工程（ｆ）において、第２炭化珪素半導体層上にゲート絶縁膜が形成されてもよい。
この製造方法によると、ダイオードとして機能する部分及び蓄積型ＭＩＳＦＥＴとして機能する部分を備えた、本明細書において開示される半導体素子を、１つの基板上に形成することができる。
本開示の他の態様に係る半導体素子の製造方法は、（ｌ）ソース電極上に、ソース電極と電気的に接続されるように、第２電極と同一材料で構成される上部電極を形成する工程をさらに含み、工程（ｋ）と工程（ｌ）とは同時に行われてもよい。
このようにすると、上部電極と第２電極とを同じ工程で形成することが可能となるので、工程数を減少させることができる。したがって、半導体素子の製造コストを低減することができる。
本開示の他の態様に係る半導体素子の製造方法は、（ｍ）ソース電極上に、ソース電極と電気的に接続されるように、第１電極と同一材料で構成されるバリア金属層を形成する工程、及び（ｎ）バリア金属層上に、バリア金属層と電気的に接続されるように上部電極を形成する工程をさらに含み、工程（ｊ）と工程（ｍ）とは同時に行われてもよい。
このようにすると、バリア金属層と第１電極とを同じ工程で形成することが可能となるので、工程数を減少させることができる。したがって、半導体素子の製造コストを低減することができる。
ここで、工程（ｋ）と工程（ｎ）とは同時に行われてもよい。
このようにすると、上部電極と第２電極とを同じ工程で形成することが可能となるので、工程数をさらに減少させることができる。したがって、半導体素子の製造コストをさらに低減することができる。
以下、図面を参照しながら、本開示の実施形態について説明する。以下の実施形態では、第１導電型がｎ型、第２導電型がｐ型である例について示すが、これに限定されない。本開示の実施形態において、第１導電型がｐ型、第２導電型がｎ型であってもよい。
（第１の実施形態）
（半導体素子の構造）
本開示の第１の実施形態に係る半導体素子１００について、図１から６を参照して説明する。図１は、本実施形態に係る半導体素子１００の概略を示す平面図である。図２は、半導体素子１００の第２電極１６０を除いた状態の概略を示す平面図である。図３は、半導体素子１００における第２導電型領域及び第１電極の配置を説明するための平面図である。図４は図２におけるＡ−Ａ’部分の概略を示す断面図、図５は図２におけるＢ−Ｂ’部分の概略を示す断面図、図６は図２におけるＣ−Ｃ’部分の概略を示す断面図である。
図４から６に示すように、半導体素子１００は、第１導電型の半導体基板１０１、及び半導体基板１０１の主面１１４上に配置された第１導電型の第１炭化珪素半導体層であるドリフト層１０２を備えている。ドリフト層１０２の表面の一部内には、複数の第２導電型領域１５５が配置されている。ドリフト層１０２上には、第１電極１５９及び第２電極１６０が配置されている。本実施形態に係る半導体素子１００では、第２電極１６０は第１電極１５９上にも配置されている。第１電極１５９及び第２電極１６０は、いずれもドリフト層１０２とショットキー接合を形成している。第１電極１５９とドリフト層１０２との間のショットキー障壁は、第２電極１６０とドリフト層１０２との間のショットキー障壁よりも大きい。半導体基板１０１の主面１１４と対向する面である裏面上には、第３電極１１０が配置されている。第３電極１１０は、半導体基板１０１とオーミック接合を形成している。
図１、２及び４に示すように、ドリフト層１０２の表面の一部内には、複数の第２導電型領域１５５を囲むように、第２導電型のガードリング領域１５３が配置されている。ドリフト層１０２の表面の一部内には、ガードリング領域１５３を囲むように、第２導電型の電界制限リング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ：以下、ＦＬＲと略称する）領域１５４が配置されている。第２電極１６０は、第２電極１６０の端がガードリング領域１５３上に位置するように配置されている。
本実施形態に係る半導体素子１００において、複数の第２導電型領域１５５は、半導体基板１０１の主面１１４に垂直な方向からみて格子状に配置されている。図２に示すように、半導体基板１０１の主面１１４に垂直な方向からみて、複数の第２導電型領域１５５は、縦方向及び横方向に周期的に配置されている。
図３は、半導体素子１００における第２導電型領域１５５及び第１電極１５９の配置を説明するための平面図である。図３では、複数の第２導電型領域１５５のうち、互いに隣接する４つの第２導電型領域１５５のみが示されている。図２及び図３（ａ）に示すように、半導体素子１００は、複数の第２導電型領域１５５をそれぞれ含む第１の第２導電型領域群２０１及び第２の第２導電型領域群２０２を備えている。第１の第２導電型領域群２０１及び第２の第２導電型領域群２０２の各々において、複数の第２導電型領域１５５は、半導体基板１０１の主面１１４に垂直な方向からみて、互いに間隔Ｓを空けて一方向に沿って配置されている。第２の第２導電型領域群２０２は第１の第２導電型領域群２０１と平行に配置されている。本実施形態に係る半導体素子１００では、第２の第２導電型領域群２０２は第１の第２導電型領域群２０１と上記間隔Ｓを空けて配置されている。
ここで、図３（ａ）に示すように、第１の第２導電型領域群２０１に含まれる互いに隣接する２つの第２導電型領域１５５を、それぞれ第１の第２導電型領域２１１及び第２の第２導電型領域２１２とし、第２の第２導電型領域群２０２に含まれ、第１の第２導電型領域２１１及び第２の第２導電型領域２１２に隣接する第２導電型領域１５５を第３の第２導電型領域２１３と定義する。図３（ａ）に示すように、第２の第２導電型領域２１２は、第３の第２導電型領域２１３と間隔Ｔを空けて斜め方向に隣接している。本実施形態の半導体素子１００において、間隔Ｔは間隔Ｓの√２倍に相当する。
図３（ｂ）に示されているドリフト層１０２の一部分２２２は、第１の第２導電型領域２１１、第２の第２導電型領域２１２及び第３の第２導電型領域２１３により囲まれる領域２２０におけるドリフト層１０２のうち、第１の第２導電型領域２１１からの距離、第２の第２導電型領域２１２からの距離及び第３の第２導電型領域２１３からの距離がいずれも上記間隔Ｓの半分よりも長い部分に相当する。ドリフト層１０２の一部分２２２は、本開示における第３部分に相当する。
第１電極１５９は、上記ドリフト層１０２の一部分２２２の少なくとも一部の上に配置されている。図３（ｂ）に示す点Ｐは、上記領域２２０におけるドリフト層１０２のうち、第１の第２導電型領域２１１からの距離、第２の第２導電型領域２１２からの距離及び第３の第２導電型領域２１３からの距離が等しい位置である。本実施形態に係る半導体素子１００では、図２及び図３（ｂ）に示すように、第１電極１５９は点Ｐ上を覆うように配置されている。また、本実施形態に係る半導体素子１００では、図２に示すように、第１電極１５９は上記ドリフト層１０２の一部分２２２の全てを覆うように配置されている。
第２電極１６０は第１電極１５９と電気的に接続されている。図２及び４に示すように、第２電極１６０は、第１の第２導電型領域群２０１及び第２の第２導電型領域群２０２に含まれる互いに隣接する２つの第２導電型領域１５５間におけるドリフト層１０２上に配置されている。本実施形態に係る半導体素子１００では、図２及び５に示すように、第２電極１６０は、第１の第２導電型領域２１１と第３の第２導電型領域２１３との間の領域におけるドリフト層１０２のうち、第１の第２導電型領域２１１からの距離及び第３の第２導電型領域２１３からの距離がいずれも上記間隔Ｓの半分以下である第４部分の上にさらに配置されている。また、本実施形態に係る半導体素子１００では、図４及び６に示すように、第２電極１６０は第２導電型領域１５５上にも配置されている。
第１導電型がｎ型の場合、第１電極１５９の材料には、例えば、第２電極１６０の材料よりも仕事関数の大きい材料が選択される。第１導電型がｐ型の場合は、第１電極１５９の材料には、例えば、第２電極１６０よりも仕事関数の小さい材料が選択される。
（半導体素子の動作）
次に、図７から１１を参照して、本開示の第１の実施形態に係る半導体素子の動作を説明する。図７及び９から１１は、本実施形態に係る半導体素子１００の断面の一部を拡大して示す断面図である。図７及び９から１１には、ドリフト層１０２の一部、第１電極１５９の一部、第２電極１６０の一部、及び第２導電型領域１５５の一部のみを記している。図８は、半導体素子の順方向の電流電圧特性を模式的に示す図である。
図７（ａ）、図７（ｂ）及び図７（ｃ）は、それぞれ半導体素子１００のＡ−Ａ’断面、Ｂ−Ｂ’断面及びＣ−Ｃ’断面の一部を示す。
図７（ａ）に示すように、Ａ−Ａ’断面において、ドリフト層１０２は、第１電極１５９及び第２電極１６０のうち第２電極１６０のみと接している。Ａ−Ａ’断面において、複数の第２導電型領域１５５は互いに間隔Ｓを空けて周期的に配置されている。図７（ｂ）に示すように、Ｂ−Ｂ’断面において、ドリフト層１０２は第１電極１５９及び第２電極１６０と接している。図７（ｃ）に示すように、Ｃ−Ｃ’断面において、ドリフト層１０２は、第１電極１５９及び第２電極１６０のうち第１電極１５９のみと接している。図２に示すように、Ｃ−Ｃ’断面は、半導体基板１０１の主面１１４に垂直な方向からみて、半導体素子１００上面の対角線を含む断面である。このため、Ｃ−Ｃ’断面において、隣接する２つの第２導電型領域１５５の間隔Ｔは上記間隔Ｓよりも大きい。間隔Ｔは、（√２）×Ｓに相当する。
第１電極１５９とドリフト層１０２との間のショットキー障壁の高さ、及び第２電極１６０とドリフト層１０２との間のショットキー障壁の高さをそれぞれφ１、φ２とする。第１電極１５９とドリフト層１０２との間のショットキー障壁は、第２電極１６０とドリフト層１０２との間のショットキー障壁より大きいため、φ１＞φ２となる。第２導電型領域１５５とドリフト層１０２とはｐｎ接合を形成しており、その拡散電位をφｐｎとする。第２導電型領域１５５及びドリフト層１０２がいずれも４Ｈ−ＳｉＣの場合、φｐｎは室温で３Ｖ程度である。
φｐｎ＞φ１＞φ２の場合の半導体素子１００の動作を、以下において説明する。第２電極１６０と第３電極１１０との間に第２電極１６０側が正となるように電圧Ｖを印加する。この電圧を順方向電圧とし、このときに流れる電流を順方向電流とする。第１電極１５９は第２電極１６０と電気的に接続されているため、第１電極１５９は第２電極１６０と同電位となる。
第２電極１６０と第３電極１１０との間に印加される電圧Ｖを、０からＶ＞φ２となるように増加させると、図７（ａ）及び図７（ｂ）に示すように、第２電極１６０がドリフト層１０２と接している部分から電流ｉ２が流れ始める。
Ｖ＞φ１となるように第２電極１６０と第３電極１１０との間に印加される電圧Ｖをさらに増加させると、図７（ｂ）及び図７（ｃ）に示すように、電流ｉ２に加えて、第１電極１５９がドリフト層１０２と接している部分から電流ｉ１が流れ始める。
以上により、半導体素子１００の順方向電流は、電流ｉ１と電流ｉ２とを合計した電流となる。図８において、実線ＤＦは半導体素子１００の電流電圧特性、破線ＤＦ１は電流ｉ１の電圧特性を示し、破線ＤＦ２は電流ｉ２の電圧特性を示す。図８において、電流ｉ１及び電流ｉ２の立ち上がり電圧をそれぞれＶ１及びＶ２で示す。立ち上がり電圧は、例えば、半導体素子に流れる電流が１ｍＡとなるときに、半導体素子に印加される電圧で定義される。第２電極１６０と第３電極１１０との間に印加される電圧Ｖを０から増加させると、まず電流ｉ２が流れ始めることから、半導体素子１００の立ち上がり電圧は電流ｉ２により決定される。
特許文献１に記載されたＪＢＳでは、ドリフト層上に配置されている電極が第１電極のみであるため、特許文献１に記載されたＪＢＳの順方向の電流電圧特性は破線ＤＦ１に示す特性となる。これに対して本実施形態に係る半導体素子は、ドリフト層上に第１電極及び第２電極が配置されているため、特許文献１に記載されたＪＢＳに比べて順方向電流の立ち上がり電圧を小さくすることができる。
なお、図８では図示していないが、第２電極１６０と第３電極１１０との間に印加される電圧Ｖをさらに増加させると図７（ａ）及び図７（ｃ）に示す電流ｉ３が流れ始める。電流ｉ３は、第２導電型領域１５５とドリフト層１０２との間のｐｎ接合を流れる電流である。したがって、電流ｉ３は、電圧Ｖが上記ｐｎ接合の拡散電位φｐｎより大きくなったときに流れ始める。電流ｉ３が流れるように半導体素子１００を用いる場合は、半導体素子１００はＭＰＳ（Ｍｅｒｇｅｄ ｐｎ−ｊｕｎｃｔｉｏｎ ａｎｄ Ｓｃｈｏｔｔｋｙ−ｂａｒｒｉｅｒ ｄｉｏｄｅ）ダイオードとして機能する。ＭＰＳダイオードとして機能させる場合は、第２導電型領域１５５の上面に接する電極は、第２導電型領域１５５とオーミック接合を形成していることが好ましい。
次に、図９から１１を参照して、第３電極１１０の電位を基準とする第２電極１６０の電位がφ２以下となるように、第２電極１６０と第３電極１１０との間に電圧を印加した場合の半導体素子１００の動作について説明する。第３電極１１０の電位を基準とする第２電極１６０の電位がφ２以下になると、第１電極１５９とドリフト層１０２との間及び第２電極１６０とドリフト層との間に空乏層が形成される。ショットキー障壁の高さまたはｐｎ接合の拡散電位をφとすると、ｐｎ接合を構成するｎ型半導体に対してｐ型半導体のドーパント濃度が十分に大きいとき、ｎ型半導体側に延びる空乏層の幅ｗは以下の式で表現される。
Figure 2015188066
ここで、εは半導体の誘電率、Ｖは半導体素子のカソード電極を基準としてアノード電極に印加される電圧、ｑは電荷素量、Ｎｄはｎ型半導体のドーパント濃度を表す。カソード電極は第３電極１１０に相当し、アノード電極は第１電極１５９及び第２電極１６０に相当する。半導体素子１００においてはφ２＜φ１＜φｐｎであるため、第２電極１６０、第１電極１５９、及び第２導電型領域１５５からドリフト層１０２内に延びる空乏層の幅をそれぞれｗ２、ｗ１、ｗ３とすると、ｗ２＜ｗ１＜ｗ３となる。
図９から１１は、本実施形態に係る半導体素子１００において、第１電極１５９、第２電極１６０、及び第２導電型領域１５５からドリフト層１０２内に延びる空乏層の状態を示す図である。図９（ａ）、図１０（ａ）及び図１１（ａ）は半導体素子１００のＡ−Ａ’断面の一部を示し、図９（ｂ）、図１０（ｂ）及び図１１（ｂ）は半導体素子１００のＢ−Ｂ’断面の一部を示し、図９（ｃ）、図１０（ｃ）及び図１１（ｃ）は半導体素子１００のＣ−Ｃ’断面の一部を示す。図９から１１においては、ドリフト層１０２内に延びる空乏層の端部の位置を点線で示している。
図９は、第２導電型領域１５５から延びる空乏層が、隣接する第２導電型領域１５５から延びる空乏層とつながっていない場合における空乏層の状態を示す図である。図９（ａ）及び図９（ｃ）に示す第２導電型領域１５５とドリフト層１０２との界面からは、ｐｎ接合による幅ｗ３の空乏層が拡がる。図９（ａ）及び図９（ｂ）に示す第２電極１６０とドリフト層１０２との界面からは、ショットキー障壁による幅ｗ２の空乏層が拡がる。図９（ｂ）及び図９（ｃ）に示す第１電極１５９とドリフト層１０２との界面からは、ショットキー障壁による幅ｗ１の空乏層が拡がる。上記の通り、空乏層の幅ｗ１、ｗ２、ｗ３は、ｗ２＜ｗ１＜ｗ３の関係を満たす。
次に、第２電極１６０と第３電極１１０との間に印加される電圧を大きくして、第２導電型領域１５５から延びる空乏層が、隣接する第２導電型領域１５５から延びる空乏層とつながった状態を図１０に示す。図１０（ａ）では、隣接する第２導電型領域１５５間で空乏層がつながっているため、第２電極１６０とドリフト層１０２との界面の下のドリフト層１０２は、第２導電型領域１５５から延びる空乏層により保護される。この空乏層により、第２電極１６０とドリフト層１０２との界面の下のドリフト層１０２における半導体素子１００のリーク電流が遮断される。図１０（ｂ）で示すＢ−Ｂ’断面において、第２電極１６０とドリフト層１０２との界面の下のドリフト層１０２は、図２からわかるように、紙面手前及び奥方向において、第２導電型領域１５５に挟まれている。第２導電型領域１５５から延びる空乏層が隣接する第２導電型領域１５５から延びる空乏層とつながっているため、Ｂ−Ｂ’断面において、第２電極１６０と接しているドリフト層１０２内に厚い空乏層がみられる。したがって、図１０（ｂ）においても、第２電極１６０とドリフト層１０２との界面の下のドリフト層１０２は、第２導電型領域１５５から延びる空乏層により保護される。この空乏層により、第２電極１６０とドリフト層１０２との界面の下のドリフト層１０２における半導体素子１００のリーク電流が遮断される。ここで、第２導電型領域１５５のドリフト層１０２表面からの深さをｄｐと定義すると、この空乏層の幅は概ねｗ３＋ｄｐで表される。図１０（ｂ）及び図１０（ｃ）に示す第１電極１５９とドリフト層１０２との界面からは、ショットキー障壁による幅ｗ１の空乏層が拡がる。
ドリフト層上に配置されている電極が第２電極のみである従来のＪＢＳでは、Ｂ−Ｂ’断面及びＣ−Ｃ’断面における隣接するｐｎ接合による空乏層の間に存在するショットキー障壁による空乏層の幅はｗ２となる。これに対して本実施形態に係る半導体素子は、Ｂ−Ｂ’断面及びＣ−Ｃ’断面においてドリフト層上に第１電極が配置されているため、従来のＪＢＳに比べて、Ｂ−Ｂ’断面及びＣ−Ｃ’断面における隣接するｐｎ接合による空乏層の間に存在するショットキー障壁による空乏層が厚くなる。したがって、本実施形態に係る半導体素子は逆方向のリーク電流を低減することができる。
次に、第３電極１１０に対する第２電極１６０の電位が十分に負になるように、第２電極１６０と第３電極１１０との間に電圧が印加されることにより、第２導電型領域１５５から延びる空乏層が、第１電極１５９の下でつながった状態を図１１に示す。この場合、図１１（ａ）、（ｂ）及び（ｃ）に示すすべての断面においてｐｎ接合による空乏層が拡がる。この空乏層により、図１１（ａ）、（ｂ）及び（ｃ）に示すすべての断面において、リーク電流が遮断される。
（半導体素子の製造方法）
次に、本実施形態に係る半導体素子１００の製造方法について図１２から１７を用いて説明する。図１２から１７は、本実施形態に係る半導体素子１００の製造方法の一部を示す断面図である。図１２（ａ）、図１３（ａ）、図１４（ａ）、図１５（ａ）、図１６（ａ）及び図１７（ａ）は、図２に示すＡ−Ａ’断面の一部を示し、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）、図１５（ｂ）、図１６（ｂ）及び図１７（ｂ）は、図２に示すＢ−Ｂ’断面の一部を示す。
まず、半導体基板１０１を準備する。半導体基板１０１は、例えば、抵抗率が０．０２Ωｃｍ程度である低抵抗のｎ型４Ｈ−ＳｉＣオフカット基板である。
図１２（ａ）及び（ｂ）に示すように、半導体基板１０１の上に高抵抗でｎ型のドリフト層１０２をエピタキシャル成長により形成する。ドリフト層１０２を形成する前に、半導体基板１０１上に、ｎ型で高不純物濃度のＳｉＣによって構成されるバッファー層を堆積してもよい。バッファー層の不純物濃度は、例えば、１×１０１８ｃｍ−３であり、バッファー層の厚さは、例えば、１μｍである。ドリフト層１０２は、例えば、ｎ型４Ｈ−ＳｉＣによって構成され、不純物濃度及び膜厚は、例えばそれぞれ１×１０１６ｃｍ−３及び１０μｍである。
次に、図１３（ａ）及び（ｂ）に示すように、ドリフト層１０２の上に、例えばＳｉＯ２からなるマスク２３０を形成した後、例えばＡｌイオンをドリフト層１０２に注入する。例えば、注入されるＡｌイオンの濃度が２×１０１８ｃｍ−３程度であり、注入されるＡｌイオンの深さが０．５から１．０μｍ程度となるように、イオン注入のエネルギーとドーズ量とを調整する。ここでいう深さとは、ドリフト層表面から、注入されたＡｌイオンの濃度がドリフト層のｎ型不純物濃度と等しくなる位置までの距離に相当する。この工程で形成されるイオン注入領域２５５は、後にｐ型の第２導電型領域１５５となる。図示しないが、イオン注入領域２５５を形成する際に、ガードリング領域１５３及びＦＬＲ領域１５４を形成するためのイオン注入も同時に実施する。この注入を同時に実施することにより、ガードリング領域１５３、ＦＬＲ領域１５４及び第２導電型領域１５５の、半導体基板１０１の主面に垂直な方向における不純物濃度の深さプロファイルは同じとなる。
次に、図１４（ａ）及び（ｂ）に示すように、マスク２３０を除去後、１５００から１９００℃程度の温度で熱処理することにより、第２導電型領域１５５が形成される。なお、熱処理実施前にドリフト層１０２の表面にカーボン膜を堆積し、熱処理後にカーボン膜を除去してもよい。また、その後に、ドリフト層１０２表面に熱酸化膜を形成後、その熱酸化膜をエッチングで除去することにより、ドリフト層１０２表面を清浄化してもよい。図７に示す隣接する第２導電型領域１５５の間隔Ｓは、例えば２μｍである。間隔Ｓは、第２電極１６０の仕事関数に応じて設定される。間隔Ｓは０．５から１０μｍ程度であってもよい。また、第２導電型領域１５５の幅は０．５から５μｍ程度であってもよい。
次に、半導体基板１０１の裏面側に、例えばＮｉを２００ｎｍ程度堆積した後、約１０００℃で熱処理することにより第３電極１１０を形成する。第３電極１１０は半導体基板１０１とオーミック接合を形成する。
次に、図１５（ａ）及び（ｂ）に示すように、後に第１電極１５９となる第１金属層２５９をドリフト層１０２上に堆積する。第１金属層２５９として、例えば、１００ｎｍ程度の厚さのＴｉ層を形成してもよい。次に、フォトレジストを用いてマスク２３２を形成後、例えば、ウェットエッチングにより第１金属層２５９のうちマスク２３２で開口された部分を除去する。これにより第１金属層２５９がパターニングされる。
次に、図１６（ａ）及び（ｂ）に示すように、パターニングされた第１金属層２５９を有する半導体基板１０１を１００℃以上７００℃以下の温度で熱処理することにより、第１電極１５９が形成される。第１電極１５９は、ドリフト層１０２とショットキー接合を形成する。例えば、第１金属層２５９がＴｉ層である場合、この熱処理により、ドリフト層１０２との間で形成されるショットキー障壁の高さφ１を変化させることができる。例えば４００℃程度の熱処理を施すことにより、熱処理しない状態に比べてショットキー障壁の高さφ１を大きくすることができる。
次に、図１７（ａ）及び（ｂ）に示すように、第１電極１５９を有するドリフト層１０２上に、第２電極１６０として、例えばＡｌ層を堆積する。第２電極１６０の材料としては、例えば、上記熱処理後の第１電極１５９に含まれる金属よりも仕事関数が小さい金属を選択する。第２電極１６０は、例えば図１に示すように、所望の形にエッチングされる。
この後、必要に応じて、ＦＬＲ領域１５４を覆うパッシベーション膜を形成後、第３電極１１０上に金属電極を形成することにより、半導体素子１００が得られる。パッシベーション膜としては、例えばＳｉＯ２膜、ＳｉＮ膜、ポリイミド膜等が挙げられる。金属電極として、例えば。第３電極１１０に接する側からＴｉ／Ｎｉ／Ａｇの順に積層された電極を用いてもよい。
（変形例１）
次に、本実施形態に係る半導体素子の変形例について、図１８を参照して説明する。図１８は、本実施形態に係る半導体素子における、第１電極の配置の変形例を示す平面図である。
図１８（ａ）に示す変形例では、第１電極３５９が第２導電型領域１５５の一部に重なるように配置されている。図１８（ｂ）に示す変形例では、第１電極４５９が第２導電型領域１５５と接触しないように配置されている。本実施形態に係る半導体素子１００では、第１電極１５９の平面形状が正方形状である例について説明したが、第１電極の平面形状はこれに限定されない。図１８（ｃ）に示す変形例では、第１電極５５９の平面形状が菱形状である。第１電極の平面形状は、例えば、他の多角形状または円形状であってもよい。
図１８（ａ）から（ｃ）に示すいずれの変形例においても、第１電極は、半導体基板１０１の主面１１４に垂直な方向からみて、少なくとも、斜め方向に互いに隣接する２つの第２導電型領域１５５の間の領域の中心を覆うように配置されている。本実施形態に係る半導体素子１００において、斜め方向に互いに隣接する２つの第２導電型領域１５５の間の領域の中心は、第１の第２導電型領域２１１、第２の第２導電型領域２１２及び第３の第２導電型領域２１３により囲まれる領域２２０におけるドリフト層１０２のうち、第１の第２導電型領域２１１からの距離、第２の第２導電型領域２１２からの距離及び第３の第２導電型領域２１３からの距離が等しい位置である点Ｐに相当する。点Ｐは、ドリフト層１０２の表面において、互いに隣接する第２導電型領域１５５の角から拡がる空乏層が最もつながりにくい位置である。したがって、図１８（ａ）から（ｃ）に示す変形例はいずれも、点Ｐを覆うように第１電極が配置されているため、第１の実施形態に係る半導体素子１００と同様に、逆方向のリーク電流を効率的に低減することができる。それに加えて、図１８（ａ）に示す変形例では、第１電極３５９が第２導電型領域１５５の一部に重なるように配置されているため、第１電極３５９を形成する工程で位置あわせずれが発生した場合であっても、逆方向のリーク電流を確実に低減することができる。また、図１８（ｂ）に示す変形例では、第１電極４５９が第２導電型領域１５５と接触しないように配置されていることにより、第２電極とドリフト層１０２とが接触している領域が増加するため、半導体素子１００に比べて、順方向の電流特性をさらに向上させることができる。
（第２の実施形態）
次に、本開示の第２の実施形態に係る半導体素子について、図１９及び２０を参照して説明する。図１９は、本実施形態に係る半導体素子の第２導電型領域１５５の配置の一部を示す平面図である。図１９では、複数の第２導電型領域１５５のうち、互いに隣接する５つの第２導電型領域１５５のみが示されている。図２０は、本実施形態に係る半導体素子における第２導電型領域及び第１電極の配置の一部を示す平面図である。
本実施形態に係る半導体素子は、第２導電型領域の配置が第１の実施形態に係る半導体素子１００と異なる。その他の構造、動作及び製造方法については、第１の実施形態に係る半導体素子１００と同じであるので、説明を省略する。
本実施形態に係る半導体素子において、複数の第２導電型領域１５５は、半導体基板１０１の主面１１４に垂直な方向からみて千鳥状に配置されている。図１９（ａ）に示すように、半導体素子は、複数の第２導電型領域１５５をそれぞれ含む第１の第２導電型領域群３０１及び第２の第２導電型領域群３０２を備えている。第１の第２導電型領域群３０１及び第２の第２導電型領域群３０２の各々において、複数の第２導電型領域１５５は、半導体基板１０１の主面１１４に垂直な方向からみて、互いに間隔Ｓを空けて一方向に沿って配置されている。第２の第２導電型領域群３０２は第１の第２導電型領域群３０１と平行に配置されている。本変形例に係る半導体素子では、第２の第２導電型領域群３０２は第１の第２導電型領域群３０１と上記間隔Ｓを空けて配置されている。また、第２の第２導電型領域群３０２に含まれる複数の第２導電型領域１５５は、第１の第２導電型領域群３０１に含まれる複数の第２導電型領域１５５に対して、横方向に半周期ずらした位置に配置されている。
ここで、図１９（ａ）に示すように、第１の第２導電型領域群３０１に含まれる互いに隣接する２つの第２導電型領域１５５を、それぞれ第１の第２導電型領域３１１及び第２の第２導電型領域３１２とし、第２の第２導電型領域群３０２に含まれ、第１の第２導電型領域３１１及び第２の第２導電型領域３１２に隣接する第２導電型領域１５５を第３の第２導電型領域３１３と定義する。
図１９（ｂ）に示されているドリフト層１０２の一部分３２２は、第１の第２導電型領域３１１、第２の第２導電型領域３１２及び第３の第２導電型領域３１３により囲まれる領域３２０におけるドリフト層１０２のうち、第１の第２導電型領域３１１からの距離、第２の第２導電型領域３１２からの距離及び第３の第２導電型領域３１３からの距離がいずれも上記間隔Ｓの半分よりも長い部分に相当する。
第１電極６５９は、上記ドリフト層１０２の一部分３２２の少なくとも一部の上に配置されている。図１９（ｂ）に示す点Ｑは、上記領域３２０におけるドリフト層１０２のうち、第１の第２導電型領域３１１からの距離、第２の第２導電型領域３１２からの距離及び第３の第２導電型領域３１３からの距離が等しい位置である。本実施形態に係る半導体素子では、図１９（ｂ）及び図２０に示すように、第１電極６５９は点Ｑ上を覆うように配置されている。
図１９（ｂ）に示すように、本実施形態に係る半導体素子では、第３の第２導電型領域３１３を規定する一辺のうち第１の第２導電型領域群３０１に近い側の辺の中点を点Ｐ１、第１の第２導電型領域３１１の角のうち第３の第２導電型領域３１３に近い側の角を点Ｐ２、第２の第２導電型領域３１２の角のうち第３の第２導電型領域３１３に近い側の角を点Ｐ３としたとき、点Ｐ１、Ｐ２及びＰ３を結ぶ二等辺三角形の外心が点Ｑに相当する。点Ｑは、上記領域３２０におけるドリフト層１０２のうち、第１の第２導電型領域３１１からの距離、第２の第２導電型領域３１２からの距離及び第３の第２導電型領域３１３からの距離が等しい位置であるため、第１の第２導電型領域３１１、第２の第２導電型領域３１２及び第３の第２導電型領域３１３から拡がる空乏層が最もつながりにくい位置である。
本実施形態に係る半導体素子では、図２０に示すように、第１電極６５９は、点Ｑを含む上記ドリフト層１０２の一部分３２２の全てを覆うように配置されている。したがって、本実施形態に係る半導体素子は、実施形態１に係る半導体素子１００と同様に、逆方向のリーク電流を低減することができる。
（変形例２）
次に、第２の実施形態に係る半導体素子の変形例について、図２１及び２２を参照して説明する。図２１及び２２は、第２の実施形態に係る半導体素子における、第１電極の配置の変形例を示す平面図である。
図２１（ａ）に示す変形例では、第１の第２導電型領域群３０１と第２の第２導電型領域群３０２との間に、二等辺三角形状の複数の第１電極７５９が、互いに離間して配置されている。各第１電極７５９は、図１９（ｂ）に示す点Ｐ１、Ｐ２及びＰ３を結ぶ二等辺三角形の領域上に配置されている。
図２１（ｂ）に示す変形例では、第１の第２導電型領域群３０１と第２の第２導電型領域群３０２との間に、二等辺三角形状の複数の第１電極８５９が、互いに離間して配置されている。図２１（ｂ）に示す変形例における第１電極８５９の配置は、図２１（ａ）に示す第１電極７５９の向きを第１の第２導電型領域群３０１と第２の第２導電型領域群３０２との間で反転させた配置となっている。
図２２（ａ）に示す変形例では、第１の第２導電型領域群３０１と第２の第２導電型領域群３０２との間に、ストライプ状の第１電極９５９が、第１の第２導電型領域群３０１及び第２の第２導電型領域群３０２から離間して配置されている。
図２２（ｂ）に示す変形例では、第１の第２導電型領域群３０１と第２の第２導電型領域群３０２との間に、ストライプ状の第１電極９６９が、半導体基板１０１の主面１１４に垂直な方向からみて、第１の第２導電型領域群３０１及び第２の第２導電型領域群３０２と接するように配置されている。
図２１及び２２に示すいずれの変形例においても、第１電極は、半導体基板１０１の主面１１４に垂直な方向からみて、第１の第２導電型領域３１１、第２の第２導電型領域３１２及び第３の第２導電型領域３１３により囲まれる領域３２０におけるドリフト層１０２のうち、少なくとも点Ｑ上を覆うように配置されている。したがって、図２１及び２２に示す変形例はいずれも、第２の実施形態に係る半導体素子と同様に、逆方向のリーク電流を効率的に低減することができる。
（第３の実施形態）
（半導体素子の構造）
次に、本開示の第３の実施形態に係る半導体素子５００の構造について、図２３及び２４を参照して説明する。図２３は、本実施形態に係る半導体素子５００の概略を示す平面図である。図２４は、半導体素子５００の一部の概略を示す断面図である。
本実施形態に係る半導体素子５００は、一つの半導体基板１０１上に、ＳＢＤとして機能する第１半導体素子部５０２及び蓄積型ＭＩＳＦＥＴとして機能する第２半導体素子部５０４とを備えている。第１半導体素子部５０２の構造は、第１の実施形態における半導体素子１００と同じであるため説明を省略する。
図２３に示すように、本実施形態に係る半導体素子５００において、半導体基板１０１の主面１１４に垂直な方向からみて、ＦＬＲ領域１５４に囲まれた領域内に、第１半導体素子部５０２及び第２半導体素子部５０４が配置されている。ガードリング領域１５３は、第１半導体素子部５０２及び第２半導体素子部５０４の周囲、並びに第１半導体素子部５０２と第２半導体素子部５０４との間に配置されている。図２４に示すように、第２半導体素子部５０４は複数のユニットセル５０６により構成されている。
図２３には、ＦＬＲ領域１５４に囲まれた領域内に、第１半導体素子部５０２と、第１半導体素子部５０２よりも大きい第２半導体素子部５０４とが１つずつ配置された例を示したが、これに限定されない。ＦＬＲ領域１５４に囲まれた領域内に、複数の第１半導体素子部５０２が配置されていてもよく、複数の第２半導体素子部５０４が配置されていてもよい。また、第１半導体素子部５０２が、第２半導体素子部５０４よりも大きくてもよい。
図２４に示すように、第２半導体素子部５０４は、ドリフト層１０２内に配置された第２導電型のボディ領域１０３を備えている。ボディ領域１０３内には、第１導電型の不純物領域であるソース領域１０４と、第２導電型のコンタクト領域１０５とが配置されている。少なくともボディ領域１０３上には、第１導電型の第２炭化珪素半導体層であるチャネル層１０６が、ソース領域１０４と接するように配置されている。チャネル層１０６上にはゲート絶縁膜１０７が配置され、ゲート絶縁膜１０７上にはゲート電極１０８が配置されている。ゲート絶縁膜１０７は、少なくともボディ領域１０３の一部の上方に位置している。ソース領域１０４及びコンタクト領域１０５と電気的に接続するように、ソース電極１０９が配置されている。ソース電極１０９はソース領域１０４とオーミック接合を形成している。ゲート電極１０８を覆うように層間絶縁膜１１１が配置されている。層間絶縁膜１１１及びソース電極１０９の上にはバリア金属層１１６が配置され、バリア金属層１１６上には上部電極１１２が配置されている。上部電極１１２は、バリア金属層１１６を介してソース電極１０９と電気的に接続されている。
第１半導体素子部５０２において、第１電極１５９及び第２電極１６０はアノードとして機能し、第３電極１１０はカソードとして機能する。一方、第２半導体素子部５０４において、上部電極１１２及びソース電極１０９はソースとして機能し、第３電極１１０はドレインとして機能し、ゲート電極１０８はゲートとして機能する。したがって、半導体素子５００において、ダイオードとして機能する第１半導体素子部５０２とトランジスタとして機能する第２半導体素子部５０４とが並列に接続されている。半導体素子５００は、例えば、インバータ回路におけるアームを構成する還流ダイオード及び半導体スイッチとして用いることができる。
（半導体素子の製造方法）
次に、本実施形態に係る半導体素子５００の製造方法について図２５から２９を用いて説明する。図２５から２９は、本実施形態に係る半導体素子５００の製造方法の一部を示す断面図である。
まず、半導体基板１０１を準備する。半導体基板１０１は、例えば、抵抗率が０．０２Ωｃｍ程度である低抵抗のｎ型４Ｈ−ＳｉＣ基板である。ＳｉＣ基板の主面は、例えば、（０００１）面からオフカットした面である。
図２５（ａ）に示すように、半導体基板１０１の上に高抵抗でｎ型のドリフト層１０２をエピタキシャル成長により形成する。ドリフト層１０２を形成する前に、半導体基板１０１上に、ｎ型で高不純物濃度のＳｉＣによって構成されるバッファー層を堆積してもよい。バッファー層の不純物濃度は、例えば、１×１０１８ｃｍ−３であり、バッファー層の厚さは、例えば、１μｍである。ドリフト層１０２は、例えば、ｎ型４Ｈ−ＳｉＣによって構成され、不純物濃度及び膜厚は、例えばそれぞれ１×１０１６ｃｍ−３及び１０μｍである。
次に、図２５（ｂ）に示すように、ドリフト層１０２の上に、例えばＳｉＯ２からなるマスク３３０を形成した後、例えばＡｌイオンをドリフト層１０２に注入する。例えば、注入されるＡｌイオンの濃度が２×１０１８ｃｍ−３程度であり、注入されるＡｌイオンの深さが０．５から１．０μｍ程度となるように、イオン注入のエネルギーとドーズ量とを調整する。ここでいう深さとは、ドリフト層表面から、注入されたＡｌイオンの濃度がドリフト層のｎ型不純物濃度と等しくなる位置までの距離に相当する。この工程により形成されるイオン注入領域２５５、２５７は、後にｐ型の第２導電型領域１５５及びｐ型のボディ領域１０３となる。図示しないが、イオン注入領域２５５、２５７を形成する際に、必要に応じてガードリング領域１５３またはＦＬＲ領域１５４を形成するためのイオン注入も同時に実施する。この注入を同時に実施することにより、ガードリング領域１５３、ＦＬＲ領域１５４、第２導電型領域１５５、及びボディ領域１０３の、半導体基板１０１の主面に垂直な方向における不純物濃度の深さプロファイルは同じとなる。
次に、図２６（ａ）に示すように、マスク３３０を除去後、適切なマスク（図示しない）を用いたｎ型不純物のイオン注入及びｐ型不純物のイオン注入により、第２半導体素子部５０４に、ソース注入領域２６３及びコンタクト注入領域２６１をそれぞれ形成する。例えば、ソース注入領域２６３の深さは２５０ｎｍ、ソース注入領域２６３の平均的な不純物濃度は約５×１０１９ｃｍ−３である。例えば、コンタクト注入領域２６１の深さは４００ｎｍ、コンタクト注入領域２６１の平均的な不純物濃度は約１×１０２０ｃｍ−３である。
次に、図２６（ｂ）に示すように、全てのマスクを除去後、１５００から１９００℃程度の温度で熱処理を実施することにより、第２導電型領域１５５、ボディ領域１０３、ソース領域１０４、及びコンタクト領域１０５が形成される。なお、熱処理前にカーボン膜をドリフト層１０２の表面に形成し、熱処理後にカーボン膜を除去してもよい。
次に、図２７（ａ）に示すように、第２導電型領域１５５、ボディ領域１０３、ソース領域１０４、及びコンタクト領域１０５を含むドリフト層１０２の表面全体に、炭化珪素からなるｎ型のチャネル層１０６をエピタキシャル成長により形成する。チャネル層１０６のドーパント濃度及び膜厚は、トランジスタの閾値電圧が所望の値になるように調整される。例えば、チャネル層１０６のドーパント濃度は１×１０１６から５×１０１８ｃｍ−３程度、チャネル層１０６の膜厚は２０から３００ｎｍ程度である。チャネル層１０６は、以降の工程により膜厚が減少することを見込み、目標とする膜厚よりも厚く形成することが望ましい。次に、第２半導体素子部５０４上のみチャネル層１０６が残るように、少なくとも第１半導体素子部５０２上のチャネル層１０６をエッチングにより除去する。
次に、図２７（ｂ）に示すように、例えば熱酸化によって、チャネル層１０６の表面にゲート絶縁膜１０７を形成する。このとき、第１半導体素子部５０２の表面も酸化される。その後、ゲート絶縁膜１０７の表面に、例えば、リンを７×１０２０ｃｍ−３程度ドーピングした多結晶シリコン膜を堆積する。多結晶シリコン膜の厚さは、例えば５００ｎｍ程度である。その後マスク（図示しない）を用いて、多結晶シリコン膜を、ドライエッチングを用いてエッチングすることにより、所望の領域にゲート電極１０８を形成する。
次に、図２８（ａ）に示すように、ゲート電極１０８及びゲート絶縁膜１０７の表面を覆うように、例えばＳｉＯ２により構成される層間絶縁膜１１１をＣＶＤ法によって堆積する。層間絶縁膜１１１の厚さは、例えば１μｍである。次に、マスク（図示しない）を用いたドライエッチングにより、層間絶縁膜１１１及びゲート絶縁膜１０７に、チャネル層１０６に達するコンタクトホールを形成する。このとき、第１半導体素子部５０２における層間絶縁膜１１１上をマスク（図示しない）で覆うことにより、第１半導体素子部５０２上には層間絶縁膜１１１が残るようにする。次に、コンタクトホールを有する層間絶縁膜１１１の上方より、例えば、厚さ１００ｎｍ程度のＮｉ膜を形成後、不活性雰囲気内で９５０℃程度の温度で１から５分間程度熱処理を行う。これにより、コンタクトホール内で暴露されたチャネル層１０６の一部とＮｉ膜とを反応させ、Ｎｉシリサイドにより構成されるソース電極１０９が形成される。この後、層間絶縁膜１１１上に形成された不要なＮｉ膜は除去する。次に、半導体基板１０１の裏面に、例えばＮｉ膜を全面に堆積後、熱処理によって半導体基板１０１と反応させて、第３電極１１０を形成する。
次に、図２８（ｂ）に示すように、マスク（図示しない）を用いて第１半導体素子部５０２における層間絶縁膜１１１及びゲート絶縁膜１０７を選択的に除去することにより、第１半導体素子部５０２のドリフト層１０２の表面を露出させる。その後、第１半導体素子部５０２のドリフト層１０２上、並びに第２半導体素子部５０４の層間絶縁膜１１１上及びコンタクトホール内に、例えばＴｉ膜を５０ｎｍ程度形成する。このＴｉ膜は、第１半導体素子部５０２ではショットキー電極として機能し、第２半導体素子部５０４では上部電極１１２とソース電極１０９との間のバリア金属層として機能する。なお、Ｔｉ膜の上にさらにＴｉＮ膜を形成していてもよい。次に、マスク（図示しない）を用いて、第１半導体素子部５０２上のＴｉ膜をエッチングで除去することにより、第１電極１５９を形成する。また、第２半導体素子部５０４のＴｉ膜のうち、不要な部分をエッチングで除去することにより、バリア金属層１１６を形成する。したがって、第１電極１５９及びバリア金属層１１６は同一材料により構成される。パターニングされた第１電極１５９を、１００℃以上７００℃以下の温度で熱処理してもよい。
次に、図２９に示すように、第１電極１５９及びバリア金属層１１６上に、例えばＡｌ膜を３μｍ程度堆積した後、Ａｌ膜を所望の形にエッチングすることにより、半導体素子５００が得られる。Ａｌ膜は、第１半導体素子部５０２では第２電極１６０として機能し、第２半導体素子部５０４では上部電極１１２として機能する。
この後、必要に応じて、ＦＬＲ領域１５４を覆うようにパッシベーション膜を形成してもよい。パッシベーション膜としては、例えばＳｉＯ２膜、ＳｉＮ膜、ポリイミド膜等が挙げられる。さらに、第３電極１１０上に金属電極を形成してもよい。金属電極として、例えば。第３電極１１０に接する側からＴｉ／Ｎｉ／Ａｇの順に積層された電極を用いてもよい。
本実施形態に係る半導体素子５００の製造方法によると、第１電極１５９及びバリア金属層１１６を同一工程で形成し、第２電極１６０及び上部電極１１２を同一工程で形成している。したがって、ＳＢＤとして機能する第１半導体素子部５０２及びＭＩＳＦＥＴとして機能する第２半導体素子部５０４を備えた半導体素子５００を少ない工程数で作製することが可能となる。
なお、本実施形態では、第１電極１５９及びバリア金属層１１６を同一工程で形成し、第２電極１６０及び上部電極１１２を同一工程で形成する例について説明したが、これに限定されない。例えば、図３０に示すように、第１電極１５９とバリア金属層１１６とを別工程で形成してもよい。この変形例では、図２８（ａ）に示す工程の後、図３０（ａ）に示すように、第１半導体素子部５０２にのみ第１電極１５９を形成する。次に、図３０（ｂ）に示すように、第１半導体素子部５０２及び第２半導体素子部５０４にバリア金属層１１６及び上部電極１１２を形成することにより、半導体素子６００が得られる。この変形例では、第１半導体素子部５０２に形成されたバリア金属層１１６及び上部電極１１２が第２電極２６０として機能する。
本実施形態では、第２半導体素子部５０４がチャネル層１０６を備えており、蓄積型ＭＩＳＦＥＴとして機能する例について説明したが、これに限定されない。図３１は、本実施形態に係る半導体素子の変形例の一部の概略を示す断面図である。図３１に示すように、本変形例に係る半導体素子７００における第２半導体素子部７０４はチャネル層を備えておらず、反転型ＭＩＳＦＥＴとして機能する。半導体素子７００の第２半導体素子部７０４では、ボディ領域１０３上にゲート絶縁膜１０７が直接接するように配置されている。
なお、以上の実施形態では、第２導電型領域１５５上に、第２電極が配置され、第１電極が配置されていない例について説明したが、これに限定されない。例えば、図３２に示す半導体素子８００のように、第２導電型領域１５５上に第１電極９７９が配置されていてもよい。
また、以上の実施形態において、第１電極としてＴｉ、第２電極としてＡｌを用いる例について説明したが、これに限定されない。例えば、第１電極に含まれる金属がＮｉまたはＭｏであり、第２電極に含まれる金属がＡｌであってもよい。第１電極に含まれる金属がＮｉまたはＭｏであり、第２電極に含まれる金属がＴｉであってもよい。第１電極に含まれる金属がＮｉであり、第２電極に含まれる金属がＭｏであってもよい。第１電極とドリフト層１０２との間のショットキー障壁が、第２電極とドリフト層１０２との間のショットキー障壁よりも大きくなる組み合わせであれば、第１電極及び第２電極として、半導体素子の製造工程で用いられる材料である、Ｔｉ、Ｎｉ、Ａｌ、Ｗ、Ｃｕ、Ｃｏ、Ａｇ、Ａｕ、Ｐｔ、並びにそれらの合金及び化合物からなる群から選択されたものを使用してもよい。
また、第１電極及び第２電極の主成分が同じ金属で構成されていても良い。例えば、Ｔｉの場合、熱処理を実施することにより、熱処理を実施しない場合に比べて炭化珪素との間に形成されるショットキー障壁を高くすることができる。そこで、例えば、４００から６００℃の熱処理を行ったＴｉを第１電極とし、熱処理を行っていないＴｉを第２電極として用いてよい。第２電極として、ドリフト層１０２上にＴｉ／Ａｌの順に積層された電極を用いてもよい。
また、本開示の実施形態において、炭化珪素が４Ｈ−ＳｉＣである例について説明したが、これに限定されない。炭化珪素が、６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、１５Ｒ−ＳｉＣなどの他のポリタイプであってもよい。また、本開示の実施形態において、ＳｉＣ基板の主面が、（０００１）面からオフカットした面である例について説明したが、これに限定されない。ＳｉＣ基板の主面が、（１１−２０）面、（１−１００）面、（０００−１）面、またはこれらのオフカット面であってもよい。また、基板がＳｉであり、ドリフト層が３Ｃ−ＳｉＣであってもよい。この場合、３Ｃ−ＳｉＣに注入された不純物イオンを活性化するためのアニールは、Ｓｉ基板の融点以下の温度で実施することが好ましい。
本開示に係る半導体装置は、例えば、車載用、産業機器用の電力変換器に搭載するためのパワー半導体デバイスに利用可能である。
１００，５００，６００，７００，８００ 半導体素子
１０１ 半導体基板
１０２ ドリフト層（第１炭化珪素半導体層）
１０３ ボディ領域
１０４ ソース領域（不純物領域）
１０５ コンタクト領域
１０６ チャネル層（第２炭化珪素半導体層）
１０７ ゲート絶縁膜
１０８ ゲート電極
１０９ ソース電極
１１０ 第３電極
１１１ 層間絶縁膜
１１２ 上部電極
１１４ 主面
１１６ バリア金属層
１５３ ガードリング領域
１５４ ＦＬＲ領域
１５５ 第２導電型領域
１５９，３５９，４５９，５５９，６５９，７５９，８５９，９５９，９６９，９７９ 第１電極
１６０，２６０ 第２電極
２０１，３０１ 第１の第２導電型領域群
２０２，３０２ 第２の第２導電型領域群
２１１，３１１ 第１の第２導電型領域
２１２，３１２ 第２の第２導電型領域
２１３，３１３ 第３の第２導電型領域
２２０，３２０ 第１の第２導電型領域，第２の第２導電型領域及び第３の第２導電型領域により囲まれる領域
２２２，３２２ ドリフト層の一部分（第３部分）
２３０，２３２，３３０ マスク
２５５，２５７ イオン注入領域
２５９ 第１金属層
２６１ コンタクト注入領域
２６３ ソース注入領域
５０２ 第１半導体素子部
５０４，７０４ 第２半導体素子部
５０６ ユニットセル

Claims (19)

  1. 主面を有する第１導電型の半導体基板、
    前記半導体基板の前記主面上に配置された第１導電型の第１炭化珪素半導体層、
    前記第１炭化珪素半導体層内に配置された複数の第２導電型領域をそれぞれ含む複数の第２導電型領域群、
    前記第１炭化珪素半導体層上に配置され、前記第１炭化珪素半導体層とショットキー接合を形成する第１電極、
    前記第１炭化珪素半導体層上に配置され、前記第１電極と電気的に接続されており、かつ前記第１炭化珪素半導体層とショットキー接合を形成する第２電極、及び
    前記半導体基板の裏面上に配置された第３電極を備え、
    前記複数の第２導電型領域群は、
    前記半導体基板の前記主面に垂直な方向からみて、互いに間隔を空けて一方向に沿って配置された複数の前記第２導電型領域を含む第１の第２導電型領域群、及び
    前記半導体基板の前記主面に垂直な方向からみて、互いに前記間隔を空けて前記一方向に沿って配置された複数の前記第２導電型領域を含む第２の第２導電型領域群を含み、
    前記第２の第２導電型領域群は前記第１の第２導電型領域群と平行に配置されており、
    前記第２電極は、前記第１の第２導電型領域群及び前記第２の第２導電型領域群に含まれる互いに隣接する２つの前記第２導電型領域間における前記第１炭化珪素半導体層の少なくとも一部分であって、前記互いに隣接する２つの前記第２導電型領域のそれぞれと接する第１部分を覆うように配置され、
    前記第１の第２導電型領域群に含まれる前記互いに隣接する２つの前記第２導電型領域を、それぞれ第１の第２導電型領域及び第２の第２導電型領域とし、
    前記第２の第２導電型領域群に含まれ、前記第１の第２導電型領域及び前記第２の第２導電型領域に隣接する前記第２導電型領域を、第３の第２導電型領域とすると、
    前記第１電極は、前記第１の第２導電型領域、前記第２の第２導電型領域及び前記第３の第２導電型領域により囲まれる領域における前記第１炭化珪素半導体層のうち、前記第１の第２導電型領域からの距離、前記第２の第２導電型領域からの距離及び前記第３の第２導電型領域からの距離が互いに等しい位置上を覆うように配置され、
    前記第１電極と前記第１炭化珪素半導体層との間のショットキー障壁は前記第２電極と前記第１炭化珪素半導体層との間のショットキー障壁より大きい半導体素子。
  2. 前記第１の第２導電型領域群及び前記第２の第２導電型領域群に含まれる前記互いに隣接する２つの前記第２導電型領域間における前記第１炭化珪素半導体層のうち、前記第２電極と接する前記第１部分の面積は、前記互いに隣接する２つの前記第２導電型領域間における前記第１炭化珪素半導体層のうち、前記第１電極と接する第２部分の面積よりも大きい、請求項１に記載の半導体素子。
  3. 前記第１電極は、前記第１の第２導電型領域、前記第２の第２導電型領域及び前記第３の第２導電型領域により囲まれる領域における前記第１炭化珪素半導体層のうち、前記第１の第２導電型領域からの距離、前記第２の第２導電型領域からの距離及び前記第３の第２導電型領域からの距離がいずれも前記間隔の半分より長い第３部分を全て覆うように配置されている、請求項１または２に記載の半導体素子。
  4. 前記第２の第２導電型領域群は前記第１の第２導電型領域群と前記間隔を空けて配置されており、
    前記第２電極は、前記第１の第２導電型領域と前記第３の第２導電型領域との間の領域における前記第１炭化珪素半導体層のうち、前記第１の第２導電型領域からの距離及び前記第３の第２導電型領域からの距離がいずれも前記間隔の半分以下である第４部分の上に、さらに配置されている、請求項１から３のいずれかに記載の半導体素子。
  5. 前記半導体基板の前記主面に垂直な方向からみて、前記第１の第２導電型領域群及び前記第２の第２導電型領域群に含まれる前記複数の第２導電型領域が格子状に配置されている、請求項１から４のいずれかに記載の半導体素子。
  6. 前記半導体基板の前記主面に垂直な方向からみて、前記第１の第２導電型領域群及び前記第２の第２導電型領域群に含まれる前記複数の第２導電型領域が千鳥状に配置されている、請求項１から４のいずれかに記載の半導体素子。
  7. 前記第１導電型がｎ型であり、
    前記第１電極に含まれる金属の仕事関数は前記第２電極に含まれる金属の仕事関数より大きい、請求項１から６のいずれかに記載の半導体素子。
  8. 前記第１電極に含まれる金属がＮｉまたはＭｏであり、前記第２電極に含まれる金属がＴｉであるか、または
    前記第１電極に含まれる金属がＴｉ、Ｎｉ及びＭｏからなる群から選択される１つであり、前記第２電極に含まれる金属がＡｌである、請求項７に記載の半導体素子。
  9. 前記第１電極及び前記第２電極が同一元素を含む、請求項１から６のいずれかに記載の半導体素子。
  10. 前記第１炭化珪素半導体層内に配置された第２導電型のボディ領域と、
    前記ボディ領域内に配置された第１導電型の不純物領域と、
    前記ボディ領域上に配置されたゲート絶縁膜と、
    前記ゲート絶縁膜上に配置されたゲート電極と、
    前記不純物領域と電気的に接続されたソース電極とをさらに備え、
    前記第２電極と前記ソース電極とが電気的に接続されている、請求項１から９のいずれかに記載の半導体素子。
  11. 少なくとも前記ボディ領域と前記ゲート絶縁膜との間に配置された第１導電型の第２炭化珪素半導体層をさらに備える、請求項１０に記載の半導体素子。
  12. 前記ソース電極上に配置され、前記ソース電極と電気的に接続された上部電極をさらに備え、
    前記上部電極と前記第２電極とが同一材料で構成されている、請求項１０または１１に記載の半導体素子。
  13. 前記ソース電極上に配置され、前記ソース電極と電気的に接続されたバリア金属層と、
    前記バリア金属層上に配置され、前記バリア金属層と電気的に接続された上部電極とをさらに備え、
    前記バリア金属層と前記第１電極とが同一材料で構成されている、請求項１０または１１に記載の半導体素子。
  14. 前記上部電極と前記第２電極とが同一材料で構成されている、請求項１３に記載の半導体素子。
  15. （ａ）主面を有する第１導電型の半導体基板を準備する工程、
    （ｂ）前記半導体基板の前記主面上に第１導電型の第１炭化珪素半導体層を形成する工程、
    （ｃ）前記第１炭化珪素半導体層内に複数の第２導電型領域を形成することにより、前記複数の第２導電型領域をそれぞれ含む複数の第２導電型領域群を得る工程、
    （ｄ）前記第１炭化珪素半導体層内に第２導電型のボディ領域を形成する工程、
    （ｅ）前記ボディ領域内に第１導電型の不純物領域を形成する工程、
    （ｆ）前記ボディ領域上にゲート絶縁膜を形成する工程、
    （ｇ）前記ゲート絶縁膜上にゲート電極を形成する工程、
    （ｈ）前記不純物領域と電気的に接続されるようにソース電極を形成する工程、
    （ｉ）前記半導体基板の裏面上に第３電極を形成する工程、
    （ｊ）前記第１炭化珪素半導体層上に、前記第１炭化珪素半導体層とショットキー接合を形成する第１電極を形成する工程、及び
    （ｋ）前記第１炭化珪素半導体層上に、前記第１炭化珪素半導体層とショットキー接合を形成し、かつ前記第１電極及び前記ソース電極と電気的に接続されるように第２電極を形成する工程を含み、
    前記複数の第２導電型領域群は、
    前記半導体基板の前記主面に垂直な方向からみて、互いに間隔を空けて一方向に沿って配置された複数の前記第２導電型領域を含む第１の第２導電型領域群、及び
    前記半導体基板の前記主面に垂直な方向からみて、互いに前記間隔を空けて前記一方向に沿って配置された複数の前記第２導電型領域を含む第２の第２導電型領域群を含み、
    前記第２の第２導電型領域群は前記第１の第２導電型領域群と平行に配置されており、
    前記第２電極は、前記第１の第２導電型領域群及び前記第２の第２導電型領域群に含まれる互いに隣接する２つの前記第２導電型領域間における前記第１炭化珪素半導体層の少なくとも一部分であって、前記互いに隣接する２つの前記第２導電型領域のそれぞれと接する第１部分を覆うように配置され、
    前記第１の第２導電型領域群に含まれる前記互いに隣接する２つの前記第２導電型領域を、それぞれ第１の第２導電型領域及び第２の第２導電型領域とし、
    前記第２の第２導電型領域群に含まれ、前記第１の第２導電型領域及び前記第２の第２導電型領域に隣接する前記第２導電型領域を、第３の第２導電型領域とすると、
    前記第１電極は、前記第１の第２導電型領域、前記第２の第２導電型領域及び前記第３の第２導電型領域により囲まれる領域における前記第１炭化珪素半導体層のうち、前記第１の第２導電型領域からの距離、前記第２の第２導電型領域からの距離及び前記第３の第２導電型領域からの距離が互いに等しい位置上を覆うように配置され、
    前記第１電極と前記第１炭化珪素半導体層との間のショットキー障壁は前記第２電極と前記第１炭化珪素半導体層との間のショットキー障壁より大きい半導体素子の製造方法。
  16. 前記工程（ｅ）の後に、少なくとも前記ボディ領域上に第１導電型の第２炭化珪素半導体層を形成する工程をさらに含み、
    前記工程（ｆ）において、前記第２炭化珪素半導体層上に前記ゲート絶縁膜が形成される、請求項１５に記載の半導体素子の製造方法。
  17. （ｌ）前記ソース電極上に、前記ソース電極と電気的に接続されるように、前記第２電極と同一材料で構成される上部電極を形成する工程をさらに含み、
    前記工程（ｋ）と前記工程（ｌ）とは同時に行われる、請求項１５または１６に記載の半導体素子の製造方法。
  18. （ｍ）前記ソース電極上に、前記ソース電極と電気的に接続されるように、前記第１電極と同一材料で構成されるバリア金属層を形成する工程、及び
    （ｎ）前記バリア金属層上に、前記バリア金属層と電気的に接続されるように上部電極を形成する工程をさらに含み、
    前記工程（ｊ）と前記工程（ｍ）とは同時に行われる、請求項１５または１６に記載の半導体素子の製造方法。
  19. 前記工程（ｋ）と前記工程（ｎ）とは同時に行われる、請求項１８に記載の半導体素子の製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695317A (zh) * 2017-04-06 2018-10-23 三菱电机株式会社 半导体装置、半导体装置的制造方法及电力变换装置
JP2018186160A (ja) * 2017-04-25 2018-11-22 パナソニックＩｐマネジメント株式会社 半導体素子
JP2021077911A (ja) * 2021-02-08 2021-05-20 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置
JP7400128B2 (ja) 2020-06-11 2023-12-18 珠海格力▲電▼器股▲分▼有限公司 Ｍｐｓダイオードデバイス及びその作製方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10026805B2 (en) * 2015-03-27 2018-07-17 Farichild Semiconductor Corporation Avalanche-rugged silicon carbide (SiC) power device
JP6690985B2 (ja) * 2016-02-24 2020-04-28 株式会社神戸製鋼所 オーミック電極
JP6702911B2 (ja) * 2017-04-21 2020-06-03 三菱電機株式会社 半導体装置およびその製造方法
CN108538925B (zh) * 2018-06-15 2024-05-14 深圳基本半导体有限公司 一种碳化硅结势垒肖特基二极管

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005243715A (ja) * 2004-02-24 2005-09-08 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2010135646A (ja) * 2008-12-05 2010-06-17 Toyota Central R&D Labs Inc 半導体装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62193280A (ja) 1986-02-20 1987-08-25 Fuji Electric Co Ltd シヨツトキ−バリアダイオ−ド
JPH0642541B2 (ja) 1988-04-22 1994-06-01 サンケン電気株式会社 ショットキバリア半導体装置
US5278443A (en) * 1990-02-28 1994-01-11 Hitachi, Ltd. Composite semiconductor device with Schottky and pn junctions
JPH11243215A (ja) 1998-02-26 1999-09-07 Hitachi Ltd 半導体装置及びその製造方法
JP2000022178A (ja) 1998-06-29 2000-01-21 Sanyo Electric Co Ltd ショットキーバリアダイオード
JP3988262B2 (ja) * 1998-07-24 2007-10-10 富士電機デバイステクノロジー株式会社 縦型超接合半導体素子およびその製造方法
US6979863B2 (en) 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
JP4939839B2 (ja) 2006-05-30 2012-05-30 株式会社東芝 半導体整流素子
US7598567B2 (en) * 2006-11-03 2009-10-06 Cree, Inc. Power switching semiconductor devices including rectifying junction-shunts
JP4420062B2 (ja) * 2007-05-10 2010-02-24 株式会社デンソー ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP2012124268A (ja) 2010-12-07 2012-06-28 Nippon Inter Electronics Corp 半導体装置
US8680587B2 (en) * 2011-09-11 2014-03-25 Cree, Inc. Schottky diode

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005243715A (ja) * 2004-02-24 2005-09-08 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2010135646A (ja) * 2008-12-05 2010-06-17 Toyota Central R&D Labs Inc 半導体装置

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108695317A (zh) * 2017-04-06 2018-10-23 三菱电机株式会社 半导体装置、半导体装置的制造方法及电力变换装置
JP2018181949A (ja) * 2017-04-06 2018-11-15 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置
US10957691B2 (en) 2017-04-06 2021-03-23 Mitsubishi Electric Corporation Semiconductor device, semiconductor device manufacturing method, and power conversion apparatus
JP2018186160A (ja) * 2017-04-25 2018-11-22 パナソニックＩｐマネジメント株式会社 半導体素子
JP7400128B2 (ja) 2020-06-11 2023-12-18 珠海格力▲電▼器股▲分▼有限公司 Ｍｐｓダイオードデバイス及びその作製方法
JP2021077911A (ja) * 2021-02-08 2021-05-20 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置
JP7090760B2 (ja) 2021-02-08 2022-06-24 三菱電機株式会社 半導体装置、半導体装置の製造方法、および電力変換装置

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