JP6052481B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている（例えば、下記非特許文献１参照）。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素以外の、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）である例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の低抵抗化および高耐圧化を図ることができる（例えば、下記非特許文献２参照）。
また、低抵抗化および高耐圧化を実現した別の半導体装置として、チャネル（反転層）となる部分（ベース領域）をエピタキシャル成長により形成することで、チャネルが形成される部分の結晶性を高めて高品質化を図った装置が提案されている（例えば、下記特許文献１参照）。下記特許文献１では、チャネルが形成される部分の結晶性を高めてチャネル抵抗を低減させることで、低抵抗化および高耐圧化を実現している。
チャネルとなる部分をエピタキシャル成長により形成した半導体装置として、チャネルとなる部分を含むエピタキシャル層の、終端構造部の部分を除去することで活性領域と終端構造部との境界付近に生じた段差部にｐ型領域を設け、段差部におけるｐ型不純物の深さ方向における分布をなだらかにし、段差部での電界集中を緩和して耐圧低下を防止する装置が提案されている（例えば、下記特許文献２参照）。
特開２００６−１４７７８９号公報 特開２０１０−０４５３８８号公報
ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティマム セミコンダクターズ フォー ハイパワー エレクトロニクス（Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３ ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ）著、シリコン カーバイド パワー デバイシズ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｉｖｉｃｅｓ）、（米国）、ワールド サイエンティフィック パブリッシング カンパニー（Ｗｏｒｌｄ Ｓｃｉｅｎｔｉｆｉｃ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）、２００６年３月３０日、ｐ．６１
しかしながら、上記特許文献１では、チャネルとなる部分を含むエピタキシャル層の、活性領域以外の部分（すなわち終端構造部の部分）は必要ない部分であり、除去する必要がある。このため、エピタキシャル層を除去するためのエッチングのばらつきや、活性領域と終端構造部との境界付近に生じた段差部の形状等の悪影響により、耐圧が低下するという問題がある。上記特許文献２では、段差部にｐ型領域を設けることで段差部での電界集中による耐圧低下を防止することができるが、電界集中部が段差部から活性領域付近に移動するため、信頼性が低下する虞がある。
この発明は、上述した従来技術による問題点を解消するため、耐圧を向上させることができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置であって、次の特徴を有する。第１導電型の半導体基板のおもて面に、第１導電型の第１半導体層が設けられている。前記第１半導体層の不純物濃度は、前記半導体基板の不純物濃度よりも低い。前記第１半導体層の、前記半導体基板側に対して反対側の表面層に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体層の、前記半導体基板側に対して反対側の表面に、前記第１半導体領域を覆うように、第２導電型の第２半導体層が設けられている。前記第２半導体層の不純物濃度は、前記第１半導体領域の不純物濃度よりも低い。
前記第１半導体層の、前記半導体基板側に対して反対側の表面層の、前記第１半導体領域よりも外側に、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも低い。前記第２半導体領域は、前記耐圧構造を構成する。そして、前記終端構造部には、前記第２半導体層と前記第１半導体層との間の段差部と、前記段差部よりも外側に露出された前記第１半導体層の表面からなる平坦部と、が設けられている。最も外側の前記第１半導体領域は、前記活性領域から前記平坦部まで延在する。前記第２半導体領域は、前記平坦部に設けられ、前記第１半導体領域の、前記平坦部に延在する部分の前記半導体基板側全体を覆う。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記第１半導体領域の、前記平坦部に延在する部分と前記段差部に重なるように設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記第２半導体層まで延在し、前記第２半導体層の外周部に重なるように設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、第１導電型の第３，４半導体領域、ゲート電極および第１，２電極をさらに備える。前記第３半導体領域は、前記第２半導体層の内部に選択的に設けられている。前記第４半導体領域は、前記第３半導体領域と離して、前記第２半導体層を深さ方向に貫通して前記第１半導体層に達する。前記ゲート電極は、前記第２半導体層の、前記第３半導体領域と前記第４半導体領域とに挟まれた領域の表面上にゲート絶縁膜を介して設けられている。前記第１電極は、前記第２半導体層および前記第３半導体領域に接する。前記第２電極は、前記半導体基板の裏面に設けられている。
また、この発明にかかる半導体装置は、上述した発明において、第１導電型の第３半導体領域、トレンチ、ゲート電極および第１，２電極をさらに備える。前記第３半導体領域は、前記第２半導体層の内部に選択的に設けられている。前記トレンチは、前記第３半導体領域、前記第２半導体層および前記第１半導体領域、または前記第１半導体領域の一部を貫通して前記第１半導体層に達する。前記ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。前記第１電極は、前記第２半導体層および前記第３半導体領域に接する。前記第２電極は、前記半導体基板の裏面に設けられている。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の内部に選択的に設けられた第２導電型の第５半導体領域をさらに備える。そして、最も外側の前記第５半導体領域は、前記第２半導体領域まで延在し、前記第２半導体領域に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、最も外側の前記第５半導体領域は、前記第２半導体領域の内周部に重なるように設けられていることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置であって、次の特徴を有する。第１導電型の半導体基板のおもて面に、第１導電型の第１半導体層が設けられている。前記第１半導体層の不純物濃度は、前記半導体基板の不純物濃度よりも低い。前記第１半導体層の、前記半導体基板側に対して反対側の表面層に、第２導電型の第１半導体領域が選択的に設けられている。前記第１半導体層の、前記半導体基板側に対して反対側の表面に、前記第１半導体領域を覆うように、第２導電型の第２半導体層が設けられている。前記第２半導体層の不純物濃度は、前記第１半導体領域の不純物濃度よりも低い。
前記第１半導体層の、前記半導体基板側に対して反対側の表面層の、前記第１半導体領域よりも外側に、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域の不純物濃度は、前記第１半導体領域の不純物濃度よりも低い。前記第２半導体領域は、前記耐圧構造を構成する。前記第２半導体層の内部に、第１導電型の第３半導体領域が選択的に設けられている。前記第２半導体層の内部に、第２導電型の第５半導体領域が選択的に設けられている。前記第２半導体層の、前記第３半導体領域と前記第１半導体層との間の領域に接してゲート絶縁膜が設けられている。前記ゲート絶縁膜を挟んで前記第２半導体層の反対側にゲート電極が設けられている。第１電極は、前記第２半導体層および前記第３半導体領域に接する。第２電極は、前記半導体基板の裏面に設けられている。そして、前記終端構造部には、前記第２半導体層と前記第１半導体層との間の段差部と、前記段差部よりも外側に露出された前記第１半導体層の表面からなる平坦部と、が設けられている。最も外側の前記第１半導体領域は、前記活性領域から前記平坦部まで延在する。最も外側の前記第５半導体領域は、前記平坦部まで延在し、前記第１半導体領域の、前記平坦部に延在する部分の前記半導体基板側全体を覆う。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域の、前記半導体基板側に対して反対側の表面は、前記第２半導体層の、前記半導体基板側に対して反対側の表面よりも前記半導体基板側に位置することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域と前記第１半導体層との界面は、前記第１半導体領域と前記第１半導体層との界面よりも前記半導体基板側に位置することを特徴とする。
上述した発明によれば、第２電極に高電圧を印加したときに、最も外側の第１半導体領域の外周端部、または、耐圧構造を構成する第２半導体領域に電界を集中させることができる。このため、活性領域にエピタキシャル成長により不純物濃度の低い第２半導体層からなるベース領域を形成してオン抵抗を低減させた構成とする場合においても、第２半導体層を形成することによって生じた段差部に電界が集中することを防止することができる。これにより、耐圧が低下することを防止することができる。
本発明にかかる半導体装置によれば、耐圧を向上させることができ、高耐圧を維持することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。 図２は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図８は、実施の形態２にかかる半導体装置の構造を示す断面図である。 図９は、実施の形態３にかかる半導体装置の構造を示す断面図である。 図１０は、比較例１の半導体装置の構造を示す断面図である。 図１１は、ダブルゾーンＪＴＥ構造を構成する内側のｐ-型領域の不純物濃度と耐圧との関係を示す特性図である。 図１２は、比較例２の半導体装置の構造を示す断面図である。 図１３は、活性領域と終端構造部との境界付近の電界強度分布を示す特性図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることの一例を意味するが、最適な構造によっては濃度が逆転する場合もある。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について、炭化珪素（ＳｉＣ）半導体を用いたプレーナゲート構造の縦型ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図１に示す実施の形態１にかかる半導体装置は、ｎ+型ドレイン層となるｎ+型炭化珪素基板１のおもて面上にｎ型ドリフト層（第１半導体層）２となるｎ型炭化珪素エピタキシャル層およびｐ型ベース層（第２半導体層）４となるｐ型炭化珪素エピタキシャル層を順に堆積してなる炭化珪素半導体基体（半導体チップ）を用いて製造（作製）される。炭化珪素半導体基体には、中央部付近に活性領域１０１が設けられ、活性領域１０１の周囲を囲む外周部に終端構造部１０２が設けられている。活性領域１０１は、オン状態のときに主電流が流れる領域である。終端構造部１０２は、ｎ型ドリフト層２の基体おもて面側の電界を緩和し耐圧を保持する領域である。
炭化珪素半導体基体のおもて面側において、ｐ型ベース層４となるｐ型炭化珪素エピタキシャル層は、活性領域１０１から活性領域１０１と終端構造部１０２との境界付近にまで延在する。すなわち、炭化珪素半導体基体のおもて面には、終端構造部１０２の、活性領域１０１との境界付近に、ｐ型ベース層４の外周部が除去されることでｐ型ベース層４とｎ型ドリフト層２との間に生じた段差部１０３が設けられている。炭化珪素半導体基体のおもて面の、段差部１０３よりも外側（チップ端部側）の部分は、ｎ型ドリフト層２の表面を露出させてなる平坦部１０４である。平坦部１０４における基体おもて面（後述するｐ-型領域（第２半導体領域）５ａやｐ--型領域５ｂの表面）は、活性領域１０１における基体おもて面（ｐ型ベース層４の表面）よりも深い（基体裏面に近い）位置にある。
活性領域１０１において、炭化珪素半導体基体のおもて面側（ｐ型ベース層４側）には、プレーナゲート構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が設けられている。図１には、活性領域１０１に１つ以上配置される単位セル（素子の機能単位）のうちの１つの単位セルを図示する。具体的には、ｎ型ドリフト層２（ｎ型炭化珪素エピタキシャル層）の、ｎ+型炭化珪素基板１側に対して反対側の表面層には、ｐ+型ベース領域（第１半導体領域）３が選択的に設けられている。最も外側（終端構造部１０２側）のｐ+型ベース領域３は、終端構造部１０２の平坦部１０４にまで延在し、平坦部１０４における基体おもて面（すなわち終端構造部１０２の、ｐ型ベース層４が堆積されていない部分）に露出されている。ｐ+型ベース領域３は、ｐ型ベース層４とともにベース領域を構成する。
ｎ型ドリフト層２の、ｎ+型炭化珪素基板１側に対して反対側の表面には、ｎ型ドリフト層２の、隣り合うｐ+型ベース領域３間に挟まれた部分、および、ｐ+型ベース領域３の、平坦部１０４に延在する部分以外の部分を覆うように、ｐ型ベース層４（ｐ型炭化珪素エピタキシャル層）が選択的に堆積されている。ｐ型ベース層４の不純物濃度は、ｐ+型ベース領域３の不純物濃度よりも低い。エピタキシャル成長によりｐ型ベース層４を形成することで、チャネルが形成される部分の結晶性を高めることができるため、チャネル抵抗（すなわちオン抵抗）を低減させることができる。ｐ型ベース層４の内部には、ｐ+型ベース領域３上の部分に、ｎ+型ソース領域（第３半導体領域）６およびｐ+型コンタクト領域（第５半導体領域）７がそれぞれ選択的に設けられている。ｎ+型ソース領域６およびｐ+型コンタクト領域７は互いに接する。ｎ+型ソース領域６は、ｐ+型コンタクト領域７よりも後述するｎ型ウェル領域（第４半導体領域）８に近い位置に配置されている。
また、ｐ型ベース層４の内部には、深さ方向にｐ型ベース層４を貫通してｎ型ドリフト層２に達するｎ型ウェル領域８が設けられている。ｎ型ウェル領域８は、隣り合うベース領域間に挟まれ、かつゲート電極１０直下（基体側）に配置されるＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域である。ｎ型ウェル領域８は、ｎ型ドリフト層２とともにドリフト領域を構成する。ｐ型ベース層４の、ｎ+型ソース領域６とｎ型ウェル領域８とに挟まれた部分の表面には、ゲート絶縁膜９を介してゲート電極１０が設けられている。ゲート電極１０は、ゲート絶縁膜９を介して、ｎ型ウェル領域８の表面に設けられていてもよい。ゲート絶縁膜９は、コンタクト電極を必要とする部分を除いて炭化珪素半導体基体のおもて面側の全面に設けられていてもよい。図示省略するが、複数の単位セルが配置される場合、各単位セルのＭＯＳゲート構造は並列に配置される。
層間絶縁膜１１は、炭化珪素半導体基体のおもて面側の全面に、ゲート電極１０を覆うように設けられている。ソース電極（第１電極）１２は、層間絶縁膜１１を深さ方向に貫通するコンタクトホールを介してｎ+型ソース領域６およびｐ+型コンタクト領域７に接するとともに、層間絶縁膜１１によってゲート電極１０と電気的に絶縁されている。おもて面電極パッド１３は、すべての単位セルのソース電極１２に接するように、活性領域１０１全体にわたって設けられている。おもて面電極パッド１３の端部は、終端構造部１０２の層間絶縁膜１１上に延在し、例えば段差部１０３よりも内側（活性領域１０１側）で終端している。終端構造部１０２において、層間絶縁膜１１上には、おもて面電極パッド１３の端部、および、最も外側の単位セルのソース電極１２の外側の端部を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜１４が設けられている。保護膜１４は、放電防止の機能を有する。
また、終端構造部１０２において、ｎ型ドリフト層２の、ｎ+型炭化珪素基板１側に対して反対側の表面層には、不純物濃度の異なる複数のｐ型領域（ｐ-型領域５ａおよびｐ--型領域５ｂ）で構成された耐圧構造が設けられている。この耐圧構造は、活性領域１０１と終端構造部１０２との境界付近の電界集中を緩和する機能を有する。具体的には、ｐ-型領域５ａは、平坦部１０４における基体おもて面に露出されるように設けられ、最も外側のｐ+型ベース領域３に接し、かつ当該ｐ+型ベース領域３の周囲を囲む。また、ｐ-型領域５ａは、平坦部１０４から内側に例えば段差部１０３にまで延在し、最も外側のｐ+型ベース領域３の、平坦部１０４に延在する部分の下側（ドレイン側）全体を覆う。ｐ--型領域５ｂは、ｐ-型領域５ａよりも外側に設けられ、ｐ-型領域５ａに接し、かつｐ-型領域５ａの周囲を囲む。
すなわち、ｐ-型領域５ａおよびｐ--型領域５ｂは、活性領域１０１の周囲を囲む同心円状に設けられ、ダブルゾーンＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を構成する。ｐ-型領域５ａおよびｐ--型領域５ｂとｎ型ドリフト層２との界面は、ｐ+型ベース領域３とｎ型ドリフト層２との界面よりもドレイン側に位置する。すなわち、ｐ-型領域５ａおよびｐ--型領域５ｂの厚さは、ｐ+型ベース領域３の、平坦部１０４における厚さ（基体おもて面からの深さ）よりも厚い。終端構造部１０２（段差部１０３および平坦部１０４も含む）における基体おもて面は、層間絶縁膜１１（またはゲート絶縁膜９および層間絶縁膜１１を順に積層した絶縁層）によって覆われている。ｐ-型領域５ａおよびｐ--型領域５ｂは、この層間絶縁膜１１によって活性領域１０１の単位セルと電気的に絶縁されている。
終端構造部１０２に配置する耐圧構造は、ダブルゾーンＪＴＥ構造に代えて、マルチゾーンＪＴＥ構造や、ＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造など、電界集中を緩和するための他の耐圧構造としてもよい。マルチゾーンＪＴＥ構造とは、不純物濃度の異なる３つ以上のｐ型領域を活性領域１０１の周囲を囲む同心円状に、かつ外側に向うほど不純物濃度の低いｐ型領域が配置されるように隣接して配置した耐圧構造である。ＦＬＲ構造は、複数のｐ型領域を活性領域１０１の周囲を囲む同心円状に、所定の間隔を空けて配置した耐圧構造であり、製造の難易度によらず適用可能である。炭化珪素半導体基体の裏面（ｎ+型炭化珪素基板１の裏面）には、活性領域１０１から終端構造部１０２にわたって、ドレイン電極である裏面電極（第２電極）１５が設けられている。裏面電極パッド１６は、裏面電極１５の表面に設けられている。
次に、実施の形態１にかかる半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスの、炭化珪素半導体を用いたプレーナゲート構造の縦型ＭＯＳＦＥＴを作製する場合を例に説明する。図２〜７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、例えば、２×１０19／ｃｍ3程度の不純物濃度で窒素（Ｎ）などのｎ型不純物がドーピングされたｎ+型炭化珪素基板（半導体ウエハ）１を用意する。ｎ+型炭化珪素基板１のおもて面は、例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。次に、ｎ+型炭化珪素基板１のおもて面上に、ｎ型ドリフト層２として、例えば、１．０×１０16／ｃｍ3の不純物濃度で窒素などのｎ型不純物がドーピングされた厚さ１０μｍのｎ型炭化珪素エピタキシャル層を成長させる。
次に、図３に示すように、フォトリソグラフィおよびイオン注入によって、活性領域１０１におけるｎ型ドリフト層２の表面層に、ｐ+型ベース領域３を選択的に形成する。最も外側のｐ+型ベース領域３は、終端構造部１０２に延在するように形成する。このイオン注入においては、例えば、ドーパントをアルミニウム（Ａｌ）とし、ｐ+型ベース領域３の不純物濃度が１．０×１０18／ｃｍ3となるようにドーズ量を設定してもよい。ｐ+型ベース領域３の厚さは、例えば、０．５μｍであってもよい。隣り合うｐ+型ベース領域３間の距離は、例えば１．６μｍであってもよい。
次に、ｎ型ドリフト層２の表面に、ｐ型ベース層４となるｐ型炭化珪素エピタキシャル層を例えば０．５μｍの厚さで成長させる。ｐ型ベース層４は、例えばアルミニウムがドーピングされてなる。このとき、例えば、ｐ型ベース層４の不純物濃度が５．０×１０15／ｃｍ3となるようにアルミニウムがドーピングされたｐ型炭化珪素エピタキシャル層を成長させてもよい。これにより、ｎ+型炭化珪素基板１、ｎ型ドリフト層２およびｐ型ベース層４を順に堆積してなる炭化珪素半導体基体が作製される。
次に、図４に示すように、フォトリソグラフィおよびイオン注入によって、ｐ型ベース層４の、ｎ型ドリフト層２上の部分の導電型を反転させて、ｎ型ウェル領域８を選択的に形成する。このイオン注入においては、例えば、ドーパントを窒素とし、ｎ型ウェル領域８の不純物濃度が５．０×１０16／ｃｍ3となるようにドーズ量を設定してもよい。ｎ型ウェル領域８の幅および厚さは、例えば、それぞれ２．０μｍおよび０．６μｍであってもよい。次に、フォトリソグラフィおよびエッチングによって終端構造部１０２におけるｐ型ベース層４の外周部を除去し、終端構造部１０２にｎ型ドリフト層２を露出させる。
ｐ型ベース層４の外周部を除去することによって、終端構造部１０２の、活性領域１０１との境界付近において、ｐ型ベース層４とｎ型ドリフト層２との間に段差部１０３が形成される。また、この段差部１０３よりも外側（チップ外側となる部分）に、ｎ型ドリフト層２の表面が露出されてなる平坦部１０４が形成される。このとき、最も外側のｐ+型ベース領域３の、平坦部１０４に延在する部分を所定の厚さで残すことができればよく、終端構造部１０２の外周部におけるエピタキシャル層を、ｐ型ベース層４の厚さ以上の厚さ（例えば０．７μｍ程度）で除去してもよい。この場合、最も外側のｐ+型ベース領域３の、平坦部１０４に延在する部分は０．３μｍ程度の厚さで残る。
次に、フォトリソグラフィおよびイオン注入を繰り返し行い、終端構造部１０２に露出したｎ型ドリフト層２の表面層に、ダブルゾーンＪＴＥ構造を構成するｐ-型領域５ａおよびｐ--型領域５ｂをそれぞれ選択的に形成する。このとき、ｐ-型領域５ａは、最も外側のｐ+型ベース領域３の、平坦部１０４に延在する部分の下側全体を覆うように形成する。ｐ-型領域５ａを形成するためのイオン注入は、例えば、ドーパントをアルミニウムとし、ｐ-型領域５ａの不純物濃度が６．０×１０17／ｃｍ3となるようにドーズ量を設定してもよい。ｐ-型領域５ａの幅および厚さは、例えば、それぞれ８０μｍおよび０．５μｍであってもよい。ｐ--型領域５ｂを形成するためのイオン注入は、例えば、ドーパントをアルミニウムとし、ｐ--型領域５ｂの不純物濃度が３．０×１０17／ｃｍ3となるようにドーズ量を設定してもよい。ｐ--型領域５ｂの幅および厚さは、例えば、それぞれ６０μｍおよび０．５μｍであってもよい。
次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース層４の、ｐ+型ベース領域３上の部分の表面層に、ｎ+型ソース領域６を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース層４の、ｐ+型ベース領域３上の部分の表面層に、ｐ+型コンタクト領域７を選択的に形成する。次に、ｐ-型領域５ａ、ｐ--型領域５ｂ、ｎ+型ソース領域６、ｐ+型コンタクト領域７およびｎ型ウェル領域８を活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、例えば、それぞれ１６２０℃および２分間であってもよい。ｐ-型領域５ａ、ｐ--型領域５ｂ、ｎ+型ソース領域６、ｐ+型コンタクト領域７およびｎ型ウェル領域８を形成する順序は種々変更可能である。ｐ-型領域５ａおよびｐ--型領域５ｂは、平坦部１０４の形成後、活性化熱処理の前に形成すればよい。ｐ-型領域５ａを形成するためのイオン注入の注入領域と、ｐ+型ベース領域３を形成するためのイオン注入の注入領域とが一部重なってもよい。また、活性化熱処理は、各領域を形成するためのイオン注入ごとに行ってもよい。
次に、図５に示すように、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜９を例えば１００ｎｍ程度の厚さで形成する。この熱酸化は、例えば、酸素（Ｏ2）ガスと水素（Ｈ2）ガスとの混合雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、ｐ型ベース層４およびｎ型ドリフト層２の表面に形成された各領域がゲート絶縁膜９で覆われる。次に、ゲート絶縁膜９上に、ゲート電極１０として、例えばリン（Ｐ）がドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして、ｐ型ベース層４の、ｎ+型ソース領域６とｎ型ウェル領域８とに挟まれた部分上に多結晶シリコン層を残す。このとき、ｎ型ウェル領域８上に多結晶シリコン層を残してもよい。次に、ゲート絶縁膜９を覆うように、層間絶縁膜１１として例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を１．０μｍ程度の厚さで成膜（形成）する。
次に、図６に示すように、フォトリソグラフィおよびエッチングによって層間絶縁膜１１およびゲート絶縁膜９を選択的に除去してコンタクトホールを形成し、ｎ+型ソース領域６およびｐ+型コンタクト領域７を露出させる。次に、層間絶縁膜１１を平坦化するための熱処理（リフロー）を行う。次に、図７に示すように、層間絶縁膜１１上に、コンタクトホールの内部に埋め込むように、ソース電極１２となる例えばニッケル（Ｎｉ）膜を成膜する。次に、フォトリソグラフィおよびエッチングによってニッケル膜を選択的に除去し、コンタクトホールに露出するｎ+型ソース領域６およびｐ+型コンタクト領域７上にのみニッケル膜を残す。次に、炭化珪素半導体基体の裏面（ｎ+型炭化珪素基板１の裏面）全面に、裏面電極１５を構成する複数の金属膜のうちの最下層となる例えばニッケル膜を成膜する。
次に、例えば９７０℃程度の温度で熱処理して、炭化珪素半導体基体の両面のニッケル膜を炭化珪素半導体部と反応させてニッケルシリサイド膜を生成する。これにより、ソース電極１２と炭化珪素半導体部とのオーミック接合、および、裏面電極１５と炭化珪素半導体部とのオーミック接合が形成される。次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の全面に、ソース電極１２を覆うようにおもて面電極パッド１３を堆積（形成）する。おもて面電極パッド１３の、層間絶縁膜１１上の部分の厚さは、例えば５μｍ程度であってもよい。おもて面電極パッド１３は、例えば、アルミニウムを主成分とする金属で形成してもよい。次に、おもて面電極パッド１３をパターニングして、終端構造部１０２における層間絶縁膜１１を露出させる。
次に、層間絶縁膜１１およびおもて面電極パッド１３の表面に、保護膜１４として例えばポリイミド膜を形成する。次に、フォトリソグラフィおよびエッチングによって保護膜１４を選択的に除去して、おもて面電極パッド１３を露出させるとともに、終端構造部１０２における層間絶縁膜１１上からおもて面電極パッド１３の端部に延在するように保護膜１４を残す。次に、炭化珪素半導体基体の裏面のニッケルシリサイド膜の表面全面に、裏面電極パッド１６として例えばチタン（Ｔｉ）膜、ニッケル膜および金（Ａｕ）膜を順に積層してなる積層膜を形成する。その後、半導体ウエハをチップ状に切断（ダイシング）することで、図１に示すＭＯＳＦＥＴが完成する。
以上、説明したように、実施の形態１によれば、最も外側のｐ+型ベース領域を終端構造部の平坦部にまで延在させ、かつ耐圧構造を構成する最も内側のｐ型領域の内周部によって、最も外側のｐ+型ベース領域の、平坦部に延在する部分の下側全体を覆うことで、ドレイン電極に高電圧を印加したときに、最も外側のｐ+型ベース領域の外周端部、または、耐圧構造を構成する複数のｐ型領域に電界を集中させることができる。このため、活性領域にエピタキシャル成長により不純物濃度の低いｐ型ベース層を形成してオン抵抗を低減させた構成とする場合においても、ｐ型ベース層を形成することによって生じた段差部に電界が集中することを防止することができる。
また、耐圧構造を構成する複数のｐ型領域に電界を集中させることができるため、エピタキシャル成長により形成された不純物濃度の低いｐ型ベース層側に空乏層が伸びることを防止することができる。これにより、耐圧が低下することを防止することができるため、従来よりも耐圧を向上させることができる。したがって、低オン抵抗で、かつ高耐圧の半導体装置を提供することができる。また、実施の形態１によれば、最も外側のｐ+型ベース領域を形成するためのイオン注入や、耐圧構造を構成する最も内側のｐ型領域を形成するためのイオン注入に用いるマスクの開口範囲を適宜変更することで、新たな工程を追加することなく、低オン抵抗で、かつ高耐圧の半導体装置を作製することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図８は、実施の形態２にかかる半導体装置の構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ダブルゾーンＪＴＥ構造を構成する２つのｐ型領域（ｐ-型領域２５ａおよびｐ--型領域５ｂ）のうちの内側のｐ-型領域２５ａを、基体おもて面に沿って平坦部１０４から活性領域１０１にまで延在させ、ｐ型ベース層４の外周部に重なるように設けている点である。
具体的には、ｐ-型領域２５ａは、ｐ+型ベース領域３の、平坦部１０４および段差部１０３に延在する部分と、ｐ型ベース層４の、段差部１０３に延在する部分とに重なるように設けられ、例えば最も外側のｐ+型コンタクト領域７に接する（ハッチングされた部分）。実施の形態２にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、ｐ-型領域２５ａを形成するためのイオン注入を、ｐ型ベース層４の外周部にまで重なる広い範囲に行えばよい。このとき、ｐ-型領域２５ａを形成するためのイオン注入の注入領域と、ｐ+型ベース領域３を形成するためのイオン注入の注入領域とが一部重なってもよい。
以上、説明したように、実施の形態２によれば、耐圧構造を構成する最も内側のｐ型領域を、最も外側のｐ+型ベース領域の、平坦部に延在する部分に重なるように設けることで、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、耐圧構造を構成する最も内側のｐ型領域をｐ型ベース層の一部にまで重なるように設けることで、ｐ型ベース層の外周部の不純物濃度を高くすることができる。これにより、ｐ型ベース層の内部に空乏層が伸びることを防止することができる。また、実施の形態２によれば、ｐ型ベース層の外周部の不純物濃度を高くすることができ、プロセス変動による耐圧のばらつきを回避することができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図９は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、最も外側のｐ+型コンタクト領域（第５半導体領域）２７を、基体おもて面に沿って活性領域１０１から平坦部１０４にまで延在させ、ダブルゾーンＪＴＥ構造を構成する２つのｐ型領域のうちの内側のｐ-型領域５ａの内周部に重なるように設けている点である。
具体的には、最も外側のｐ+型コンタクト領域２７は、ｐ型ベース層４の、段差部１０３に延在する部分と、ｐ+型ベース領域３の、平坦部１０４および段差部１０３に延在する部分と、ｐ-型領域５ａの、ｐ+型ベース領域３の下側を覆う部分と、に重なるように設けられている（ハッチングされた部分）。実施の形態３にかかる半導体装置の製造方法は、実施の形態１にかかる半導体装置の製造方法において、ｐ+型コンタクト領域２７を形成するためのイオン注入を、ｐ-型領域５ａの内周部にまで重なる広い範囲に行えばよい。このとき、ｐ+型コンタクト領域２７を形成するためのイオン注入と、ｐ+型ベース領域３を形成するためのイオン注入の注入領域とが一部重なってもよい。
実施の形態３においては、ｐ+型ベース領域３の、平坦部１０４に延在する部分の下側全体が、最も外側のｐ+型コンタクト領域２７によって覆われる。このため、ｐ+型ベース領域３の、平坦部１０４に延在する部分の下側がｐ-型領域５ａによって覆われていなくてもよい。すなわち、最も外側のｐ+型コンタクト領域２７は、ｐ型ベース層４の、段差部１０３に延在する部分と、ｐ+型ベース領域３の、平坦部１０４および段差部１０３に延在する部分と、に重なるように設けられていてもよい（不図示）。また、ｐ+型ベース領域３の、平坦部１０４に延在する部分の下側がｐ-型領域５ａによって覆われている場合、最も外側のｐ+型コンタクト領域２７は、ｐ-型領域５ａの内周端部に接する程度に延在した状態であってもよい。
以上、説明したように、実施の形態３によれば、最も外側のｐ+型コンタクト領域を、耐圧構造を構成する最も内側のｐ型領域の一部にまで重なるように設けることで、ドレイン電極に高電圧を印加したときに、最も外側のｐ+型コンタクト領域の外周端部、または、耐圧構造を構成する複数のｐ型領域に電界を集中させることができる。これにより、実施の形態１と同様の効果を得ることができる。また、実施の形態３によれば、最も外側のｐ+型コンタクト領域を、耐圧構造を構成する最も内側のｐ型領域の一部にまで重なるように設けることで、ｐ型ベース層の外周部の不純物濃度を高くすることができる。これにより、実施の形態２と同様の効果を得ることができる。
（実施例）
次に、実施例にかかる半導体装置の耐圧について検証した。図１０は、比較例１の半導体装置の構造を示す断面図である。図１１は、ダブルゾーンＪＴＥ構造を構成する内側のｐ-型領域の不純物濃度と耐圧との関係を示す特性図である。まず、実施の形態２にかかる半導体装置の製造方法にしたがい、例示した上記諸条件で、ダブルゾーンＪＴＥ構造を構成する内側のｐ-型領域２５ａをｐ型ベース層４の一部にまで重なるように設けたＭＯＳＦＥＴ（図８参照）を作製した（以下、実施例とする）。比較として、ダブルゾーンＪＴＥ構造を構成する内側のｐ-型領域３５ａによって、最も外側のｐ+型ベース領域３の、平坦部１０４に延在する部分の下側の一部を覆うＭＯＳＦＥＴ（図１０参照）を作製した（以下、比較例１とする）。
実施例および比較例１は、それぞれ、終端構造部１０２に段差部１０３を形成するときのエピタキシャル層のエッチング量（エッチング深さ）を、標準の０．７μｍ（以下、標準エッチング量とする）と、標準より深い０．９μｍ（以下、過剰エッチング量とする）とした２つの試料を作製した。また、実施例および比較例１ともに、ダブルゾーンＪＴＥ構造を構成する外側のｐ--型領域５ｂの不純物濃度を内側のｐ-型領域２５ａ，３５ａの不純物濃度の半分とした。比較例１のｐ-型領域３５ａ以外の構成は、実施例と同様である。これら実施例および比較例１のｐ-型領域２５ａ，３５ａの不純物濃度と耐圧との関係をシミュレーションした結果を図１１に示す。図１１の横軸はｐ-型領域２５ａ，３５ａの不純物濃度であり、縦軸は耐圧ＢＶｄｓｓである。
図１１に示す結果より、比較例１では、標準エッチング量である場合、ｐ-型領域３５ａの不純物濃度が３．０×１０17／ｃｍ3未満で耐圧が低下することが確認された。また、比較例１では、過剰エッチング量である場合、ｐ-型領域３５ａの不純物濃度が３．０×１０18／ｃｍ3未満で耐圧が低下することが確認された。これらのことから、活性化率の低下や過剰エッチングによるキャリア濃度の低下が重複して起こることにより耐圧の低下が生じることがわかる。一方、実施例においては、標準エッチング量である場合と過剰エッチング量である場合ともに、ｐ-型領域２５ａの不純物濃度が１．００×１０17／ｃｍ3未満で耐圧が低下することが確認された。このことから、実施例は、プロセス変動による悪影響の少ない構造であることが確認された。
次に、実施例にかかる半導体装置の活性領域と終端構造部との境界付近の電界強度分布について検証した。図１２は、比較例２の半導体装置の構造を示す断面図である。図１３は、活性領域と終端構造部との境界付近の電界強度分布を示す特性図である。図１３（ａ）には、実施例の終端構造部１１１（図８参照）の電界強度分布を示す。図１３（ｂ）には、比較例１の終端構造部１２１（図１０参照）の電界強度分布を示す。図１３（ｃ）には、比較例２の終端構造部１２２（図１２参照）の電界強度分布を示す。比較例２は、最も外側のｐ+型ベース領域３３を平坦部１０４にまで延在させない構成となっている。比較例２の、ｐ+型ベース領域３３以外の構成は、比較例１と同様である。
図１３（ｂ）に示すように、比較例１では、活性領域１０１と終端構造部１０２との境界付近１３１に電界が集中していることが確認された。一方、図１３（ａ）に示すように、実施例においては、電界強度を終端構造部１０２に分散させることができることが確認された。このことから、実施例のように、ダブルゾーンＪＴＥ構造を構成する内側のｐ-型領域２５ａによって、最も外側のｐ+型ベース領域３の、平坦部１０４に延在する部分の下側全体を覆うことで、活性領域１０１の電界集中を緩和することができることが確認された。
また、図１３（ｃ）に示すように、比較例２では、活性領域１０１と終端構造部１０２との境界付近１３２にのみ電界が集中していることが確認された。すなわち、比較例２のように最も外側のｐ+型ベース領域３３を平坦部１０４にまで延在させない場合、比較例１と同様に活性領域１０１の電界集中を緩和することができず、耐圧が低下することが確認された。一方、実施例においては、最も外側のｐ+型ベース領域３を平坦部１０４にまで延在させることで、電界が集中する箇所を平坦部１０４に移動させることができる。このため、活性領域１０１の電界集中を緩和することができ、高耐圧を維持することができる。
したがって、図１１，１３の結果から、実施例のように、最も外側のｐ+型ベース領域３を平坦部１０４にまで延在させ、かつ当該ｐ+型ベース領域３の平坦部１０４に延在する部分の下側全体をｐ-型領域２５ａによって覆うことで、高耐圧を維持することができることが確認された。図示省略するが、実施の形態１，３にかかる半導体装置（図１，９参照）においても、実施例（実施の形態２にかかる半導体装置）と同様に、最も外側のｐ+型ベース領域３を平坦部１０４にまで延在させ、かつ当該ｐ+型ベース領域３の平坦部１０４に延在する部分の下側全体をｐ-型領域５ａまたはｐ+型コンタクト領域２７によって覆う構成であるため、実施例と同様の効果を有する。
以上において本発明は、上述した各実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態において、各部の寸法や不純物濃度等は要求される仕様等に応じて適宜設定される。また、上述した各実施の形態では、炭化珪素基板の主面（おもて面）を＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面とした場合を例に説明したが、これに限らず、炭化珪素基板の主面の面方位は設計条件などに合わせて種々変更可能である。また、本発明は、トレンチゲート構造のＭＯＳＦＥＴに適用した場合においても同様の効果を奏する。この場合、例えばｎ+型ソース領域、ｐ型ベース層となるｐ型炭化珪素エピタキシャル層、およびｐ+型ベース領域を貫通して、ｎ型ドリフト層となるｎ型炭化珪素エピタキシャル層のｐ+型ベース領域以外の部分に達するトレンチを形成し、このトレンチの内部にゲート絶縁膜を介してゲート絶縁膜を設ければよい。
また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、本発明は、基体おもて面側にＭＯＳゲート構造を備えたＩＧＢＴなどのＭＯＳ型半導体装置に適用可能である。また、上述した実施の形態では、炭化珪素半導体を用いた場合を例に説明しているが、これに限らず、窒化ガリウム（ＧａＮ）やダイヤモンドなど他のワイドバンドギャップ半導体やシリコン（Ｓｉ）半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用であり、特にワイドバンドギャップ半導体を用いた半導体装置に適している。
１ ｎ+型炭化珪素基板
２ ｎ型ドリフト層
３ ｐ+型ベース領域
４ ｐ型ベース層
５ａ，２５ａ ｐ-型領域
５ｂ ｐ--型領域
６ ｎ+型ソース領域
７，２７ ｐ+型コンタクト領域
８ ｎ型ウェル領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ ソース電極
１３ おもて面電極パッド
１４ 保護膜
１５ 裏面電極
１６ 裏面電極パッド
１０１ 活性領域
１０２ 終端構造部
１０３ 段差部
１０４ 平坦部

Claims (10)

  1. 電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置であって、
    第１導電型の半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に、前記第１半導体領域を覆うように設けられた、前記第１半導体領域よりも不純物濃度の低い第２導電型の第２半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面層の、前記第１半導体領域よりも外側に選択的に設けられ前記耐圧構造を構成する、前記第１半導体領域よりも不純物濃度の低い第２導電型の第２半導体領域と、
    を備え、
    前記終端構造部には、
    前記第２半導体層と前記第１半導体層との間の段差部と、
    前記段差部よりも外側に露出された前記第１半導体層の表面からなる平坦部と、が設けられており、
    最も外側の前記第１半導体領域は、前記活性領域から前記平坦部まで延在し、
    前記第２半導体領域は、前記平坦部に設けられ、前記第１半導体領域の、前記平坦部に延在する部分の前記半導体基板側全体を覆うことを特徴とする半導体装置。
  2. 前記第２半導体領域は、前記第１半導体領域の、前記平坦部に延在する部分と前記段差部に重なるように設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２半導体領域は、前記第２半導体層まで延在し、前記第２半導体層の外周部に重なるように設けられていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体領域と、
    前記第３半導体領域と離して、前記第２半導体層を深さ方向に貫通して前記第１半導体層に達する第１導電型の第４半導体領域と、
    前記第２半導体層の、前記第３半導体領域と前記第４半導体領域とに挟まれた領域の表面上に、ゲート絶縁膜を介して設けられたゲート電極と、
    前記第２半導体層および前記第３半導体領域に接する第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    をさらに備えることを特徴とする請求項１に記載の半導体装置。
  5. 前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体領域と、
    前記第３半導体領域、前記第２半導体層および前記第１半導体領域、または前記第１半導体領域の一部を貫通して前記第１半導体層に達するトレンチと、
    前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記第２半導体層および前記第３半導体領域に接する第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    をさらに備えることを特徴とする請求項１に記載の半導体装置。
  6. 前記第２半導体層の内部に選択的に設けられた第２導電型の第５半導体領域をさらに備え、
    最も外側の前記第５半導体領域は、前記第２半導体領域まで延在し、前記第２半導体領域に接することを特徴とする請求項４に記載の半導体装置。
  7. 最も外側の前記第５半導体領域は、前記第２半導体領域の内周部に重なるように設けられていることを特徴とする請求項６に記載の半導体装置。
  8. 電流が流れる活性領域と、前記活性領域の外側に配置され、耐圧構造が形成された終端構造部と、を有する半導体装置であって、
    第１導電型の半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第１半導体領域と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に、前記第１半導体領域を覆うように設けられた、前記第１半導体領域よりも不純物濃度の低い第２導電型の第２半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面層の、前記第１半導体領域よりも外側に選択的に設けられ前記耐圧構造を構成する、前記第１半導体領域よりも不純物濃度の低い第２導電型の第２半導体領域と、
    前記第２半導体層の内部に選択的に設けられた第１導電型の第３半導体領域と、
    前記第２半導体層の内部に選択的に設けられた第２導電型の第５半導体領域と、
    前記第２半導体層の、前記第３半導体領域と前記第１半導体層との間の領域に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜を挟んで前記第２半導体層の反対側に設けられたゲート電極と、
    前記第２半導体層および前記第３半導体領域に接する第１電極と、
    前記半導体基板の裏面に設けられた第２電極と、
    を備え、
    前記終端構造部には、
    前記第２半導体層と前記第１半導体層との間の段差部と、
    前記段差部よりも外側に露出された前記第１半導体層の表面からなる平坦部と、が設けられており、
    最も外側の前記第１半導体領域は、前記活性領域から前記平坦部まで延在し、
    最も外側の前記第５半導体領域は、前記平坦部まで延在し、前記第１半導体領域の、前記平坦部に延在する部分の前記半導体基板側全体を覆うことを特徴とする半導体装置。
  9. 前記第２半導体領域の、前記半導体基板側に対して反対側の表面は、前記第２半導体層の、前記半導体基板側に対して反対側の表面よりも前記半導体基板側に位置することを特徴とする請求項１に記載の半導体装置。
  10. 前記第２半導体領域と前記第１半導体層との界面は、前記第１半導体領域と前記第１半導体層との界面よりも前記半導体基板側に位置することを特徴とする請求項１〜９のいずれか一つに記載の半導体装置。
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