WO2016013472A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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semiconductor
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明将 木下
保幸 星
原田　祐一
大西　泰彦
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富士電機株式会社
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    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the semiconductor device.
  • a semiconductor device using a semiconductor material having a wider band gap than silicon (Si) such as a silicon carbide (SiC) semiconductor (hereinafter referred to as a wide band gap semiconductor) is known.
  • Si silicon carbide
  • SiC silicon carbide
  • a high breakdown voltage device is manufactured using a silicon carbide semiconductor
  • electric field concentration occurs at the end of the element when a high voltage is applied, so it is necessary to form a breakdown voltage structure for alleviating the electric field.
  • the surface of the withstand voltage structure is generally coated with a protective film such as an oxide film, but an interface state is formed at the interface between the semiconductor and the protective film, so when a high voltage is applied, the semiconductor surface is affected by the interface state.
  • a thin depletion layer spreads to the end of the chip, and the broken crystal state reaches the disturbed end of the chip, which causes a leak current.
  • a region called a channel stopper having a high impurity concentration is generally formed around the device to suppress the spread of the depletion layer and reduce the leak current (for example, Non-Patent Document 1 below) reference).
  • the silicon carbide semiconductor device since it is difficult to form a semiconductor region of any conductivity type by diffusion, an arbitrary semiconductor region is formed by ion implantation. Furthermore, it is necessary to carry out processing at high temperature after ion implantation. If this high temperature treatment is not performed, substitution with atoms in silicon carbide is not performed, so that carriers are not generated, and the semiconductor device does not operate as a conductive semiconductor region.
  • Non-Patent Document 2 Non-Patent Document 2
  • a lattice defect occurs and it becomes a leak source.
  • the depletion layer generated by the interface state reaches the channel stopper, the leakage increases.
  • An object of the present invention is to realize a high breakdown voltage and a low current leak in order to solve the above-mentioned problems of the prior art.
  • the semiconductor device of the present invention has the following features.
  • a first conductivity type semiconductor substrate made of a semiconductor having a wider band gap than silicon, and a semiconductor deposited on the surface of the first conductivity type semiconductor substrate, made of a semiconductor having a wider band gap than silicon and the first conductivity type
  • a first conductivity type semiconductor deposition layer having an impurity concentration lower than that of the semiconductor substrate is provided.
  • a first second conductivity type semiconductor region is selectively provided in a surface layer of the first conductivity type semiconductor deposition layer opposite to the first conductivity type semiconductor substrate side.
  • a device structure comprising at least a metal film forming a metal-semiconductor junction on the first conductivity type semiconductor deposition layer, the first second conductivity type semiconductor region, and a peripheral portion of the device structure
  • the semiconductor device includes a second second conductivity type semiconductor region, and a first conductivity type semiconductor region surrounding a peripheral portion of the second second conductivity type semiconductor region with the first conductivity type semiconductor deposition layer interposed therebetween.
  • the first conductivity type semiconductor region includes a second first conductivity type semiconductor region having a high impurity concentration, and separates the second first conductivity type semiconductor region from the first conductivity type semiconductor deposition layer.
  • the semiconductor device includes a first first conductivity type semiconductor region having an impurity concentration higher than that of the first conductivity type semiconductor deposition layer and lower than that of the second first conductivity type semiconductor region.
  • the impurity concentration of the first first conductivity type semiconductor region is 0.1 times or less of the impurity concentration of the second first conductivity type semiconductor region.
  • the width of the first first conductivity type semiconductor region separating the second second conductivity type semiconductor region and the first conductivity type semiconductor deposition layer is 0.1 ⁇ m or more.
  • the metal film forms a Schottky junction with the first conductive type semiconductor deposited layer.
  • the semiconductor device may further include a second conductivity type semiconductor deposition layer selectively deposited on the first conductivity type semiconductor deposition layer, and the metal film may form an ohmic junction with the second conductivity type semiconductor deposition layer. It features.
  • the element structure may be a second conductive semiconductor deposition layer which has a lower impurity concentration than the first second conductive semiconductor region and covers a part of the first second conductive semiconductor region.
  • the first conductivity type semiconductor substrate is silicon carbide.
  • the crystallographic plane index of the first conductive semiconductor substrate is a plane parallel to the (000-1) plane or a plane inclined within 10 degrees.
  • a first conductivity type semiconductor substrate made of a semiconductor having a wider band gap than silicon, and a band gap deposited on the surface of the first conductivity type semiconductor substrate Of the first conductivity type semiconductor deposition layer, the first conductivity type semiconductor deposition layer being lower in impurity concentration than the first conductivity type semiconductor substrate, and the first conductivity type semiconductor deposition layer on the first conductivity type semiconductor substrate side
  • a first second conductivity type semiconductor region selectively provided in the opposite surface layer, a metal film forming a metal-semiconductor junction on at least the first conductivity type semiconductor deposition layer, and the first film
  • Conductivity type semiconductor A first conductivity type semiconductor region surrounding across the deposited layer, in the manufacturing method of a semiconductor device having a has the following characteristics.
  • the first conductive semiconductor deposition layer is deposited on the surface of the first conductive semiconductor substrate. Then, in the surface layer of the first conductivity type semiconductor deposition layer outside the breakdown voltage structure surrounding the active region responsible for current driving, an impurity more than the first conductivity type semiconductor deposition film as the first conductivity type semiconductor region A first concentration first conductivity type channel stopper region is selectively formed. Furthermore, as the first conductivity type semiconductor region, the first first conductivity type is formed inside the first first conductivity type channel stopper region so as to be surrounded by the first first conductivity type channel stopper region. A second first conductivity type channel stopper region having an impurity concentration higher than that of the mold channel stopper region is selectively formed.
  • the structure of the channel stopper is surrounded by the low concentration impurity concentration region by surrounding the high concentration impurity concentration region, thereby forming the impurity concentration gradient and reducing the crystal misfit transition, thereby causing the crystal defect Leakage can be suppressed and high withstand voltage and low leakage can be realized.
  • the yield can be improved because it is not affected by the performance of the manufacturing apparatus.
  • FIG. 1 is a cross-sectional view showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 2 is a cross-sectional view schematically showing a state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 3 is a cross-sectional view schematically showing a state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 4 is a cross-sectional view schematically showing the state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 5 is a cross-sectional view schematically showing a state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 6 is a cross sectional view schematically showing a state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • FIG. 7 is a cross-sectional view showing a configuration of a comparative example of the silicon carbide semiconductor device according to the embodiment.
  • FIG. 8 is a chart showing frequency distribution of leak current values in the example and the comparative example.
  • FIG. 9 is a table showing the mode values of the leak current when the withstand voltage structures of the example and the comparative example and the channel stopper distance are changed.
  • n and p in the layer or region having n or p, it is meant that electrons or holes are majority carriers, respectively.
  • + and-attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region to which it is not attached, respectively.
  • the same components are denoted by the same reference numerals and redundant description will be omitted.
  • "-" means a bar attached to the index immediately after that, and a negative index is represented by putting "-" in front of the index.
  • the semiconductor device according to the present invention is configured using a semiconductor (wide band gap semiconductor) having a wider band gap than silicon.
  • a silicon carbide semiconductor device manufactured using, for example, silicon carbide (SiC) as a wide band gap semiconductor will be described as an example.
  • FIG. 1 is a cross-sectional view showing the configuration of the silicon carbide semiconductor device according to the embodiment.
  • the silicon carbide semiconductor device according to the embodiment includes an n-type silicon carbide epitaxial layer (wide band gap semiconductor deposition layer) on the main surface of n + type silicon carbide substrate (wide band gap semiconductor substrate) 1. 2) has been deposited.
  • an epitaxial substrate obtained by depositing n-type silicon carbide epitaxial layer 2 on n + -type silicon carbide substrate 1 is used as a silicon carbide semiconductor substrate.
  • the n + -type silicon carbide substrate 1 is, for example, a silicon carbide single crystal substrate doped with nitrogen (N).
  • the n-type silicon carbide epitaxial layer 2 is a low concentration n-type drift layer formed by doping, for example, nitrogen with an impurity concentration lower than that of the n + -type silicon carbide substrate 1.
  • a back surface electrode 12 is provided on the surface (the back surface of the silicon carbide semiconductor substrate) opposite to the n-type silicon carbide epitaxial layer 2 side of the n + -type silicon carbide substrate 1.
  • the back electrode 12 constitutes a drain electrode.
  • a back surface electrode pad 16 is provided on the front surface of the back surface electrode 12.
  • a MOS (insulated gate made of metal-oxide film-semiconductor) structure (element structure) is formed on the front surface side of the silicon carbide semiconductor substrate.
  • the active region 101 is a region through which a current flows (is responsible for current driving) in the on state.
  • a + type region (first second conductivity type semiconductor region, base region) 3 is selectively provided.
  • the p + -type region 3 is doped with, for example, aluminum.
  • p-type silicon carbide epitaxial layer (p base layer, a second conductivity type base region 4) is selectively deposited.
  • the p base layer 4 is deposited only in the active region 101.
  • the impurity concentration of the p base layer 4 is lower than the impurity concentration of the p + -type region 3.
  • an n + source region 6 having a high impurity concentration and a first conductivity type (n type) provided on the p base layer 4, and a second conductivity type A (p-type) p + contact region 7 having a high impurity concentration is provided.
  • the n + source region 6 and the p + contact region 7 are in contact with each other.
  • the p + contact region 7 is disposed closer to the breakdown voltage structure portion 102 than the n + source region 6.
  • the withstand voltage structure portion 102 is a region which surrounds the periphery of the active region 101, relaxes the electric field on the front surface side of the substrate, and holds the withstand voltage.
  • n + -type channel stopper region (second semiconductor region of the first conductivity type) 17b a high concentration of n + -type channel stopper region (second semiconductor region of the first conductivity type) 17b, n + -type channel stopper region 17b containing the low concentration of the n + -type channel stopper region (first And a first conductivity type semiconductor region) 17a.
  • the n + -type channel stopper region 17 b and the n-type silicon carbide epitaxial layer 2 are separated by the n + -type channel stopper region 17 a.
  • the n + -type channel stopper region 17 a has a higher impurity concentration than the n-type silicon carbide epitaxial layer 2.
  • n + -type channel stopper region 17 a and the n + -type channel stopper region 17 b are disposed on the side opposite to the active portion 101 of the breakdown voltage structure portion 102 (end of the n + -type silicon carbide substrate 1).
  • n + -type channel end portion of the active region 101 side of the stopper region 17a (the left end of the n + -type channel stopper region 17a), opposite to the end portion and the active region 101 of the voltage withstanding structure portion 102 (second p -
  • the right end of the mold region 5 b and the right end of the withstand voltage structure 102 are arranged at a predetermined distance (width L) with the n-type silicon carbide epitaxial layer 2 interposed therebetween.
  • a gate electrode 10 is provided on the surface of a portion of the p base layer 4 sandwiched by the n + source region 6 and the n well region 8 via a gate insulating film 9.
  • the gate electrode 10 may be provided on the surface of the n well region 8 via the gate insulating film 9.
  • MOS structure Although only one MOS structure is illustrated in the active region 101 in FIG. 1, a plurality of MOS structures may be disposed.
  • Interlayer insulating film 11 is provided on the entire front surface side of the silicon carbide semiconductor base so as to cover gate electrode 10.
  • Source electrode 13 is in contact with n + source region 6 and p + contact region 7 through a contact hole opened in interlayer insulating film 11.
  • Source electrode 13 is electrically insulated from gate electrode 10 by interlayer insulating film 11.
  • An electrode pad 14 is provided on the source electrode 13.
  • the end of the electrode pad 14 extends on the interlayer insulating film 11 disposed in the withstand voltage structure 102 and terminates near the boundary between the active region 101 and the withstand voltage structure 102.
  • a protective film 15 such as a passivation film made of polyimide, for example, is provided on the withstand voltage structure 102 so as to cover the end of the electrode pad 14.
  • the protective film 15 has a discharge prevention function.
  • a first p ⁇ -type region (second conductivity type semiconductor region) 5a and A second p ⁇ -type region (second conductivity type semiconductor region) 5 b is provided in the surface layer opposite to the n + -type silicon carbide substrate 1 side of n-type silicon carbide epitaxial layer 2 in breakdown voltage structure portion 102.
  • the first p ⁇ -type region 5 a and the second p ⁇ -type region 5 b constitute a double zone JTE structure.
  • the double zone JTE structure is a JTE structure in which two p-type regions having different impurity concentrations are juxtaposed so as to be in contact with each other.
  • the first p - type region 5a is disposed in contact with the periphery of the p + -type region 3, surrounding the p + -type region 3.
  • the impurity concentration of the first p ⁇ -type region 5 a is lower than the impurity concentration of the p + -type region 3.
  • FIG. 2 to FIG. 6 are cross sectional views schematically showing a state in the middle of manufacturing the silicon carbide semiconductor device according to the embodiment.
  • a method of manufacturing a silicon carbide semiconductor device according to the embodiment will be described by taking, for example, a case where a MOSFET of a withstand voltage class of 1200 V is formed.
  • an n + -type silicon carbide substrate 1 doped with nitrogen at an impurity concentration of, for example, about 2 ⁇ 10 18 cm ⁇ 3 is prepared.
  • the n + -type silicon carbide substrate 1 may have a (000-1) plane, for example, with the main surface having an off angle of about 4 degrees in the ⁇ 11-20> direction.
  • a 10 ⁇ m thick n-type silicon carbide epitaxial layer 2 doped with nitrogen at an impurity concentration of 1.0 ⁇ 10 16 cm ⁇ 3 is formed on the (000-1) plane of the n + -type silicon carbide substrate 1. Grow up.
  • photolithography and ion implantation are performed to selectively form the p + -type region 3 in the surface layer of the n-type silicon carbide epitaxial layer 2.
  • the p + -type region 3 is formed by doping, for example, aluminum.
  • a p-type silicon carbide epitaxial layer to be p base layer 4 is grown with a thickness of 0.5 ⁇ m, for example.
  • the p base layer 4 is doped with, for example, aluminum.
  • a p-type silicon carbide epitaxial layer doped with aluminum (Al) may be grown such that the impurity concentration of the p base layer 4 is 8.0 ⁇ 10 15 cm ⁇ 3 .
  • the p base layer 4 on the breakdown voltage structure portion 102 is removed to a depth of, for example, 0.7 ⁇ m by etching to expose the n-type silicon carbide epitaxial layer 2.
  • an oxide film is deposited on the front surface of the silicon carbide semiconductor substrate. Then, the oxide film is selectively removed by photolithography and etching to expose a portion corresponding to the formation region of the n + -type channel stopper region 17a.
  • the dopant may be phosphorus (P), and the dose may be set so that the impurity concentration of the n + -type channel stopper region 17a is 3.0 ⁇ 10 17 cm ⁇ 3 .
  • an oxide film is further deposited on the top of the oxide film mask used to selectively form the n + -type channel stopper region 17a.
  • the thickness of the additionally deposited oxide film may be, for example, 0.1 ⁇ m.
  • the remaining portion of the oxide film is used to selectively form an n + -type channel inside the n + -type channel stopper region 17a so as to be surrounded by the n + -type channel stopper region 17a by ion implantation.
  • the stopper region 17b is formed.
  • the dose may be set such that the dopant is phosphorus and the impurity concentration of the n + -type channel stopper region 17b is 3.0 ⁇ 10 20 cm ⁇ 3 .
  • the impurity concentration of the n + -type channel stopper region 17a may be equal to or less than 0.1 times the impurity concentration of the n + -type channel stopper region 17b.
  • the width of the n + -type channel stopper region 17a separating the n + -type channel stopper region 17b and the n-type silicon carbide epitaxial layer 2 may be 0.1 ⁇ m or more.
  • photolithography and ion implantation are performed to selectively form the first p ⁇ -type region 5 a in the surface layer of the n-type silicon carbide epitaxial layer 2 exposed by etching.
  • the dopant may be aluminum and the dose may be 2.0 ⁇ 10 13 cm ⁇ 2 .
  • photolithography and ion implantation are performed to selectively form the second p ⁇ -type region 5 b in the surface layer of the n-type silicon carbide epitaxial layer 2 exposed by etching.
  • the second p - type region 5b, the first p - a lower concentration than type region 5a.
  • the dopant may be aluminum and the dose may be 1.0 ⁇ 10 13 cm ⁇ 2 .
  • the conductivity type of the portion of p base layer 4 on n type silicon carbide epitaxial layer 2 is inverted by photolithography and ion implantation to selectively form n well region 8.
  • the dopant may be phosphorus and the dose may be set so that the impurity concentration of the n-well region 8 is 2.0 ⁇ 10 16 cm ⁇ 3 .
  • the width and the depth of the n well region 8 may be 2.0 ⁇ m and 0.6 ⁇ m, respectively.
  • n + source region 6 is selectively formed in the surface layer of the portion on p + type region 3 of p base layer 4 by photolithography and ion implantation.
  • p + contact region 7 is selectively formed in the surface layer of n type silicon carbide epitaxial layer 2 in a portion above p + type region 3 of p base layer 4 by photolithography and ion implantation.
  • the heat treatment temperature and the heat treatment time at this time may be, for example, 1620 ° C. and 2 minutes, respectively.
  • the front surface side of the silicon carbide semiconductor substrate is thermally oxidized to form gate insulating film 9 with a thickness of 100 nm.
  • This thermal oxidation may be performed by heat treatment at a temperature of about 1000 ° C. in an oxygen atmosphere.
  • each region formed on the surface of p base layer 4 and n type silicon carbide epitaxial layer 2 is covered with gate insulating film 9.
  • a polycrystalline silicon layer doped with, for example, phosphorus (P) is formed as the gate electrode 10 on the gate insulating film 9.
  • the polycrystalline silicon layer is patterned and selectively removed, leaving the polycrystalline silicon layer on the portion of p base layer 4 sandwiched between n + source region 6 and n well region 8. At this time, a polycrystalline silicon layer may be left on the n-well region 8.
  • interlayer insulating film 11 for example, phosphorus glass (NSB: Non- doped Silicate Glass) is formed to a thickness of 1 ⁇ m so as to cover the gate insulating film 10.
  • NRB Non- doped Silicate Glass
  • portions of n + source region 6 and p + contact region 7 of interlayer insulating film 11 and gate insulating film 9 are selectively removed by patterning to form contact holes, and n + source region 6 and p + contact regions are formed.
  • heat treatment (reflow) for planarizing the interlayer insulating film 11 is performed.
  • the source electrode 13 is formed on the surface of the interlayer insulating film 11. At this time, the source electrode 13 is buried also in the contact hole, and the n + source region 6 and the p + contact region 7 are in contact with the source electrode 13. Contacts (contacts) between the n + source region 6 and the p + contact region 7 and the source electrode 13 form an ohmic junction. Next, the source electrodes 13 other than the contact holes on the withstand voltage structure portion 102 and the active portion 101 are selectively removed.
  • a nickel (Ni) film for example, is formed as the back surface electrode 12 on the surface of the n + -type silicon carbide substrate 1 (the back surface of the silicon carbide semiconductor substrate). Then, heat treatment is performed, for example, at a temperature of 970 ° C. to form an ohmic junction between the n + -type silicon carbide substrate 1 and the back surface electrode 12.
  • an electrode pad 14 is deposited on the entire surface of the front surface of the silicon carbide semiconductor substrate by, for example, sputtering so as to cover the interlayer insulating film 11 of the source electrode 13 and the active portion 101.
  • the thickness of the portion of the electrode pad 14 on the interlayer insulating film 11 may be, for example, 5 ⁇ m.
  • the electrode pad 14 may be formed of, for example, aluminum (Al). Next, the electrode pad 14 is selectively removed. Next, in the pressure resistant structure 102, the protective film 15 is formed on the front surface side of the silicon carbide semiconductor base so as to cover the end portion of the electrode pad.
  • titanium (Ti), nickel, and gold (Au), for example, are deposited in this order on the surface of the back surface electrode 12 as the back surface electrode pad 16. Thereby, the MOSFET shown in FIG. 1 is completed.
  • FIG. 7 is a cross-sectional view showing a configuration of a comparative example of the silicon carbide semiconductor device according to the embodiment.
  • the n + -type channel stopper region 17b of the embodiment and the high concentration n + -type channel stopper region 17 of the comparative example have the same concentration.
  • Width L between the end on the channel stopper side of the withstand voltage structure 102 of the embodiment from the end on the channel stopper side of the n + channel stopper region 17a (see FIG. 1) and the end on the channel stopper side of the withstand voltage structure 102 of the comparative example
  • the width between the ends of the n + -type channel stopper region 17 on the side of the withstand voltage structure 102 is 10 ⁇ m.
  • FIG. 8 is a chart showing frequency distribution of leak current values in the example and the comparative example.
  • the horizontal axis is the leak current value, and the vertical axis is the number of samples verified.
  • a plurality of leak currents were measured when the potential of the source electrode 13 and the gate electrode 10 was 0 V and a voltage of 1200 V was applied to the back electrode pad 16 to obtain a frequency distribution (histogram) of these leak current values.
  • the leak current is the element with minus 7th-order amperes the most, but with the semiconductor device manufactured with the structure of the example, -9th power It was confirmed that the number of elements of the order amp was the largest, and the improvement of the leak current was achieved.
  • FIG. 9 is a table showing the mode values of the leak current when the withstand voltage structures of the example and the comparative example and the channel stopper distance are changed.
  • the width L between the end on the channel stopper side of the n + -type channel stopper region 17 a from the end on the channel stopper side of the pressure resistant structure 102 of the embodiment and the channel stopper region 17 from the end on the channel stopper side of the pressure resistant structure 102 of the comparative example The width between the ends on the side of the pressure-resistant structure 102 was changed.
  • the potential of the source electrode 13 and the gate electrode 10 was set to 0 V, and the relationship of the mode value of the leak current when a voltage of 1200 V was applied to the back surface electrode pad 16 was examined.
  • the leak current can be suppressed as compared with the comparative example, and it is confirmed that the effect becomes more remarkable as the interval L is narrower.
  • the impurity concentration gradient is made to reduce the crystal misfit transition.
  • it is possible to suppress leakage due to crystal defects and realize high breakdown voltage and low leakage.
  • the main surface of the n + -type silicon carbide substrate 1 made of silicon carbide has been described above as the (000-1) plane and the MOS has been formed on the (000-1) plane. Not limited to this, the plane orientation of the main surface of the substrate can be variously changed.
  • the MOS structure is described as an element structure, but the present invention may be applied to various structures such as an SBD structure or a pn diode structure.
  • the double-zone JTE structure is described as a breakdown voltage structure, but a multi-zone JTE structure having a configuration in which three or more p-type regions having different impurity concentrations are in contact in parallel, or
  • the present invention may be applied to a termination structure of a configuration in which a plurality of p-type regions are arranged at predetermined intervals as in the FLR structure regardless of the degree of difficulty.
  • the first conductivity type is n-type
  • the second conductivity type is p-type.
  • the present invention similarly applies the first conductivity type to p-type and the second conductivity type to n-type. It holds.
  • the semiconductor device and the method of manufacturing the semiconductor device according to the present invention are useful for a high breakdown voltage semiconductor device used for a power conversion device, a power supply device such as various industrial machines, etc. It is suitable for a high breakdown voltage semiconductor device in which the breakdown voltage of the gap semiconductor is increased.
  • n + type silicon carbide substrate 2 n type silicon carbide epitaxial layer 3 p + type region (substrate) 4 p base layer 5 a first p ⁇ region 5 b second p ⁇ region 6 n + source region 7 p + contact region 8 n well region 9 gate insulating film 10 gate electrode 11 interlayer insulating film 12 back electrode 13 Source electrode 14 Electrode pad 15 Protective film 16 Back surface electrode pad 17 n + channel stopper region 17 a Low concentration (first) n + channel stopper region 17 b High concentration (second) n + channel stopper region 101 Active region 102 Pressure resistant structure

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Abstract

　半導体装置は、ｎ型炭化珪素エピタキシャル層（２）のｎ+型炭化珪素基板（１）側に対して反対側の表面層に選択的に設けられたｐ+型領域（３）と、ｎ型炭化珪素エピタキシャル層（２）上において金属－半導体接合を形成するソース電極（１３）とｐ+型領域（３）とで構成された素子構造と、前記素子構造の周辺部を囲むｐ-型領域（５ａ）およびｐ--型領域（５ｂ）と、その周辺部をｎ型炭化珪素エピタキシャル層（２）を挟んで囲むｎ+型チャネルストッパ領域（１７）の構造と、を備える。ｎ+型チャネルストッパ領域（１７）は、不純物濃度の高い第２のｎ+型チャネルストッパ領域（１７ｂ）と、第２のｎ+型チャネルストッパ領域（１７ｂ）を内包し、第２のｎ+型チャネルストッパ領域（１７ｂ）より不純物濃度が低い第１のｎ+型チャネルストッパ領域（１７ａ）を有する。このようにすることで高耐圧と電流の低リークを実現できる。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関する。
　従来、炭化珪素（ＳｉＣ）半導体などシリコン（Ｓｉ）よりもバンドギャップの広い半導体材料（以下、ワイドバンドギャップ半導体という）を用いた半導体装置が公知である。炭化珪素半導体で高耐圧デバイスを製造した場合、高電圧を印加すると素子の端部に電界集中が起こるため、電界を緩和するための耐圧構造を形成する必要がある。耐圧構造の表面は、一般的に酸化膜などの保護膜で被膜するが、半導体と保護膜の界面では界面準位が形成されるため、高電圧を印加すると界面準位の影響により半導体表面で薄い空乏層がチップ端部へ広がり、切断され結晶状態が乱されたチップ端部へ到達することによりリーク電流の原因となる。これを回避するために一般的にはデバイスの周囲に不純物濃度の高いチャネルストッパと呼ばれる領域を形成することで、空乏層の広がりを抑えリーク電流を軽減させている（例えば、下記非特許文献１参照）。
Ｋ．Ｒｏｔｔｎｅｒ他，「ＳｉＣ　ｐｏｗｅｒ　ｄｅｖｉｃｅｓ　ｆｏｒ　ｈｉｇｈ　ｖｏｌｔａｇｅ　ａｐｐｌｉｃａｔｉｏｎｓ」，Ｍａｔｅｒ．Ｓｃｉ．Ｅｎｇｉｎｅｅｒ．Ｂ，Ｖｏｌ．６１－６２，ｐ．３３０－３３８，１９９９ Ｔ．Ｔｓｕｊｉ他，「Ａｎａｌｙｓｅｓ　ｏｆ　ｈｉｇｈ　ｌｅａｋａｇｅ　ｃｕｒｒｅｎｔｓ　ｉｎ　Ａｌ＋　ｉｍｐｌａｎｔｅｄ　４Ｈ　ＳｉＣ　ｐｎ　ｄｉｏｄｅｓ　ｃａｕｓｅｄ　ｂｙ　ｔｈｒｅａｄｉｎｇ　ｓｃｒｅｗ　ｄｉｓｌｏｃａｔｉｏｎｓ」，Ｍａｔｅｒ．Ｓｃｉ．Ｆｏｒｕｍ　Ｖｏｌｓ．６４５－６４８（２０１０）ｐ．９１３－９１６
　炭化珪素半導体装置では、拡散による任意の導電型の半導体領域を形成することが困難なため、イオン注入により任意の半導体領域を形成する。さらに、イオン注入後に高温による処理を行う必要がある。この高温処理を行わなければ炭化珪素内の原子との置換が行われないため、キャリアが発生せず導電型半導体領域として動作しない。
　しかしながら、高不純物濃度にイオン注入した場合に高温による活性化処理が行われると、炭化珪素基板に存在する格子欠陥への影響のため、電気特性へ悪影響が発生する（例えば、上記非特許文献２参照）。この対策として、不純物濃度を高濃度にする必要のあるチャネルストッパを形成すると、格子欠陥が発生しリーク源となる。この際、界面準位によって発生する空乏層がチャネルストッパに達するとリークが増加する。
　この発明は、上述した従来技術による問題点を解消するため、高耐圧と電流の低リークを実現できることを目的とする。
　上記目的を達成するため、本発明の半導体装置は、次の特徴を有する。シリコンよりもバンドギャップが広い半導体からなる第１導電型半導体基板と、前記第１導電型半導体基板の表面上に堆積された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記第１導電型半導体基板よりも不純物濃度の低い第１導電型半導体堆積層を備える。前記第１導電型半導体堆積層の、前記第１導電型半導体基板側に対して反対側の表面層に第１の第２導電型半導体領域が選択的に設けられている。少なくとも、前記第１導電型半導体堆積層上において金属－半導体接合を形成する金属膜と、前記第１の第２導電型半導体領域とで構成された素子構造と、前記素子構造の周辺部を囲む第２の第２導電型半導体領域と、前記第２の第２導電型半導体領域の周辺部を前記第１導電型半導体堆積層を挟んで囲む第１導電型半導体領域と、を備えている。前記第１導電型半導体領域は、不純物濃度の高い第２の第１導電型半導体領域を内包し、前記第２の第１導電型半導体領域と前記第１導電型半導体堆積層を隔てる、前記第１導電型半導体堆積層より不純物濃度が高く、前記第２の第１導電型半導体領域より不純物濃度が低い第１の第１導電型半導体領域を有する。
　また、前記第１の第１導電型半導体領域の不純物の濃度は、前記第２の第１導電型半導体領域の不純物の濃度の０．１倍以下であることを特徴とする。
　また、前記第２の第２導電型半導体領域と前記第１導電型半導体堆積層を隔てる前記第１の第１導電型半導体領域の幅は０．１μｍ以上であることを特徴とする。
　また、前記金属膜は、前記第１導電型半導体堆積層とショットキー接合を形成することを特徴とする。
　また、前記第１導電型半導体堆積層上に選択的に堆積された第２導電型半導体堆積層をさらに備え、前記金属膜は、前記第２導電型半導体堆積層とオーミック接合を形成することを特徴とする。
　また、前記素子構造は、前記第１の第２導電型半導体領域の一部を覆う、前記第１の第２導電型半導体領域よりも不純物濃度の低い第２導電型半導体堆積層からなる第２導電型ベース領域と、前記第２導電型ベース領域の内部に選択的に設けられた第１導電型ソース領域と、前記第２導電型ベース領域を深さ方向に貫通し、前記第１導電型半導体堆積層に達する第１導電型ウェル領域と、前記第２導電型ベース領域の、前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた部分の表面にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型ベース領域および前記第１導電型ソース領域に接する前記金属膜からなるソース電極と、で構成されていることを特徴とする。
　また、前記第１導電型半導体基板は、炭化珪素であることを特徴とする。
　また、前記第１導電型半導体基板の結晶学的面指数は（０００－１）面に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする。
　また、本発明の半導体装置の製造方法は、シリコンよりもバンドギャップが広い半導体からなる第１導電型半導体基板と、前記第１導電型半導体基板の表面上に堆積された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記第１導電型半導体基板よりも不純物濃度の低い第１導電型半導体堆積層と、前記第１導電型半導体堆積層の、前記第１導電型半導体基板側に対して反対側の表面層に選択的に設けられた第１の第２導電型半導体領域と、少なくとも、前記第１導電型半導体堆積層上において金属－半導体接合を形成する金属膜と、前記第１の第２導電型半導体領域とで構成された素子構造と、前記素子構造の周辺部を囲む第２の第２導電型半導体領域と、前記第２の第２導電型半導体領域の周辺部を前記第１導電型半導体堆積層を挟んで囲む第１導電型半導体領域と、を備えた半導体装置の製造方法において、次の特徴を有する。前記第１導電型半導体基板の表面上に、前記第１導電型半導体堆積層を堆積する。そして、前記第１導電型半導体堆積層の、電流駆動を担う活性領域を囲む耐圧構造部よりも外側の表面層に、前記第１導電型半導体領域として前記第１導電型半導体堆積膜よりも不純物濃度が高い第１の第１導電型チャネルストッパ領域を選択的に形成する。さらに、前記第１の第１導電型チャネルストッパ領域で囲まれるように、前記第１の第１導電型チャネルストッパ領域の内部に、前記第１導電型半導体領域として、前記第１の第１導電型チャネルストッパ領域よりも不純物濃度が高い第２の第１導電型チャネルストッパ領域を選択的に形成する。
　上記構成によれば、チャネルストッパの構造を高濃度の不純物濃度領域の周囲を低濃度の不純物濃度領域で囲むことにより、不純物濃度勾配を作り結晶のミスフィット転移を軽減させることで、結晶欠陥によるリークを抑え、高耐圧と低リークを実現できる。また、製造装置性能の影響を受けにくく歩留り向上できる。
　本発明によれば、高耐圧と電流の低リークを実現できるようになる。
図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。 図２は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 図３は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 図４は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 図５は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 図６は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 図７は、実施の形態にかかる炭化珪素半導体装置の比較例の構成を示す断面図である。 図８は、実施例と比較例のリーク電流値の度数分布を示す図表である。 図９は、実施例と比較例の耐圧構造とチャネルストッパ間隔を変化させたときのリーク電流の最頻値を示す図表である。
（実施の形態）
　以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。
　本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置を例に説明する。
　図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（ワイドバンドギャップ半導体基板）１の主面上にｎ型炭化珪素エピタキシャル層（ワイドバンドギャップ半導体堆積層）２が堆積されている。以下、ｎ+型炭化珪素基板１上にｎ型炭化珪素エピタキシャル層２を堆積させてなるエピタキシャル基板を炭化珪素半導体基体とする。
　ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で例えば窒素がドーピングされてなる低濃度ｎ型ドリフト層である。
　ｎ+型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、裏面電極１２が設けられている。裏面電極１２は、ドレイン電極を構成する。裏面電極１２の表面には、裏面電極パッド１６が設けられる。
　活性領域１０１において、炭化珪素半導体基体のおもて面側には、ＭＯＳ（金属－酸化膜－半導体からなる絶縁ゲート）構造（素子構造）が形成されている。活性領域１０１は、オン状態のときに電流が流れる（電流駆動を担う）領域である。具体的には、活性領域１０１において、ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ+型領域（第１の第２導電型半導体領域、ベース領域）３が選択的に設けられている。ｐ+型領域３は、例えばアルミニウムがドーピングされている。
　隣り合うｐ+型領域３、およびこの隣り合うｐ+型領域３に挟まれたｎ型炭化珪素エピタキシャル層２の表面には、ｐ型炭化珪素エピタキシャル層（ｐベース層、第２導電型ベース領域）４が選択的に堆積されている。ｐベース層４は、活性領域１０１にのみ堆積されている。ｐベース層４の不純物濃度は、ｐ+型領域３の不純物濃度よりも低い。
　ｐベース層４の、ｐ+型領域３に対向する部分には、ｐベース層４上に設けられる第１導電型（ｎ型）で不純物濃度が高いｎ+ソース領域６と、第２導電型（ｐ型）で不純物濃度が高いｐ+コンタクト領域７とが設けられている。ｎ+ソース領域６およびｐ+コンタクト領域７は互いに接する。ｐ+コンタクト領域７は、ｎ+ソース領域６よりも耐圧構造部１０２側に配置されている。耐圧構造部１０２は、活性領域１０１の周囲を囲み、基体おもて面側の電界を緩和し耐圧を保持する領域である。
　チャネルストッパは、高濃度のｎ+型チャネルストッパ領域（第２の第１導電型半導体領域）１７ｂと、ｎ+型チャネルストッパ領域１７ｂを内包する低濃度のｎ+型チャネルストッパ領域（第１の第１導電型半導体領域）１７ａとからなる。ｎ+型チャネルストッパ領域１７ｂと、ｎ型炭化珪素エピタキシャル層２は、ｎ+型チャネルストッパ領域１７ａによって隔てられている。ｎ+型チャネルストッパ領域１７ａは、ｎ型炭化珪素エピタキシャル層２よりも不純物濃度が高い。ｎ+型チャネルストッパ領域１７ａおよびｎ+型チャネルストッパ領域１７ｂは、耐圧構造部１０２の活性部１０１と反対側（ｎ+型炭化珪素基板１の端部側）に配置されている。ｎ+型チャネルストッパ領域１７ａの活性化領域１０１側の終端部（ｎ+型チャネルストッパ領域１７ａの左端）と、耐圧構造部１０２の活性領域１０１と反対側の終端部（第２のｐ--型領域５ｂの右端、耐圧構造部１０２の右端）とは、ｎ型炭化珪素エピタキシャル層２を介して所定の距離（幅Ｌ）を隔てて配置されている。
　また、ｐベース層４の、ｎ型炭化珪素エピタキシャル層２上の部分には、深さ方向にｐベース層４を貫通し、ｎ型炭化珪素エピタキシャル層２に達する第１導電型のｎウェル領域８が設けられている。ｎウェル領域８は、ｎ型炭化珪素エピタキシャル層２とともにドリフト領域を構成する。ｐベース層４の、ｎ+ソース領域６とｎウェル領域８とに挟まれた部分の表面には、ゲート絶縁膜９を介してゲート電極１０が設けられている。ゲート電極１０は、ゲート絶縁膜９を介して、ｎウェル領域８の表面に設けられていてもよい。
　図１では、活性領域１０１に一つのＭＯＳ構造のみを図示しているが、複数のＭＯＳ構造が配置されていてもよい。
　層間絶縁膜１１は、炭化珪素半導体基体のおもて面側の全面に、ゲート電極１０を覆うように設けられている。ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+ソース領域６およびｐ+コンタクト領域７に接する。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。
　ソース電極１３上には、電極パッド１４が設けられている。電極パッド１４の端部は、耐圧構造部１０２に配置された層間絶縁膜１１上に延在し、活性領域１０１と耐圧構造部１０２との境界付近で終端している。耐圧構造部１０２上には、電極パッド１４の端部を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜１５が設けられている。保護膜１５は、放電防止の機能を有する。
　耐圧構造部１０２において、ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側の表面層には、第１のｐ-型領域（第２導電型半導体領域）５ａおよび第２のｐ--型領域（第２導電型半導体領域）５ｂが設けられている。第１のｐ-型領域５ａおよび第２のｐ--型領域５ｂは、ダブルゾーンＪＴＥ構造を構成する。ダブルゾーンＪＴＥ構造とは、不純物濃度の異なる２つのｐ型領域が接するように並列された構成のＪＴＥ構造である。
　第１のｐ-型領域５ａは、ｐ+型領域３の周辺部に接して配置され、当該ｐ+型領域３を囲む。第２のｐ--型領域５ｂは、第１のｐ-型領域５ａの周辺部に接し、当該第１のｐ-型領域５ａを囲む。すなわち、活性領域１０１側から耐圧構造部１０２側へ向かって、ｐ+型領域３および第１のｐ-型領域５ａおよび第２のｐ--型領域５ｂの順に並列に配置されている。第１のｐ-型領域５ａの不純物濃度は、ｐ+型領域３の不純物濃度よりも低い。第２のｐ--型領域５ｂの不純物濃度は、第１のｐ-型領域５ａの不純物濃度よりも低い。
　図２～図６は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。実施の形態にかかる炭化珪素半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。
　まず、図２に示すように、例えば２×１０18ｃｍ-3程度の不純物濃度で窒素がドーピングされたｎ+型炭化珪素基板１を用意する。ｎ+型炭化珪素基板１は、主面が例えば＜１１－２０＞方向に４度程度のオフ角を有する（０００－１）面であってもよい。次に、ｎ+型炭化珪素基板１の（０００－１）面上に、１．０×１０16ｃｍ-3の不純物濃度で窒素がドーピングされた厚さ１０μｍのｎ型炭化珪素エピタキシャル層２を成長させる。
　次に、図３に示すように、フォトリソグラフィおよびイオン注入を行い、ｎ型炭化珪素エピタキシャル層２の表面層にｐ+型領域３を選択的に形成する。ｐ+型領域３は、例えばアルミニウムがドーピングされて形成される。
　次に、ｎ型炭化珪素エピタキシャル層２の表面に、ｐベース層４となるｐ型炭化珪素エピタキシャル層を例えば０．５μｍの厚さで成長させる。ｐベース層４は、例えばアルミニウムがドーピングされてなる。このとき、例えば、ｐベース層４の不純物濃度が８．０×１０15ｃｍ-3となるようにアルミニウム（Ａｌ）がドーピングされたｐ型炭化珪素エピタキシャル層を成長させてもよい。
　次に、図４に示すように、エッチングによって、耐圧構造部１０２上のｐベース層４を例えば０．７μｍの深さで除去し、ｎ型炭化珪素エピタキシャル層２を露出させる。次に、炭化珪素半導体基体のおもて面上に酸化膜を堆積する。そして、フォトリソグラフィおよびエッチングによって酸化膜を選択的に除去し、ｎ+型チャネルストッパ領域１７ａの形成領域に対応する部分を露出させる。次に、酸化膜の残部（以下、酸化膜マスクという）をマスクとしてイオン注入を行い、耐圧構造部１０２に露出されたｎ型炭化珪素エピタキシャル層２の表面層に、ｎ+型チャネルストッパ領域１７ａを形成する。このイオン注入では、例えば、ドーパントをリン（Ｐ）とし、ｎ+型チャネルストッパ領域１７ａの不純物濃度が３．０×１０17ｃｍ-3となるようにドーズ量を設定してもよい。
　次に、ｎ+型チャネルストッパ領域１７ａを選択的に形成するために利用した酸化膜マスクの上部にさらに酸化膜を堆積する。追加堆積された酸化膜の厚さは、例えば０．１μｍであってもよい。これにより、ｎ+型チャネルストッパ領域１７ａより０．２μｍ（片側０．１μｍ）狭い開口部を有する酸化膜マスクが形成される。
　次に、酸化膜の残部該（酸化膜マスク）を利用し、イオン注入によってｎ+型チャネルストッパ領域１７ａに囲まれるように、ｎ+型チャネルストッパ領域１７ａの内部に選択的にｎ+型チャネルストッパ領域１７ｂを形成する。このイオン注入では、例えば、ドーパントをリンとし、ｎ+型チャネルストッパ領域１７ｂの不純物濃度が３．０×１０20ｃｍ-3となるようにドーズ量を設定してもよい。ｎ+型チャネルストッパ領域１７ａの不純物濃度はｎ+型チャネルストッパ領域１７ｂの不純物濃度の０．１倍以下であっても良い。ｎ+型チャネルストッパ領域１７ｂとｎ型炭化珪素エピタキシャル層２を隔てるｎ+型チャネルストッパ領域１７ａの幅は０．１μｍ以上であってもよい。
　次に、図５に示すように、フォトリソグラフィおよびイオン注入を行い、エッチングによって露出したｎ型炭化珪素エピタキシャル層２の表面層に、第１のｐ-型領域５ａを選択的に形成する。このイオン注入は、例えば、ドーパントをアルミニウムとし、ドーズ量は２．０×１０13ｃｍ-2としてもよい。次に、フォトリソグラフィおよびイオン注入を行い、エッチングによって露出したｎ型炭化珪素エピタキシャル層２の表面層に、第２のｐ--型領域５ｂを選択的に形成する。第２のｐ--型領域５ｂは、第１のｐ-型領域５ａよりも低濃度とする。このイオン注入は、例えば、ドーパントをアルミニウムとし、ドーズ量は１．０×１０13ｃｍ-2としてもよい。
　次に、フォトリソグラフィおよびイオン注入によって、ｐベース層４のｎ型炭化珪素エピタキシャル層２上の部分の導電型を反転させて、ｎウェル領域８を選択的に形成する。このイオン注入では、例えば、ドーパントをリンとし、ｎウェル領域８の不純物濃度が２．０×１０16ｃｍ-3となるようにドーズ量を設定してもよい。ｎウェル領域８の幅および深さは、それぞれ２．０μｍおよび０．６μｍであってもよい。
　次に、フォトリソグラフィおよびイオン注入によって、ｐベース層４のｐ+型領域３上の部分の表面層に、ｎ+ソース領域６を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐベース層４のｐ+型領域３上の部分のｎ型炭化珪素エピタキシャル層２の表面層に、ｐ+コンタクト領域７を選択的に形成する。
　ｎ+型チャネルストッパ領域１７ａ、ｎ+型チャネルストッパ領域１７ｂ、ｐ+型領域３、ｎ+ソース領域６、ｐ+コンタクト領域７、ｎウェル領域８、第１のｐ-型領域５ａおよび第２のｐ--型領域５ｂを活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、例えば、それぞれ１６２０℃および２分間であってもよい。
　また、ｎ+型チャネルストッパ領域１７ａ、ｎ+型チャネルストッパ領域１７ｂ、ｐ+型領域３、ｎ+ソース領域６、ｐ+コンタクト領域７、ｎウェル領域８、第１のｐ-型領域５ａおよび第２のｐ--型領域５ｂを形成する順序は種々変更可能である。
　次に、図６に示すように、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜９を１００ｎｍの厚さで形成する。この熱酸化は、酸素雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、ｐベース層４およびｎ型炭化珪素エピタキシャル層２の表面に形成された各領域がゲート絶縁膜９で覆われる。
　次に、ゲート絶縁膜９上に、ゲート電極１０として、例えばリン（Ｐ）がドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐベース層４の、ｎ+ソース領域６とｎウェル領域８とに挟まれた部分上に多結晶シリコン層を残す。このとき、ｎウェル領域８上に多結晶シリコン層を残してもよい。
　次に、ゲート絶縁膜１０を覆うように、層間絶縁膜１１として例えばリンガラス（ＮＳＢ：Ｎｏｎｄｏｐｅｄ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）を１μｍの厚さで成膜する。次に、層間絶縁膜１１およびゲート絶縁膜９のｎ+ソース領域６およびｐ+コンタクト領域７部分をパターニングにより選択的に除去してコンタクトホールを形成し、ｎ+ソース領域６およびｐ+コンタクト領域７を露出させる。次に、層間絶縁膜１１を平坦化するための熱処理（リフロー）を行う。
　次に、層間絶縁膜１１の表面に、ソース電極１３を成膜する。このとき、コンタクトホール内にもソース電極１３を埋め込み、ｎ+ソース領域６およびｐ+コンタクト領域７とソース電極１３とを接触させる。ｎ+ソース領域６およびｐ+コンタクト領域７とソース電極１３との接触部（コンタクト）はオーミック接合となっている。次に、耐圧構造部１０２上および活性部１０１上のコンタクトホール以外のソース電極１３を選択的に除去する。
　次に、ｎ+型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、裏面電極１２として例えばニッケル（Ｎｉ）膜を成膜する。そして、例えば９７０℃の温度で熱処理し、ｎ+型炭化珪素基板１と裏面電極１２とのオーミック接合を形成する。次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の全面にソース電極１３および活性部１０１の層間絶縁膜１１を覆うように、電極パッド１４を堆積する。電極パッド１４の層間絶縁膜１１上の部分の厚さは、例えば５μｍであってもよい。電極パッド１４は、例えば、アルミニウム（Ａｌ）で形成してもよい。次に、電極パッド１４を選択的に除去する。次に、耐圧構造１０２において、炭化珪素半導体基体のおもて面側に、電極パッド１４の端部を覆うように保護膜１５を形成する。
　次に、裏面電極１２の表面に、裏面電極パッド１６として例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）をこの順に成膜する。これにより、図１に示すＭＯＳＦＥＴが完成する。
（実施例）
　次に、チャネルストッパを形成する工程において、実施例としてｎ+型チャネルストッパ領域１７ｂがｎ+型チャネルストッパ領域１７ａに囲まれるように形成した場合（図１）と、比較例として高濃度のｎ+型チャネルストッパ領域１７のみで形成した場合（図７）によるリーク電流の違いを評価した。図７は、実施の形態にかかる炭化珪素半導体装置の比較例の構成を示す断面図である。ここで、実施例のｎ+型チャネルストッパ領域１７ｂと比較例の高濃度のｎ+型チャネルストッパ領域１７は同じ濃度である。
　実施例の耐圧構造１０２のチャネルストッパ側の端からｎ+型チャネルストッパ領域１７ａの耐圧構造１０２側の端間の幅Ｌ（図１参照）と、比較例の耐圧構造１０２のチャネルストッパ側の端からｎ+型チャネルストッパ領域１７の耐圧構造１０２側の端間の幅はそれぞれ１０μｍである。
　図８は、実施例と比較例のリーク電流値の度数分布を示す図表である。横軸はリーク電流値、縦軸は検証した試料の個数である。ソース電極１３とゲート電極１０の電位を０Ｖとし、裏面電極パッド１６に１２００Ｖの電圧を印加したときのリーク電流を複数測定し、これらのリーク電流値の度数分布（ヒストグラム）を得た。
　図８に見られるように、比較例の構造で製造された半導体装置では、リーク電流はマイナス７乗オーダーアンペアの素子が最も多くなるが、実施例の構造で製造された半導体装置ではマイナス９乗オーダーアンペアの素子が最も多くなり、リーク電流の改善がされることが確認できた。
　図９は、実施例と比較例の耐圧構造とチャネルストッパ間隔を変化させたときのリーク電流の最頻値を示す図表である。実施例の耐圧構造１０２のチャネルストッパ側の端からｎ+型チャネルストッパ領域１７ａの耐圧構造１０２側の端間の幅Ｌと、比較例の耐圧構造１０２のチャネルストッパ側の端からチャネルストッパ領域１７の耐圧構造１０２側の端間の幅をそれぞれ変化させた。この際、ソース電極１３とゲート電極１０の電位を０Ｖとし、裏面電極パッド１６に１２００Ｖの電圧を印加したときのリーク電流の最頻値の関係を調べた。この結果、図９に示すように、実施例の構造によれば比較例に比してリーク電流を抑えることができ、特に間隔Ｌが狭いほど効果が顕著になることが確認できた。
　上記のように、本発明によれば、チャネルストッパの構造を高濃度の不純物濃度領域の周囲を低濃度の不純物濃度領域で囲むことにより、不純物濃度勾配を作り結晶のミスフィット転移を軽減させることで、結晶欠陥によるリークを抑え、高耐圧と低リークを実現できるようになる。
　以上において本発明では、炭化珪素でできたｎ+型炭化珪素基板１の主面を（０００－１）面とし当該（０００－１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、基板主面の面方位などを種々変更可能である。
　また、本発明では、素子構造としてＭＯＳ構造について説明しているが、ＳＢＤ構造やｐｎダイオード構造などの種々の構造に本発明を適用してもよい。
　また、本発明では、耐圧構造としてダブルゾーンＪＴＥ構造について説明しているが、さらに、不純物濃度の異なる３つ以上のｐ型領域が接するように並列された構成のマルチゾーンＪＴＥ構造や、製造の難易度によらずＦＬＲ構造のように複数のｐ型領域が所定間隔で配置された構成の終端構造に本発明を適用してもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
　以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用であり、特に、ワイドバンドギャップ半導体を高耐圧化した高耐圧半導体装置に適している。
　１　ｎ+型炭化珪素基板
　２　ｎ型炭化珪素エピタキシャル層
　３　ｐ+型領域（基板）
　４　ｐベース層
　５ａ　第１のｐ-型領域
　５ｂ　第２のｐ--型領域
　６　ｎ+ソース領域
　７　ｐ+コンタクト領域
　８　ｎウェル領域
　９　ゲート絶縁膜
１０　ゲート電極
１１　層間絶縁膜
１２　裏面電極
１３　ソース電極
１４　電極パッド
１５　保護膜
１６　裏面電極パッド
１７　ｎ+型チャネルストッパ領域
１７ａ　低濃度（第１）のｎ+型チャネルストッパ領域
１７ｂ　高濃度（第２）のｎ+型チャネルストッパ領域
１０１　活性領域
１０２　耐圧構造部

Claims (9)

  1. 　シリコンよりもバンドギャップが広い半導体からなる第１導電型半導体基板と、前記第１導電型半導体基板の表面上に堆積された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記第１導電型半導体基板よりも不純物濃度の低い第１導電型半導体堆積層と、前記第１導電型半導体堆積層の、前記第１導電型半導体基板側に対して反対側の表面層に選択的に設けられた第１の第２導電型半導体領域と、少なくとも、前記第１導電型半導体堆積層上において金属－半導体接合を形成する金属膜と、前記第１の第２導電型半導体領域とで構成された素子構造と、前記素子構造の周辺部を囲む第２の第２導電型半導体領域と、前記第２の第２導電型半導体領域の周辺部を前記第１導電型半導体堆積層を挟んで囲む第１導電型半導体領域と、を備え、
    　前記第１導電型半導体領域は、不純物濃度の高い第２の第１導電型半導体領域を内包し、前記第２の第１導電型半導体領域と前記第１導電型半導体堆積層を隔てる、前記第１導電型半導体堆積層より不純物濃度が高く、前記第２の第１導電型半導体領域より不純物濃度が低い第１の第１導電型半導体領域を有する、
    　ことを特徴とする半導体装置。
  2. 　前記第１の第１導電型半導体領域の不純物の濃度は、前記第２の第１導電型半導体領域の不純物の濃度の０．１倍以下であることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第２の第２導電型半導体領域と前記第１導電型半導体堆積層を隔てる前記第１の第１導電型半導体領域の幅は０．１μｍ以上であることを特徴とする請求項１に記載の半導体装置。
  4. 　前記金属膜は、前記第１導電型半導体堆積層とショットキー接合を形成することを特徴とする請求項１に記載の半導体装置。
  5. 　前記第１導電型半導体堆積層上に選択的に堆積された第２導電型半導体堆積層をさらに備え、前記金属膜は、前記第２導電型半導体堆積層とオーミック接合を形成することを特徴とする請求項１に記載の半導体装置。
  6. 　前記素子構造は、前記第１の第２導電型半導体領域の一部を覆う、前記第１の第２導電型半導体領域よりも不純物濃度の低い第２導電型半導体堆積層からなる第２導電型ベース領域と、前記第２導電型ベース領域の内部に選択的に設けられた第１導電型ソース領域と、前記第２導電型ベース領域を深さ方向に貫通し、前記第１導電型半導体堆積層に達する第１導電型ウェル領域と、前記第２導電型ベース領域の、前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた部分の表面にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型ベース領域および前記第１導電型ソース領域に接する前記金属膜からなるソース電極と、
    　で構成されていることを特徴とする請求項１に記載の半導体装置。
  7. 　前記第１導電型半導体基板は、炭化珪素であることを特徴とする請求項１に記載の半導体装置。
  8. 　前記第１導電型半導体基板の結晶学的面指数は（０００－１）面に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする請求項１～７のいずれか一つに記載の半導体装置。
  9. 　シリコンよりもバンドギャップが広い半導体からなる第１導電型半導体基板と、前記第１導電型半導体基板の表面上に堆積された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記第１導電型半導体基板よりも不純物濃度の低い第１導電型半導体堆積層と、前記第１導電型半導体堆積層の、前記第１導電型半導体基板側に対して反対側の表面層に選択的に設けられた第１の第２導電型半導体領域と、少なくとも、前記第１導電型半導体堆積層上において金属－半導体接合を形成する金属膜と、前記第１の第２導電型半導体領域とで構成された素子構造と、前記素子構造の周辺部を囲む第２の第２導電型半導体領域と、前記第２の第２導電型半導体領域の周辺部を前記第１導電型半導体堆積層を挟んで囲む第１導電型半導体領域と、を備えた半導体装置の製造方法において、
    　前記第１導電型半導体基板の表面上に、前記第１導電型半導体堆積層を堆積する工程と、
    　前記第１導電型半導体堆積層の、電流駆動を担う活性領域を囲む耐圧構造部よりも外側の表面層に、前記第１導電型半導体領域として前記第１導電型半導体堆積膜よりも不純物濃度が高い第１の第１導電型チャネルストッパ領域を選択的に形成する工程と、
    　前記第１の第１導電型チャネルストッパ領域で囲まれるように、前記第１の第１導電型チャネルストッパ領域の内部に、前記第１導電型半導体領域として、前記第１の第１導電型チャネルストッパ領域よりも不純物濃度が高い第２の第１導電型チャネルストッパ領域を選択的に形成する工程と、
    　を含むことを特徴とする半導体装置の製造方法。
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