CN105874604A - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

半导体装置具备：选择性地设置在n型碳化硅外延层(2)的相对于n+型碳化硅基板(1)侧的相反一侧的表面层的p+型区(3)；由在n型碳化硅外延层(2)上形成金属‑半导体接合的源电极(13)和p+型区(3)构成的元件结构；包围所述元件结构的周边部的p‑型区(5a)和p‑‑型区(5b)；隔着n型碳化硅外延层(2)包围该周边部的n+型沟道截断区(17)的结构。n+型沟道截断区(17)具有杂质浓度高的第二个n+型沟道截断区(17b)和内部包括第二个n+型沟道截断区(17b)，且杂质浓度比第二个n+型沟道截断区(17b)低的第一个n+型沟道截断区(17a)。通过采用这样的结构能够实现高耐压和电流的低泄漏。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及一种半导体装置及半导体装置的制造方法。
背景技术
以往，碳化硅(SiC)半导体等使用了带隙比硅(Si)宽的半导体材料(以下，称为宽带隙(Wide band gap)半导体)的半导体装置为人所知。在利用碳化硅半导体制造高耐压器件的情况下，如果施加高电压则在元件的端部产生电场集中，因此需要形成用于缓和电场的耐压结构。耐压结构的表面通常利用氧化膜等保护膜进行被膜，但是由于在半导体与保护膜的界面形成界面态(Interface state)，所以如果施加高电压则由于界面态的影响，薄的耗尽层在半导体表面向芯片端部扩展，并到达被切断且结晶状态被打乱的芯片端部，由此成为泄漏电流的起因。为了避免这一情况，通常在器件的周围形成杂质浓度高的被称为沟道截断环(Channel stopper)的区域，由此抑制耗尽层的扩展并减小泄漏电流(例如，参照下述非专利文献1)。
现有技术文献
非专利文献
非专利文献1：K.Rottner及其他,“SiC power devices for high voltageapplications”，Mater.Sci.Engineer.B,Vol.61-62,p.330-338,1999
非专利文献2：T.Tsuji及其他,“Analyses of high leakage currents in Al+implanted 4H SiC pn diodes caused by threading screw dislocations”,Mater.Sci.ForumVols.645-648(2010)p.913-916
发明内容
技术问题
在碳化硅半导体装置中，由于难以通过扩散形成任意导电型的半导体区，所以通过离子注入来形成任意的半导体区。进一步地，在离子注入后需要进行高温处理。如果不进行该高温处理则与碳化硅内的原子之间的置换就不会进行，因此不产生载流子而作为导电型半导体区是不动作的。
然而，如果在离子注入为高杂质浓度的情况下进行高温活化处理，则由于对存在于碳化硅基板的晶格缺陷的影响，而对电气特性产生不利影响(例如，参照上述非专利文献2)。如果作为其对策，而形成需要使杂质浓度为高浓度的沟道截断环，则会产生晶格缺陷并成为泄漏源。此时，如果由于界面态而产生的耗尽层到达沟道截断环，则泄漏增加。
本发明为了解决上述的现有技术的问题点，其目的在于能够实现高耐压和电流的低泄漏。
技术方案
为了实现上述目的，本发明的半导体装置具有如下特征。具备：第一导电型半导体基板，其由带隙比硅宽的半导体构成；和第一导电型半导体沉积层，其沉积在上述第一导电型半导体基板的表面上，由带隙比硅宽的半导体构成，且杂质浓度比上述第一导电型半导体基板低。在上述第一导电型半导体沉积层的相对于上述第一导电型半导体基板侧的相反一侧的表面层选择性地设置有第一个第二导电型半导体区。具备：元件结构，其至少由金属膜和上述第一个第二导电型半导体区构成，上述金属膜在上述第一导电型半导体沉积层上形成金属-半导体接合；第二个第二导电型半导体区，其包围上述元件结构的周边部；和第一导电型半导体区，其隔着上述第一导电型半导体沉积层包围上述第二个第二导电型半导体区的周边部。上述第一导电型半导体区具有内部包括杂质浓度高的第二个第一导电型半导体区，并将上述第二个第一导电型半导体区与上述第一导电型半导体沉积层隔开的第一个第一导电型半导体区，上述第一个第一导电型半导体区的杂质浓度比上述第一导电型半导体沉积层高，且比上述第二个第一导电型半导体区低。
此外，特征在于，上述第一个第一导电型半导体区的杂质浓度为上述第二个第一导电型半导体区的杂质浓度的0.1倍以下。
此外，特征在于，将上述第二个第二导电型半导体区与上述第一导电型半导体沉积层隔开的上述第一个第一导电型半导体区的宽度为0.1μm以上。
此外，特征在于，上述金属膜与上述第一导电型半导体沉积层形成肖特基接合。
此外，特征在于，还具备：第二导电型半导体沉积层，其选择性地沉积于上述第一导电型半导体沉积层上，上述金属膜与上述第二导电型半导体沉积层形成欧姆接合。
此外，特征在于，上述元件结构由第二导电型基区、第一导电型源区、第一导电型阱区、栅电极、和源电极构成，上述第二导电型基区覆盖上述第一个第二导电型半导体区的一部分，并由杂质浓度比上述第一个第二导电型半导体区低的第二导电型半导体沉积层构成，上述第一导电型源区选择性地设置在上述第二导电型基区的内部，上述第一导电型阱区沿深度方向贯通上述第二导电型基区，并到达上述第一导电型半导体沉积层，上述栅电极隔着栅绝缘膜设置在上述第二导电型基区的夹在上述第一导电型源区和上述第一导电型阱区之间的部分的表面，上述源电极由与上述第二导电型基区和上述第一导电型源区接触的上述金属膜构成。
此外，特征在于，上述第一导电型半导体基板为碳化硅。
此外，特征在于，上述第一导电型半导体基板的晶面指数为平行于(000-1)面的面或相对于(000-1)面倾斜了10度以内的面。
此外，本发明的半导体装置的制造方法，上述半导体装置具备：第一导电型半导体基板，其由带隙比硅宽的半导体构成；第一导电型半导体沉积层，其沉积在上述第一导电型半导体基板的表面上，由带隙比硅宽的半导体构成，且杂质浓度比上述第一导电型半导体基板低；第一个第二导电型半导体区，其选择性地设置在上述第一导电型半导体沉积层的相对于上述第一导电型半导体基板侧的相反一侧的表面层；元件结构，其至少由金属膜和上述第一个第二导电型半导体区构成，上述金属膜在上述第一导电型半导体沉积层上形成金属-半导体接合；第二个第二导电型半导体区，其包围上述元件结构的周边部；和第一导电型半导体区，其隔着上述第一导电型半导体沉积层包围上述第二个第二导电型半导体区的周边部，在上述半导体装置的制造方法中具有如下特征。在上述第一导电型半导体基板的表面上沉积上述第一导电型半导体沉积层。然后，在上述第一导电型半导体沉积层的比包围负责电流驱动的活性区的耐压结构部更靠外侧的表面层，作为上述第一导电型半导体区而选择性地形成杂质浓度比上述第一导电型半导体沉积膜高的第一个第一导电型沟道截断区。进一步地，以被上述第一个第一导电型沟道截断区包围的方式，在上述第一个第一导电型沟道截断区的内部，作为上述第一导电型半导体区而选择性地形成杂质浓度比上述第一个第一导电型沟道截断区高的第二个第一导电型沟道截断区。
根据上述构成，将沟道截断环的结构设为利用低浓度的杂质浓度区包围高浓度的杂质浓度区的周围，由此通过制造杂质浓度梯度并减轻晶体的失配位错(Misfit dislocation)来抑制由晶体缺陷导致的泄漏，从而能够实现高耐压和低泄漏电流。此外，由于难以受到制造装置性能的影响而能够提高成品率。
技术效果
根据本发明，能够实现高耐压和电流的低泄漏。
附图说明
图1是示出实施方式的碳化硅半导体装置的构成的剖视图。
图2是示意性地示出实施方式的碳化硅半导体装置的制造过程中的状态的剖视图。
图3是示意性地示出实施方式的碳化硅半导体装置的制造过程中的状态的剖视图。
图4是示意性地示出实施方式的碳化硅半导体装置的制造过程中的状态的剖视图。
图5是示意性地示出实施方式的碳化硅半导体装置的制造过程中的状态的剖视图。
图6是示意性地示出实施方式的碳化硅半导体装置的制造过程中的状态的剖视图。
图7是示出实施方式的碳化硅半导体装置的比较例的构成的剖视图。
图8是示出实施例与比较例的泄漏电流值的频次分布的图表。
图9是示出使实施例和比较例的耐压结构与沟道截断环的间隔变化时的泄漏电流的众数的图表。
符号说明
1：n+型碳化硅基板
2：n型碳化硅外延层
3：p+型区(基板)
4：p基层
5a：第一p-型区
5b：第二p--型区
6：n+源区
7：p+接触区
8：n阱区
9：栅绝缘膜
10：栅电极
11：层间绝缘膜
12：背面电极
13：源电极
14：电极焊盘
15：保护膜
16：背面电极焊盘
17：n+型沟道截断区
17a：低浓度(第一)n+型沟道截断区
17b：高浓度(第二)n+型沟道截断区
101：活性区
102：耐压结构部
具体实施方式
(实施方式)
以下，参照附图详细说明本发明的半导体装置及半导体装置的制造方法的优选实施方式。在本说明书和附图中，在前缀有n或p的层和区域中，分别表示电子或空穴为多数载流子。另外，标记于n或p的+和-分别表示杂质浓度比未标记+和-的层或区域的杂质浓度高和低。应予说明，在以下的实施方式的说明以及附图中，对同样的结构标记相同的符号，并省略重复的说明。此外，在本说明书中，密勒指数的表示中，“-”代表跟随其后的指数的横线，并通过在指数前标记“-”来表示负的指数。
本发明的半导体装置使用带隙比硅宽的半导体(宽带隙半导体)构成。在实施方式中，以作为宽带隙半导体使用例如碳化硅(SiC)而制作的碳化硅半导体装置为例进行说明。
图1是示出实施方式的碳化硅半导体装置的构成的剖视图。如图1所示，实施方式的碳化硅半导体装置中，在n+型碳化硅基板(宽带隙半导体基板)1的主表面上沉积有n型碳化硅外延层(宽带隙半导体沉积层)2。以下，将在n+型碳化硅基板1上沉积n型碳化硅外延层2而成的外延基板作为碳化硅半导体衬底。
n+型碳化硅基板1为掺杂有例如氮(N)的碳化硅单晶基板。n型碳化硅外延层2为以比n+型碳化硅基板1低的杂质浓度掺杂例如氮而成的低浓度n型漂移层。
在n+型碳化硅基板1的相对于n型碳化硅外延层2侧的相反一侧的表面(碳化硅半导体衬底的背面)设置有背面电极12。背面电极12构成漏电极。在背面电极12的表面设置背面电极焊盘16。
在活性区101中，在碳化硅半导体衬底的正面侧形成有MOS(由金属-氧化膜-半导体构成的绝缘栅)结构(元件结构)。活性区101为在导通状态时电流流通(负责电流驱动)的区域。具体说来，在活性区101中，在n型碳化硅外延层2的相对于n+型碳化硅基板1侧的相反一侧(碳化硅半导体衬底的正面侧)的表面层选择性地设置有p+型区(第一个第二导电型半导体区、基区)3。p+型区3掺杂有例如铝。
在相邻的p+型区3和夹在该相邻的p+型区3之间的n型碳化硅外延层2的表面选择性地沉积有p型碳化硅外延层(p基层、第二导电型基区)4。p基层4仅沉积于活性区101。p基层4的杂质浓度比p+型区3的杂质浓度低。
在p基层4的与p+型区3相向的部分，设置有在p基层4上设置的第一导电型(n型)且杂质浓度高的n+源区6、和第二导电型(p型)且杂质浓度高的p+接触区7。n+源区6和p+接触区7相互接触。p+接触区7配置于比n+源区6更靠近耐压结构部102侧的位置。耐压结构部102为包围活性区101的周围，并缓和衬底正面侧的电场从而保持耐压的区域。
沟道截断环由高浓度的n+型沟道截断区(第二个第一导电型半导体区)17b、和内部包括n+型沟道截断区17b的低浓度的n+型沟道截断区(第一个第一导电型半导体区)17a构成。n+型沟道截断区17b与n型碳化硅外延层2通过n+型沟道截断区17a被隔开。n+型沟道截断区17a的杂质浓度比n型碳化硅外延层2的杂质浓度高。n+型沟道截断区17a和n+型沟道截断区17b配置在耐压结构部102的与活性部101相反一侧(n+型碳化硅基板1的端部侧)。n+型沟道截断区17a的活性区101侧的终端部(n+型沟道截断区17a的左端)与耐压结构部102的与活性区101相反一侧的终端部(第二个p--型区5b的右端、耐压结构部102的右端)隔着n型碳化硅外延层2而隔开预定距离(宽度L)进行配置。
此外，在p基层4的n型碳化硅外延层2上的部分设置有沿深度方向贯通p基层4并到达n型碳化硅外延层2的第一导电型的n阱区8。n阱区8与n型碳化硅外延层2一同构成漂移区。在p基层4的夹在n+源区6和n阱区8之间的部分的表面上，隔着栅绝缘膜9而设置有栅电极10。栅电极10也可以隔着栅绝缘膜9而设置在n阱区8的表面。
图1中在活性区101仅图示了一个MOS结构，但也可以配置多个MOS结构。
层间绝缘膜11以覆盖栅电极10的方式设置在碳化硅半导体衬底的正面侧的整个面。源电极13通过在层间绝缘膜11上开口的接触孔与n+源区6和p+接触区7接触。源电极13通过层间绝缘膜11与栅电极10电绝缘。
在源电极13上，设置有电极焊盘14。电极焊盘14的端部在配置于耐压结构部102的层间绝缘膜11上延伸，并在活性区101与耐压结构部102的边界附近终止。在耐压结构部102上以覆盖电极焊盘14的端部的方式设置有由例如聚酰亚胺构成的钝化膜(Passivation film)等保护膜15。保护膜15具有防止放电的功能。
在耐压结构部102中，在n型碳化硅外延层2的相对于n+型碳化硅基板1侧的相反一侧的表面层设置有第一p-型区(第二导电型半导体区)5a和第二p--型区(第二导电型半导体区)5b。第一p-型区5a和第二p--型区5b构成双区JTE结构。双区JTE结构是指杂质浓度不同的两个p型区以接触的方式排列的构成的JTE结构。
第一p-型区5a以与p+型区3的周边部接触的方式配置，并包围该p+型区3。第二p--型区5b与第一p-型区5a的周边部接触，并包围该第一p-型区5a。即，从活性区101侧向耐压结构部102侧依次排列配置有p+型区3和第一p-型区5a和第二p--型区5b。第一p-型区5a的杂质浓度比p+型区3的杂质浓度低，第二p--型区5b的杂质浓度比第一p-型区5a的杂质浓度低。
图2～图6是示意性地示出实施方式的碳化硅半导体装置的制造过程中的状态的剖视图。对于实施方式的碳化硅半导体装置的制造方法，以制作例如1200V的耐压等级的MOSFET的情况为例进行说明。
首先，如图2所示，准备以例如2×1018cm-3左右的杂质浓度掺杂了氮的n+型碳化硅基板1。n+型碳化硅基板1的主表面可以为例如在<11-20>方向上具有4度左右的偏离角的(000-1)面。然后，在n+型碳化硅基板1的(000-1)面上生长以1.0×1016cm-3的杂质浓度掺杂了氮的厚度10μm的n型碳化硅外延层2。
接下来，如图3所示，进行光刻(Photolithography)和离子注入，在n型碳化硅外延层2的表面层选择性地形成p+型区3。p+型区3通过掺杂例如铝而形成。
然后，在n型碳化硅外延层2的表面以例如0.5μm的厚度生长成为p基层4的p型碳化硅外延层。p基层4通过掺杂例如铝而成。此时，例如，可生长如下p型碳化硅外延层，所述p型碳化硅外延层为以使p基层4的杂质浓度成为8.0×1015cm-3的方式掺杂铝(Al)而成。
接下来，如图4所示，通过蚀刻将耐压结构部102上的p基层4去除掉例如0.7μm的深度，使n型碳化硅外延层2露出。然后，在碳化硅半导体衬底的正面上沉积氧化膜。并且，通过光刻和蚀刻选择性地去除氧化膜，使与n+型沟道截断区17a的形成区域对应的部分露出。然后，以氧化膜的剩余部分(以下，称为氧化膜掩模)为掩模进行离子注入，在露出于耐压结构部102的n型碳化硅外延层2的表面层形成n+型沟道截断区17a。在该离子注入中，例如可以将掺杂剂(Dopant)设为磷(P)，并以使n+型沟道截断区17a的杂质浓度成为3.0×1017cm-3的方式设定剂量。
接下来，在为了选择性地形成n+型沟道截断区17a而利用的氧化膜掩模的上部进一步沉积氧化膜。被追加沉积的氧化膜的厚度，例如可以为0.1μm。由此，形成具有比n+型沟道截断区17a窄0.2μm(单侧窄0.1μm)的开口部的氧化膜掩模。
接下来，利用氧化膜的剩余部分该(氧化膜掩模)，通过离子注入以被n+型沟道截断区17a包围的方式，在n+型沟道截断区17a的内部选择性地形成n+型沟道截断区17b。在该离子注入中，例如可以将掺杂剂设为磷，并以使n+型沟道截断区17b的杂质浓度成为3.0×1020cm-3的方式设定剂量。n+型沟道截断区17a的杂质浓度也可以为n+型沟道截断区17b的杂质浓度的0.1倍以下。将n+型沟道截断区17b与n型碳化硅外延层2隔开的n+型沟道截断区17a的宽度可以为0.1μm以上。
接下来，如图5所示，进行光刻和离子注入，在通过蚀刻而露出的n型碳化硅外延层2的表面层形成第一p-型区5a。该离子注入，例如可以将掺杂剂设为铝，并将剂量设为2.0×1013cm-2。然后，进行光刻和离子注入，在通过蚀刻而露出的n型碳化硅外延层2的表面层选择性地形成第二p--型区5b。第二p--型区5b与第一p-型区5a相比为低浓度。该离子注入，例如可以将掺杂剂设为铝，并将剂量设为1.0×1013cm-2。
接下来，通过光刻和离子注入，使p基层4的n型碳化硅外延层2上的部分的导电型反转，从而选择性地形成n阱区8。在该离子注入中，例如可以将掺杂剂设为磷，并以使n阱区8的杂质浓度成为2.0×1016cm-3的方式设定剂量。n阱区8的宽度和深度可以分别为2.0μm和0.6μm。
接下来，通过光刻和离子注入，在p基层4的p+型区3上的部分的表面层选择性地形成n+源区6。然后，通过光刻和离子注入，在p基层4的p+型区3上的部分的n型碳化硅外延层2的表面层选择性地形成p+接触区7。
进行用于使n+型沟道截断区17a、n+型沟道截断区17b、p+型区3、n+源区6、p+接触区7、n阱区8、第一p-型区5a和第二p--型区5b活化的热处理(Annealing：退火)。此时的热处理温度和热处理时间例如可以分别为1620℃和2分钟。
此外，形成n+型沟道截断区17a、n+型沟道截断区17b、p+型区3、n+源区6、p+接触区7、n阱区8、第一p-型区5a和第二p--型区5b的顺序可以进行各种变更。
接下来，如图6所示，对碳化硅半导体衬底的正面侧进行热氧化，并以100nm的厚度形成栅绝缘膜9。该热氧化可以在氧气环境中通过1000℃左右的温度的热处理来进行。由此，在p基层4和n型碳化硅外延层2的表面形成的各区域被栅绝缘膜9覆盖。
接下来，在栅绝缘膜9上作为栅电极10形成掺杂有例如磷(P)的多晶硅层。然后，对多晶硅层进行图案化并选择性地去除，在p基层4的夹在n+源区6和n阱区8之间的部分上保留多晶硅层。此时，也可以在n阱区8上保留多晶硅层。
接下来，以覆盖栅绝缘膜10的方式，将磷玻璃(NSB：Nondoped SilicateGlass)以1μm的厚度进行成膜从而作为层间绝缘膜11。然后，将层间绝缘膜11和栅绝缘膜9的n+源区6和p+接触区7的部分通过图案化进行选择性地去除而形成接触孔，使n+源区6和p+接触区7露出。然后，进行用于使层间绝缘膜11平坦化的热处理(Reflow)。
接下来，在层间绝缘膜11的表面将源电极13进行成膜。此时，在接触孔内也埋入源电极13，使n+源区6和p+接触区7与源电极13接触。n+源区6和p+接触区7与源电极13的接触部(接触)成为欧姆接合。然后，将耐压结构部102上和活性部101上的接触孔以外的源电极13进行选择性地去除。
接下来，在n+型碳化硅基板1的表面(碳化硅半导体衬底的背面)，作为背面电极12而将例如镍(Ni)进行成膜。并且，例如在970℃的温度下进行热处理，形成n+型碳化硅基板1与背面电极12的欧姆接合。然后，通过例如溅射法，在碳化硅半导体衬底的正面的整个面以覆盖源电极13和活性部101的层间绝缘膜11的方式沉积电极焊盘14。电极焊盘14的层间绝缘膜11上的部分的厚度例如可以为5μm。电极焊盘14例如可以利用铝(Al)来形成。然后，将电极焊盘14选择性地去除。然后，在耐压结构102中，在碳化硅半导体衬底的正面侧以覆盖电极焊盘14的端部的方式形成保护膜15。
接下来，在背面电极12的表面，作为背面电极焊盘16而依次将例如钛(Ti)、镍和金(Au)进行成膜。由此，完成图1所示的MOSFET。
(实施例)
接下来，对在形成沟道截断环的工序中，作为实施例而以使n+型沟道截断区17b被n+型沟道截断区17a包围的方式形成的情况(图1)与作为比较例而仅形成了高浓度的n+型沟道截断区17的情况(图7)的泄漏电流的区别进行了评价。图7是示出实施方式的碳化硅半导体装置的比较例的构成的剖视图。这里，实施例的n+型沟道截断区17b与比较例的高浓度的n+型沟道截断区17为相同浓度。
实施例的从耐压结构102的沟道截断环侧的一端到n+型沟道截断区17a的耐压结构102侧的一端之间的宽度L(参照图1)，与比较例的从耐压结构102的沟道截断环侧的一端到n+型沟道截断区17的耐压结构102侧的一端之间的宽度分别为10μm。
图8是示出实施例与比较例的泄漏电流值的频次分布的图表。横轴为泄漏电流值，纵轴为验证的试样的个数。将源电极13与栅电极10的电位设为0V，测定多个在背面电极焊盘16上施加有1200V的电压时的泄漏电流，从而得到它们的泄漏电流值的频次分布(直方图)。
如图8所示，在以比较例的结构制造的半导体装置中，泄漏电流为负7次方数量级安培的元件最多，而在以实施例的结构制造的半导体装置中，负9次方数量级安培的元件最多，可确认泄漏电流得到改善。
图9是示出使实施例和比较例的耐压结构与沟道截断环的间隔变化时的泄漏电流的众数的图表。分别使实施例的从耐压结构102的沟道截断环侧的一端到n+型沟道截断区17a的耐压结构102侧的一端之间的宽度L，与比较例的从耐压结构102的沟道截断环侧的一端到沟道截断区17的耐压结构102侧的一端之间的宽度变化。此时，将源电极13与栅电极10的电位设为0，调查在背面电极焊盘16上施加有1200V的电压时的泄漏电流的众数的关系。该结果如图9所示，根据实施例的结构，与比较例相比能够抑制泄漏电流，特别地，能够确认间隔L越窄效果越显著。
如上所述，根据本发明将沟道截断环的结构设为利用低浓度的杂质浓度区包围高浓度的杂质浓度区的周围，由此通过制造杂质浓度梯度，并减轻晶体的失配位错，来抑制由晶体缺陷导致的泄漏，从而能够实现高耐压和低泄漏电流。
在以上内容中，本发明中以利用碳化硅制成的n+型碳化硅基板1的主表面为(000-1)面，并在该(000-1)面上构成MOS的情况为例进行了说明，但是并不限于此，基板主表面的面取向(Plane orientation)等可进行各种变更。
此外，在本发明中，作为元件结构而对MOS结构进行了说明，但是也可以将本发明应用于SBD结构或pn二极管结构等各种结构。
此外，在本发明中，作为耐压结构而对双区JTE结构进行了说明，但是也可以进一步将本发明应用于以使杂质浓度不同的三个以上的p型区接触的方式排列的构成的多区JTE结构、或与制造的难易度无关而按照FLR结构以预定间隔配置多个p型区的构成的终端结构。此外，在各实施方式中将第一导电型设为n型，将第二导电型设为p型，但是对于本发明将第一导电型设为p型，将第二导电型设为n型也同样成立。
产业上的可利用性
如以上所述，本发明的半导体装置及半导体装置的制造方法对于电力变换装置和/或各种产业用机械装置等的电源装置等所使用的高耐压半导体装置有用，特别地，适用于将宽带隙半导体进行了高耐压化的高耐压半导体装置。
权利要求书(按照条约第19条的修改)
1.一种半导体装置，其特征在于，具备：
第一导电型半导体基板，其由带隙比硅宽的半导体构成；
第一导电型半导体沉积层，其沉积在所述第一导电型半导体基板的表面上，由带隙比硅宽的半导体构成，且杂质浓度比所述第一导电型半导体基板低；
第一个第二导电型半导体区，其选择性地设置在所述第一导电型半导体沉积层的相对于所述第一导电型半导体基板侧的相反一侧的表面层；
元件结构，其至少由金属膜和所述第一个第二导电型半导体区构成，所述金属膜在所述第一导电型半导体沉积层上形成金属-半导体接合；
第二个第二导电型半导体区，其包围所述元件结构的周边部；和
第一导电型半导体区，其隔着所述第一导电型半导体沉积层包围所述第二个第二导电型半导体区的周边部，
其中，所述第一导电型半导体区具有内部包括杂质浓度高的第二个第一导电型半导体区，并将所述第二个第一导电型半导体区与所述第一导电型半导体沉积层隔开的第一个第一导电型半导体区，所述第一个第一导电型半导体区的杂质浓度比所述第一导电型半导体沉积层高，且为所述第二个第一导电型半导体区的杂质浓度的0.1倍以下。
2.根据权利要求1所述的半导体装置，其特征在于，
将所述第二个第二导电型半导体区与所述第一导电型半导体沉积层隔开的所述第一个第一导电型半导体区的宽度为0.1μm以上。
3.根据权利要求1所述的半导体装置，其特征在于，
所述金属膜与所述第一导电型半导体沉积层形成肖特基接合。
4.根据权利要求1所述的半导体装置，其特征在于，还具备：
第二导电型半导体沉积层，其选择性地沉积于所述第一导电型半导体沉积层上，所述金属膜与所述第二导电型半导体沉积层形成欧姆接合。
5.根据权利要求1所述的半导体装置，其特征在于，
所述元件结构由第二导电型基区、第一导电型源区、第一导电型阱区、栅电极、和源电极构成，
所述第二导电型基区覆盖所述第一个第二导电型半导体区的一部分，并由杂质浓度比所述第一个第二导电型半导体区低的第二导电型半导体沉积层构成，
所述第一导电型源区选择性地设置在所述第二导电型基区的内部，
所述第一导电型阱区沿深度方向贯通所述第二导电型基区，并到达所述第一导电型半导体沉积层，
所述栅电极隔着栅绝缘膜设置在所述第二导电型基区的夹在所述第一导电型源区和所述第一导电型阱区之间的部分的表面，
所述源电极由与所述第二导电型基区和所述第一导电型源区接触的所述金属膜构成。
6.根据权利要求1所述的半导体装置，其特征在于，
所述第一导电型半导体基板为碳化硅。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，
所述第一导电型半导体基板的晶面指数为平行于(000-1)面的面或相对于(000-1)面倾斜了10度以内的面。
8.一种半导体装置的制造方法，所述半导体装置具备：第一导电型半导体基板，其由带隙比硅宽的半导体构成；第一导电型半导体沉积层，其沉积在所述第一导电型半导体基板的表面上，由带隙比硅宽的半导体构成，且杂质浓度比所述第一导电型半导体基板低；第一个第二导电型半导体区，其选择性地设置在所述第一导电型半导体沉积层的相对于所述第一导电型半导体基板侧的相反一侧的表面层；元件结构，其至少由金属膜和所述第一个第二导电型半导体区构成，所述金属膜在所述第一导电型半导体沉积层上形成金属-半导体接合；第二个第二导电型半导体区，其包围所述元件结构的周边部；和第一导电型半导体区，其隔着所述第一导电型半导体沉积层包围所述第二个第二导电型半导体区的周边部，
在所述半导体装置的制造方法中，其特征在于，包括：
在所述第一导电型半导体基板的表面上沉积所述第一导电型半导体沉积层的工序；
在所述第一导电型半导体沉积层的比包围负责电流驱动的活性区的耐压结构部更靠外侧的表面层，作为所述第一导电型半导体区而选择性地形成杂质浓度比所述第一导电型半导体沉积膜高的第一个第一导电型沟道截断区的工序；
以被所述第一个第一导电型沟道截断区包围的方式，在所述第一个第一导电型沟道截断区的内部，作为所述第一导电型半导体区而选择性地形成杂质浓度为所述第一个第一导电型沟道截断区的10倍以上的第二个第一导电型沟道截断区的工序。
说明或声明(按照条约第19条的修改)
权利要求1以申请时的权利要求1、权利要求2和说明书的第【0040】段的记载为依据。
权利要求9以申请时的权利要求2、权利要求9和说明书的第【0040】段的记载为依据。

Claims (9)

1.一种半导体装置，其特征在于，具备：
第一导电型半导体基板，其由带隙比硅宽的半导体构成；
第一导电型半导体沉积层，其沉积在所述第一导电型半导体基板的表面上，由带隙比硅宽的半导体构成，且杂质浓度比所述第一导电型半导体基板低；
第一个第二导电型半导体区，其选择性地设置在所述第一导电型半导体沉积层的相对于所述第一导电型半导体基板侧的相反一侧的表面层；
元件结构，其至少由金属膜和所述第一个第二导电型半导体区构成，所述金属膜在所述第一导电型半导体沉积层上形成金属-半导体接合；
第二个第二导电型半导体区，其包围所述元件结构的周边部；和
第一导电型半导体区，其隔着所述第一导电型半导体沉积层包围所述第二个第二导电型半导体区的周边部，
其中，所述第一导电型半导体区具有内部包括杂质浓度高的第二个第一导电型半导体区，并将所述第二个第一导电型半导体区与所述第一导电型半导体沉积层隔开的第一个第一导电型半导体区，所述第一个第一导电型半导体区的杂质浓度比所述第一导电型半导体沉积层高，且比所述第二个第一导电型半导体区低。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第一个第一导电型半导体区的杂质浓度为所述第二个第一导电型半导体区的杂质浓度的0.1倍以下。
3.根据权利要求1所述的半导体装置，其特征在于，
将所述第二个第二导电型半导体区与所述第一导电型半导体沉积层隔开的所述第一个第一导电型半导体区的宽度为0.1μm以上。
4.根据权利要求1所述的半导体装置，其特征在于，
所述金属膜与所述第一导电型半导体沉积层形成肖特基接合。
5.根据权利要求1所述的半导体装置，其特征在于，还具备：
第二导电型半导体沉积层，其选择性地沉积于所述第一导电型半导体沉积层上，所述金属膜与所述第二导电型半导体沉积层形成欧姆接合。
6.根据权利要求1所述的半导体装置，其特征在于，
所述元件结构由第二导电型基区、第一导电型源区、第一导电型阱区、栅电极、和源电极构成，
所述第二导电型基区覆盖所述第一个第二导电型半导体区的一部分，并由杂质浓度比所述第一个第二导电型半导体区低的第二导电型半导体沉积层构成，
所述第一导电型源区选择性地设置在所述第二导电型基区的内部，
所述第一导电型阱区沿深度方向贯通所述第二导电型基区，并到达所述第一导电型半导体沉积层，
所述栅电极隔着栅绝缘膜设置在所述第二导电型基区的夹在所述第一导电型源区和所述第一导电型阱区之间的部分的表面，
所述源电极由与所述第二导电型基区和所述第一导电型源区接触的所述金属膜构成。
7.根据权利要求1所述的半导体装置，其特征在于，
所述第一导电型半导体基板为碳化硅。
8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，
所述第一导电型半导体基板的晶面指数为平行于(000-1)面的面或相对于(000-1)面倾斜了10度以内的面。
9.一种半导体装置的制造方法，所述半导体装置具备：第一导电型半导体基板，其由带隙比硅宽的半导体构成；第一导电型半导体沉积层，其沉积在所述第一导电型半导体基板的表面上，由带隙比硅宽的半导体构成，且杂质浓度比所述第一导电型半导体基板低；第一个第二导电型半导体区，其选择性地设置在所述第一导电型半导体沉积层的相对于所述第一导电型半导体基板侧的相反一侧的表面层；元件结构，其至少由金属膜和所述第一个第二导电型半导体区构成，所述金属膜在所述第一导电型半导体沉积层上形成金属-半导体接合；第二个第二导电型半导体区，其包围所述元件结构的周边部；和第一导电型半导体区，其隔着所述第一导电型半导体沉积层包围所述第二个第二导电型半导体区的周边部，
在所述半导体装置的制造方法中，其特征在于，包括：
在所述第一导电型半导体基板的表面上沉积所述第一导电型半导体沉积层的工序；
在所述第一导电型半导体沉积层的比包围负责电流驱动的活性区的耐压结构部更靠外侧的表面层，作为所述第一导电型半导体区而选择性地形成杂质浓度比所述第一导电型半导体沉积膜高的第一个第一导电型沟道截断区的工序；
以被所述第一个第一导电型沟道截断区包围的方式，在所述第一个第一导电型沟道截断区的内部，作为所述第一导电型半导体区而选择性地形成杂质浓度比所述第一个第一导电型沟道截断区高的第二个第一导电型沟道截断区的工序。
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