JPWO2016013472A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

半導体装置は、ｎ型炭化珪素エピタキシャル層（２）のｎ+型炭化珪素基板（１）側に対して反対側の表面層に選択的に設けられたｐ+型領域（３）と、ｎ型炭化珪素エピタキシャル層（２）上において金属−半導体接合を形成するソース電極（１３）とｐ+型領域（３）とで構成された素子構造と、前記素子構造の周辺部を囲むｐ-型領域（５ａ）およびｐ--型領域（５ｂ）と、その周辺部をｎ型炭化珪素エピタキシャル層（２）を挟んで囲むｎ+型チャネルストッパ領域（１７）の構造と、を備える。ｎ+型チャネルストッパ領域（１７）は、不純物濃度の高い第２のｎ+型チャネルストッパ領域（１７ｂ）と、第２のｎ+型チャネルストッパ領域（１７ｂ）を内包し、第２のｎ+型チャネルストッパ領域（１７ｂ）より不純物濃度が低い第１のｎ+型チャネルストッパ領域（１７ａ）を有する。このようにすることで高耐圧と電流の低リークを実現できる。

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
従来、炭化珪素（ＳｉＣ）半導体などシリコン（Ｓｉ）よりもバンドギャップの広い半導体材料（以下、ワイドバンドギャップ半導体という）を用いた半導体装置が公知である。炭化珪素半導体で高耐圧デバイスを製造した場合、高電圧を印加すると素子の端部に電界集中が起こるため、電界を緩和するための耐圧構造を形成する必要がある。耐圧構造の表面は、一般的に酸化膜などの保護膜で被膜するが、半導体と保護膜の界面では界面準位が形成されるため、高電圧を印加すると界面準位の影響により半導体表面で薄い空乏層がチップ端部へ広がり、切断され結晶状態が乱されたチップ端部へ到達することによりリーク電流の原因となる。これを回避するために一般的にはデバイスの周囲に不純物濃度の高いチャネルストッパと呼ばれる領域を形成することで、空乏層の広がりを抑えリーク電流を軽減させている（例えば、下記非特許文献１参照）。
Ｋ．Ｒｏｔｔｎｅｒ他，「ＳｉＣ ｐｏｗｅｒ ｄｅｖｉｃｅｓ ｆｏｒ ｈｉｇｈ ｖｏｌｔａｇｅ ａｐｐｌｉｃａｔｉｏｎｓ」，Ｍａｔｅｒ．Ｓｃｉ．Ｅｎｇｉｎｅｅｒ．Ｂ，Ｖｏｌ．６１−６２，ｐ．３３０−３３８，１９９９ Ｔ．Ｔｓｕｊｉ他，「Ａｎａｌｙｓｅｓ ｏｆ ｈｉｇｈ ｌｅａｋａｇｅ ｃｕｒｒｅｎｔｓ ｉｎ Ａｌ＋ ｉｍｐｌａｎｔｅｄ ４Ｈ ＳｉＣ ｐｎ ｄｉｏｄｅｓ ｃａｕｓｅｄ ｂｙ ｔｈｒｅａｄｉｎｇ ｓｃｒｅｗ ｄｉｓｌｏｃａｔｉｏｎｓ」，Ｍａｔｅｒ．Ｓｃｉ．Ｆｏｒｕｍ Ｖｏｌｓ．６４５−６４８（２０１０）ｐ．９１３−９１６
炭化珪素半導体装置では、拡散による任意の導電型の半導体領域を形成することが困難なため、イオン注入により任意の半導体領域を形成する。さらに、イオン注入後に高温による処理を行う必要がある。この高温処理を行わなければ炭化珪素内の原子との置換が行われないため、キャリアが発生せず導電型半導体領域として動作しない。
しかしながら、高不純物濃度にイオン注入した場合に高温による活性化処理が行われると、炭化珪素基板に存在する格子欠陥への影響のため、電気特性へ悪影響が発生する（例えば、上記非特許文献２参照）。この対策として、不純物濃度を高濃度にする必要のあるチャネルストッパを形成すると、格子欠陥が発生しリーク源となる。この際、界面準位によって発生する空乏層がチャネルストッパに達するとリークが増加する。
この発明は、上述した従来技術による問題点を解消するため、高耐圧と電流の低リークを実現できることを目的とする。
上記目的を達成するため、本発明の半導体装置は、次の特徴を有する。シリコンよりもバンドギャップが広い半導体からなる第１導電型半導体基板と、前記第１導電型半導体基板の表面上に堆積された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記第１導電型半導体基板よりも不純物濃度の低い第１導電型半導体堆積層を備える。前記第１導電型半導体堆積層の、前記第１導電型半導体基板側に対して反対側の表面層に第１の第２導電型半導体領域が選択的に設けられている。少なくとも、前記第１導電型半導体堆積層上において金属−半導体接合を形成する金属膜と、前記第１の第２導電型半導体領域とで構成された素子構造と、前記素子構造の周辺部を囲む第２の第２導電型半導体領域と、前記第２の第２導電型半導体領域の周辺部を前記第１導電型半導体堆積層を挟んで囲む第１導電型半導体領域と、を備えている。前記第１導電型半導体領域は、不純物濃度の高い第２の第１導電型半導体領域を内包し、前記第２の第１導電型半導体領域と前記第１導電型半導体堆積層を隔てる、前記第１導電型半導体堆積層より不純物濃度が高く、前記第２の第１導電型半導体領域より不純物濃度が低い第１の第１導電型半導体領域を有する。
また、前記第１の第１導電型半導体領域の不純物の濃度は、前記第２の第１導電型半導体領域の不純物の濃度の０．１倍以下であることを特徴とする。
また、前記第２の第２導電型半導体領域と前記第１導電型半導体堆積層を隔てる前記第１の第１導電型半導体領域の幅は０．１μｍ以上であることを特徴とする。
また、前記金属膜は、前記第１導電型半導体堆積層とショットキー接合を形成することを特徴とする。
また、前記第１導電型半導体堆積層上に選択的に堆積された第２導電型半導体堆積層をさらに備え、前記金属膜は、前記第２導電型半導体堆積層とオーミック接合を形成することを特徴とする。
また、前記素子構造は、前記第１の第２導電型半導体領域の一部を覆う、前記第１の第２導電型半導体領域よりも不純物濃度の低い第２導電型半導体堆積層からなる第２導電型ベース領域と、前記第２導電型ベース領域の内部に選択的に設けられた第１導電型ソース領域と、前記第２導電型ベース領域を深さ方向に貫通し、前記第１導電型半導体堆積層に達する第１導電型ウェル領域と、前記第２導電型ベース領域の、前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた部分の表面にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型ベース領域および前記第１導電型ソース領域に接する前記金属膜からなるソース電極と、で構成されていることを特徴とする。
また、前記第１導電型半導体基板は、炭化珪素であることを特徴とする。
また、前記第１導電型半導体基板の結晶学的面指数は（０００−１）面に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする。
また、本発明の半導体装置の製造方法は、シリコンよりもバンドギャップが広い半導体からなる第１導電型半導体基板と、前記第１導電型半導体基板の表面上に堆積された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記第１導電型半導体基板よりも不純物濃度の低い第１導電型半導体堆積層と、前記第１導電型半導体堆積層の、前記第１導電型半導体基板側に対して反対側の表面層に選択的に設けられた第１の第２導電型半導体領域と、少なくとも、前記第１導電型半導体堆積層上において金属−半導体接合を形成する金属膜と、前記第１の第２導電型半導体領域とで構成された素子構造と、前記素子構造の周辺部を囲む第２の第２導電型半導体領域と、前記第２の第２導電型半導体領域の周辺部を前記第１導電型半導体堆積層を挟んで囲む第１導電型半導体領域と、を備えた半導体装置の製造方法において、次の特徴を有する。前記第１導電型半導体基板の表面上に、前記第１導電型半導体堆積層を堆積する。そして、前記第１導電型半導体堆積層の、電流駆動を担う活性領域を囲む耐圧構造部よりも外側の表面層に、前記第１導電型半導体領域として前記第１導電型半導体堆積膜よりも不純物濃度が高い第１の第１導電型チャネルストッパ領域を選択的に形成する。さらに、前記第１の第１導電型チャネルストッパ領域で囲まれるように、前記第１の第１導電型チャネルストッパ領域の内部に、前記第１導電型半導体領域として、前記第１の第１導電型チャネルストッパ領域よりも不純物濃度が高い第２の第１導電型チャネルストッパ領域を選択的に形成する。
上記構成によれば、チャネルストッパの構造を高濃度の不純物濃度領域の周囲を低濃度の不純物濃度領域で囲むことにより、不純物濃度勾配を作り結晶のミスフィット転移を軽減させることで、結晶欠陥によるリークを抑え、高耐圧と低リークを実現できる。また、製造装置性能の影響を受けにくく歩留り向上できる。
本発明によれば、高耐圧と電流の低リークを実現できるようになる。
図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。 図２は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 図３は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 図４は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 図５は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 図６は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。 図７は、実施の形態にかかる炭化珪素半導体装置の比較例の構成を示す断面図である。 図８は、実施例と比較例のリーク電流値の度数分布を示す図表である。 図９は、実施例と比較例の耐圧構造とチャネルストッパ間隔を変化させたときのリーク電流の最頻値を示す図表である。
（実施の形態）
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（ワイドバンドギャップ半導体）を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置を例に説明する。
図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（ワイドバンドギャップ半導体基板）１の主面上にｎ型炭化珪素エピタキシャル層（ワイドバンドギャップ半導体堆積層）２が堆積されている。以下、ｎ+型炭化珪素基板１上にｎ型炭化珪素エピタキシャル層２を堆積させてなるエピタキシャル基板を炭化珪素半導体基体とする。
ｎ+型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ+型炭化珪素基板１よりも低い不純物濃度で例えば窒素がドーピングされてなる低濃度ｎ型ドリフト層である。
ｎ+型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、裏面電極１２が設けられている。裏面電極１２は、ドレイン電極を構成する。裏面電極１２の表面には、裏面電極パッド１６が設けられる。
活性領域１０１において、炭化珪素半導体基体のおもて面側には、ＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。活性領域１０１は、オン状態のときに電流が流れる（電流駆動を担う）領域である。具体的には、活性領域１０１において、ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ+型領域（第１の第２導電型半導体領域、ベース領域）３が選択的に設けられている。ｐ+型領域３は、例えばアルミニウムがドーピングされている。
隣り合うｐ+型領域３、およびこの隣り合うｐ+型領域３に挟まれたｎ型炭化珪素エピタキシャル層２の表面には、ｐ型炭化珪素エピタキシャル層（ｐベース層、第２導電型ベース領域）４が選択的に堆積されている。ｐベース層４は、活性領域１０１にのみ堆積されている。ｐベース層４の不純物濃度は、ｐ+型領域３の不純物濃度よりも低い。
ｐベース層４の、ｐ+型領域３に対向する部分には、ｐベース層４上に設けられる第１導電型（ｎ型）で不純物濃度が高いｎ+ソース領域６と、第２導電型（ｐ型）で不純物濃度が高いｐ+コンタクト領域７とが設けられている。ｎ+ソース領域６およびｐ+コンタクト領域７は互いに接する。ｐ+コンタクト領域７は、ｎ+ソース領域６よりも耐圧構造部１０２側に配置されている。耐圧構造部１０２は、活性領域１０１の周囲を囲み、基体おもて面側の電界を緩和し耐圧を保持する領域である。
チャネルストッパは、高濃度のｎ+型チャネルストッパ領域（第２の第１導電型半導体領域）１７ｂと、ｎ+型チャネルストッパ領域１７ｂを内包する低濃度のｎ+型チャネルストッパ領域（第１の第１導電型半導体領域）１７ａとからなる。ｎ+型チャネルストッパ領域１７ｂと、ｎ型炭化珪素エピタキシャル層２は、ｎ+型チャネルストッパ領域１７ａによって隔てられている。ｎ+型チャネルストッパ領域１７ａは、ｎ型炭化珪素エピタキシャル層２よりも不純物濃度が高い。ｎ+型チャネルストッパ領域１７ａおよびｎ+型チャネルストッパ領域１７ｂは、耐圧構造部１０２の活性部１０１と反対側（ｎ+型炭化珪素基板１の端部側）に配置されている。ｎ+型チャネルストッパ領域１７ａの活性化領域１０１側の終端部（ｎ+型チャネルストッパ領域１７ａの左端）と、耐圧構造部１０２の活性領域１０１と反対側の終端部（第２のｐ--型領域５ｂの右端、耐圧構造部１０２の右端）とは、ｎ型炭化珪素エピタキシャル層２を介して所定の距離（幅Ｌ）を隔てて配置されている。
また、ｐベース層４の、ｎ型炭化珪素エピタキシャル層２上の部分には、深さ方向にｐベース層４を貫通し、ｎ型炭化珪素エピタキシャル層２に達する第１導電型のｎウェル領域８が設けられている。ｎウェル領域８は、ｎ型炭化珪素エピタキシャル層２とともにドリフト領域を構成する。ｐベース層４の、ｎ+ソース領域６とｎウェル領域８とに挟まれた部分の表面には、ゲート絶縁膜９を介してゲート電極１０が設けられている。ゲート電極１０は、ゲート絶縁膜９を介して、ｎウェル領域８の表面に設けられていてもよい。
図１では、活性領域１０１に一つのＭＯＳ構造のみを図示しているが、複数のＭＯＳ構造が配置されていてもよい。
層間絶縁膜１１は、炭化珪素半導体基体のおもて面側の全面に、ゲート電極１０を覆うように設けられている。ソース電極１３は、層間絶縁膜１１に開口されたコンタクトホールを介して、ｎ+ソース領域６およびｐ+コンタクト領域７に接する。ソース電極１３は、層間絶縁膜１１によって、ゲート電極１０と電気的に絶縁されている。
ソース電極１３上には、電極パッド１４が設けられている。電極パッド１４の端部は、耐圧構造部１０２に配置された層間絶縁膜１１上に延在し、活性領域１０１と耐圧構造部１０２との境界付近で終端している。耐圧構造部１０２上には、電極パッド１４の端部を覆うように、例えばポリイミドからなるパッシベーション膜などの保護膜１５が設けられている。保護膜１５は、放電防止の機能を有する。
耐圧構造部１０２において、ｎ型炭化珪素エピタキシャル層２のｎ+型炭化珪素基板１側に対して反対側の表面層には、第１のｐ-型領域（第２導電型半導体領域）５ａおよび第２のｐ--型領域（第２導電型半導体領域）５ｂが設けられている。第１のｐ-型領域５ａおよび第２のｐ--型領域５ｂは、ダブルゾーンＪＴＥ構造を構成する。ダブルゾーンＪＴＥ構造とは、不純物濃度の異なる２つのｐ型領域が接するように並列された構成のＪＴＥ構造である。
第１のｐ-型領域５ａは、ｐ+型領域３の周辺部に接して配置され、当該ｐ+型領域３を囲む。第２のｐ--型領域５ｂは、第１のｐ-型領域５ａの周辺部に接し、当該第１のｐ-型領域５ａを囲む。すなわち、活性領域１０１側から耐圧構造部１０２側へ向かって、ｐ+型領域３および第１のｐ-型領域５ａおよび第２のｐ--型領域５ｂの順に並列に配置されている。第１のｐ-型領域５ａの不純物濃度は、ｐ+型領域３の不純物濃度よりも低い。第２のｐ--型領域５ｂの不純物濃度は、第１のｐ-型領域５ａの不純物濃度よりも低い。
図２〜図６は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。実施の形態にかかる炭化珪素半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＭＯＳＦＥＴを作成する場合を例に説明する。
まず、図２に示すように、例えば２×１０18ｃｍ-3程度の不純物濃度で窒素がドーピングされたｎ+型炭化珪素基板１を用意する。ｎ+型炭化珪素基板１は、主面が例えば＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。次に、ｎ+型炭化珪素基板１の（０００−１）面上に、１．０×１０16ｃｍ-3の不純物濃度で窒素がドーピングされた厚さ１０μｍのｎ型炭化珪素エピタキシャル層２を成長させる。
次に、図３に示すように、フォトリソグラフィおよびイオン注入を行い、ｎ型炭化珪素エピタキシャル層２の表面層にｐ+型領域３を選択的に形成する。ｐ+型領域３は、例えばアルミニウムがドーピングされて形成される。
次に、ｎ型炭化珪素エピタキシャル層２の表面に、ｐベース層４となるｐ型炭化珪素エピタキシャル層を例えば０．５μｍの厚さで成長させる。ｐベース層４は、例えばアルミニウムがドーピングされてなる。このとき、例えば、ｐベース層４の不純物濃度が８．０×１０15ｃｍ-3となるようにアルミニウム（Ａｌ）がドーピングされたｐ型炭化珪素エピタキシャル層を成長させてもよい。
次に、図４に示すように、エッチングによって、耐圧構造部１０２上のｐベース層４を例えば０．７μｍの深さで除去し、ｎ型炭化珪素エピタキシャル層２を露出させる。次に、炭化珪素半導体基体のおもて面上に酸化膜を堆積する。そして、フォトリソグラフィおよびエッチングによって酸化膜を選択的に除去し、ｎ+型チャネルストッパ領域１７ａの形成領域に対応する部分を露出させる。次に、酸化膜の残部（以下、酸化膜マスクという）をマスクとしてイオン注入を行い、耐圧構造部１０２に露出されたｎ型炭化珪素エピタキシャル層２の表面層に、ｎ+型チャネルストッパ領域１７ａを形成する。このイオン注入では、例えば、ドーパントをリン（Ｐ）とし、ｎ+型チャネルストッパ領域１７ａの不純物濃度が３．０×１０17ｃｍ-3となるようにドーズ量を設定してもよい。
次に、ｎ+型チャネルストッパ領域１７ａを選択的に形成するために利用した酸化膜マスクの上部にさらに酸化膜を堆積する。追加堆積された酸化膜の厚さは、例えば０．１μｍであってもよい。これにより、ｎ+型チャネルストッパ領域１７ａより０．２μｍ（片側０．１μｍ）狭い開口部を有する酸化膜マスクが形成される。
次に、酸化膜の残部該（酸化膜マスク）を利用し、イオン注入によってｎ+型チャネルストッパ領域１７ａに囲まれるように、ｎ+型チャネルストッパ領域１７ａの内部に選択的にｎ+型チャネルストッパ領域１７ｂを形成する。このイオン注入では、例えば、ドーパントをリンとし、ｎ+型チャネルストッパ領域１７ｂの不純物濃度が３．０×１０20ｃｍ-3となるようにドーズ量を設定してもよい。ｎ+型チャネルストッパ領域１７ａの不純物濃度はｎ+型チャネルストッパ領域１７ｂの不純物濃度の０．１倍以下であっても良い。ｎ+型チャネルストッパ領域１７ｂとｎ型炭化珪素エピタキシャル層２を隔てるｎ+型チャネルストッパ領域１７ａの幅は０．１μｍ以上であってもよい。
次に、図５に示すように、フォトリソグラフィおよびイオン注入を行い、エッチングによって露出したｎ型炭化珪素エピタキシャル層２の表面層に、第１のｐ-型領域５ａを選択的に形成する。このイオン注入は、例えば、ドーパントをアルミニウムとし、ドーズ量は２．０×１０13ｃｍ-2としてもよい。次に、フォトリソグラフィおよびイオン注入を行い、エッチングによって露出したｎ型炭化珪素エピタキシャル層２の表面層に、第２のｐ--型領域５ｂを選択的に形成する。第２のｐ--型領域５ｂは、第１のｐ-型領域５ａよりも低濃度とする。このイオン注入は、例えば、ドーパントをアルミニウムとし、ドーズ量は１．０×１０13ｃｍ-2としてもよい。
次に、フォトリソグラフィおよびイオン注入によって、ｐベース層４のｎ型炭化珪素エピタキシャル層２上の部分の導電型を反転させて、ｎウェル領域８を選択的に形成する。このイオン注入では、例えば、ドーパントをリンとし、ｎウェル領域８の不純物濃度が２．０×１０16ｃｍ-3となるようにドーズ量を設定してもよい。ｎウェル領域８の幅および深さは、それぞれ２．０μｍおよび０．６μｍであってもよい。
次に、フォトリソグラフィおよびイオン注入によって、ｐベース層４のｐ+型領域３上の部分の表面層に、ｎ+ソース領域６を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐベース層４のｐ+型領域３上の部分のｎ型炭化珪素エピタキシャル層２の表面層に、ｐ+コンタクト領域７を選択的に形成する。
ｎ+型チャネルストッパ領域１７ａ、ｎ+型チャネルストッパ領域１７ｂ、ｐ+型領域３、ｎ+ソース領域６、ｐ+コンタクト領域７、ｎウェル領域８、第１のｐ-型領域５ａおよび第２のｐ--型領域５ｂを活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、例えば、それぞれ１６２０℃および２分間であってもよい。
また、ｎ+型チャネルストッパ領域１７ａ、ｎ+型チャネルストッパ領域１７ｂ、ｐ+型領域３、ｎ+ソース領域６、ｐ+コンタクト領域７、ｎウェル領域８、第１のｐ-型領域５ａおよび第２のｐ--型領域５ｂを形成する順序は種々変更可能である。
次に、図６に示すように、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜９を１００ｎｍの厚さで形成する。この熱酸化は、酸素雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、ｐベース層４およびｎ型炭化珪素エピタキシャル層２の表面に形成された各領域がゲート絶縁膜９で覆われる。
次に、ゲート絶縁膜９上に、ゲート電極１０として、例えばリン（Ｐ）がドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐベース層４の、ｎ+ソース領域６とｎウェル領域８とに挟まれた部分上に多結晶シリコン層を残す。このとき、ｎウェル領域８上に多結晶シリコン層を残してもよい。
次に、ゲート絶縁膜１０を覆うように、層間絶縁膜１１として例えばリンガラス（ＮＳＢ：Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を１μｍの厚さで成膜する。次に、層間絶縁膜１１およびゲート絶縁膜９のｎ+ソース領域６およびｐ+コンタクト領域７部分をパターニングにより選択的に除去してコンタクトホールを形成し、ｎ+ソース領域６およびｐ+コンタクト領域７を露出させる。次に、層間絶縁膜１１を平坦化するための熱処理（リフロー）を行う。
次に、層間絶縁膜１１の表面に、ソース電極１３を成膜する。このとき、コンタクトホール内にもソース電極１３を埋め込み、ｎ+ソース領域６およびｐ+コンタクト領域７とソース電極１３とを接触させる。ｎ+ソース領域６およびｐ+コンタクト領域７とソース電極１３との接触部（コンタクト）はオーミック接合となっている。次に、耐圧構造部１０２上および活性部１０１上のコンタクトホール以外のソース電極１３を選択的に除去する。
次に、ｎ+型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、裏面電極１２として例えばニッケル（Ｎｉ）膜を成膜する。そして、例えば９７０℃の温度で熱処理し、ｎ+型炭化珪素基板１と裏面電極１２とのオーミック接合を形成する。次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の全面にソース電極１３および活性部１０１の層間絶縁膜１１を覆うように、電極パッド１４を堆積する。電極パッド１４の層間絶縁膜１１上の部分の厚さは、例えば５μｍであってもよい。電極パッド１４は、例えば、アルミニウム（Ａｌ）で形成してもよい。次に、電極パッド１４を選択的に除去する。次に、耐圧構造１０２において、炭化珪素半導体基体のおもて面側に、電極パッド１４の端部を覆うように保護膜１５を形成する。
次に、裏面電極１２の表面に、裏面電極パッド１６として例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）をこの順に成膜する。これにより、図１に示すＭＯＳＦＥＴが完成する。
（実施例）
次に、チャネルストッパを形成する工程において、実施例としてｎ+型チャネルストッパ領域１７ｂがｎ+型チャネルストッパ領域１７ａに囲まれるように形成した場合（図１）と、比較例として高濃度のｎ+型チャネルストッパ領域１７のみで形成した場合（図７）によるリーク電流の違いを評価した。図７は、実施の形態にかかる炭化珪素半導体装置の比較例の構成を示す断面図である。ここで、実施例のｎ+型チャネルストッパ領域１７ｂと比較例の高濃度のｎ+型チャネルストッパ領域１７は同じ濃度である。
実施例の耐圧構造１０２のチャネルストッパ側の端からｎ+型チャネルストッパ領域１７ａの耐圧構造１０２側の端間の幅Ｌ（図１参照）と、比較例の耐圧構造１０２のチャネルストッパ側の端からｎ+型チャネルストッパ領域１７の耐圧構造１０２側の端間の幅はそれぞれ１０μｍである。
図８は、実施例と比較例のリーク電流値の度数分布を示す図表である。横軸はリーク電流値、縦軸は検証した試料の個数である。ソース電極１３とゲート電極１０の電位を０Ｖとし、裏面電極パッド１６に１２００Ｖの電圧を印加したときのリーク電流を複数測定し、これらのリーク電流値の度数分布（ヒストグラム）を得た。
図８に見られるように、比較例の構造で製造された半導体装置では、リーク電流はマイナス７乗オーダーアンペアの素子が最も多くなるが、実施例の構造で製造された半導体装置ではマイナス９乗オーダーアンペアの素子が最も多くなり、リーク電流の改善がされることが確認できた。
図９は、実施例と比較例の耐圧構造とチャネルストッパ間隔を変化させたときのリーク電流の最頻値を示す図表である。実施例の耐圧構造１０２のチャネルストッパ側の端からｎ+型チャネルストッパ領域１７ａの耐圧構造１０２側の端間の幅Ｌと、比較例の耐圧構造１０２のチャネルストッパ側の端からチャネルストッパ領域１７の耐圧構造１０２側の端間の幅をそれぞれ変化させた。この際、ソース電極１３とゲート電極１０の電位を０Ｖとし、裏面電極パッド１６に１２００Ｖの電圧を印加したときのリーク電流の最頻値の関係を調べた。この結果、図９に示すように、実施例の構造によれば比較例に比してリーク電流を抑えることができ、特に間隔Ｌが狭いほど効果が顕著になることが確認できた。
上記のように、本発明によれば、チャネルストッパの構造を高濃度の不純物濃度領域の周囲を低濃度の不純物濃度領域で囲むことにより、不純物濃度勾配を作り結晶のミスフィット転移を軽減させることで、結晶欠陥によるリークを抑え、高耐圧と低リークを実現できるようになる。
以上において本発明では、炭化珪素でできたｎ+型炭化珪素基板１の主面を（０００−１）面とし当該（０００−１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、基板主面の面方位などを種々変更可能である。
また、本発明では、素子構造としてＭＯＳ構造について説明しているが、ＳＢＤ構造やｐｎダイオード構造などの種々の構造に本発明を適用してもよい。
また、本発明では、耐圧構造としてダブルゾーンＪＴＥ構造について説明しているが、さらに、不純物濃度の異なる３つ以上のｐ型領域が接するように並列された構成のマルチゾーンＪＴＥ構造や、製造の難易度によらずＦＬＲ構造のように複数のｐ型領域が所定間隔で配置された構成の終端構造に本発明を適用してもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用であり、特に、ワイドバンドギャップ半導体を高耐圧化した高耐圧半導体装置に適している。
１ ｎ+型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
３ ｐ+型領域（基板）
４ ｐベース層
５ａ 第１のｐ-型領域
５ｂ 第２のｐ--型領域
６ ｎ+ソース領域
７ ｐ+コンタクト領域
８ ｎウェル領域
９ ゲート絶縁膜
１０ ゲート電極
１１ 層間絶縁膜
１２ 裏面電極
１３ ソース電極
１４ 電極パッド
１５ 保護膜
１６ 裏面電極パッド
１７ ｎ+型チャネルストッパ領域
１７ａ 低濃度（第１）のｎ+型チャネルストッパ領域
１７ｂ 高濃度（第２）のｎ+型チャネルストッパ領域
１０１ 活性領域
１０２ 耐圧構造部

Claims (9)

  1. シリコンよりもバンドギャップが広い半導体からなる第１導電型半導体基板と、前記第１導電型半導体基板の表面上に堆積された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記第１導電型半導体基板よりも不純物濃度の低い第１導電型半導体堆積層と、前記第１導電型半導体堆積層の、前記第１導電型半導体基板側に対して反対側の表面層に選択的に設けられた第１の第２導電型半導体領域と、少なくとも、前記第１導電型半導体堆積層上において金属−半導体接合を形成する金属膜と、前記第１の第２導電型半導体領域とで構成された素子構造と、前記素子構造の周辺部を囲む第２の第２導電型半導体領域と、前記第２の第２導電型半導体領域の周辺部を前記第１導電型半導体堆積層を挟んで囲む第１導電型半導体領域と、を備え、
    前記第１導電型半導体領域は、不純物濃度の高い第２の第１導電型半導体領域を内包し、前記第２の第１導電型半導体領域と前記第１導電型半導体堆積層を隔てる、前記第１導電型半導体堆積層より不純物濃度が高く、前記第２の第１導電型半導体領域より不純物濃度が低い第１の第１導電型半導体領域を有する、
    ことを特徴とする半導体装置。
  2. 前記第１の第１導電型半導体領域の不純物の濃度は、前記第２の第１導電型半導体領域の不純物の濃度の０．１倍以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２の第２導電型半導体領域と前記第１導電型半導体堆積層を隔てる前記第１の第１導電型半導体領域の幅は０．１μｍ以上であることを特徴とする請求項１に記載の半導体装置。
  4. 前記金属膜は、前記第１導電型半導体堆積層とショットキー接合を形成することを特徴とする請求項１に記載の半導体装置。
  5. 前記第１導電型半導体堆積層上に選択的に堆積された第２導電型半導体堆積層をさらに備え、前記金属膜は、前記第２導電型半導体堆積層とオーミック接合を形成することを特徴とする請求項１に記載の半導体装置。
  6. 前記素子構造は、前記第１の第２導電型半導体領域の一部を覆う、前記第１の第２導電型半導体領域よりも不純物濃度の低い第２導電型半導体堆積層からなる第２導電型ベース領域と、前記第２導電型ベース領域の内部に選択的に設けられた第１導電型ソース領域と、前記第２導電型ベース領域を深さ方向に貫通し、前記第１導電型半導体堆積層に達する第１導電型ウェル領域と、前記第２導電型ベース領域の、前記第１導電型ソース領域と前記第１導電型ウェル領域とに挟まれた部分の表面にゲート絶縁膜を介して設けられたゲート電極と、前記第２導電型ベース領域および前記第１導電型ソース領域に接する前記金属膜からなるソース電極と、
    で構成されていることを特徴とする請求項１に記載の半導体装置。
  7. 前記第１導電型半導体基板は、炭化珪素であることを特徴とする請求項１に記載の半導体装置。
  8. 前記第１導電型半導体基板の結晶学的面指数は（０００−１）面に対して平行な面もしくは１０度以内に傾いた面であることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. シリコンよりもバンドギャップが広い半導体からなる第１導電型半導体基板と、前記第１導電型半導体基板の表面上に堆積された、シリコンよりもバンドギャップが広い半導体からなり、かつ前記第１導電型半導体基板よりも不純物濃度の低い第１導電型半導体堆積層と、前記第１導電型半導体堆積層の、前記第１導電型半導体基板側に対して反対側の表面層に選択的に設けられた第１の第２導電型半導体領域と、少なくとも、前記第１導電型半導体堆積層上において金属−半導体接合を形成する金属膜と、前記第１の第２導電型半導体領域とで構成された素子構造と、前記素子構造の周辺部を囲む第２の第２導電型半導体領域と、前記第２の第２導電型半導体領域の周辺部を前記第１導電型半導体堆積層を挟んで囲む第１導電型半導体領域と、を備えた半導体装置の製造方法において、
    前記第１導電型半導体基板の表面上に、前記第１導電型半導体堆積層を堆積する工程と、
    前記第１導電型半導体堆積層の、電流駆動を担う活性領域を囲む耐圧構造部よりも外側の表面層に、前記第１導電型半導体領域として前記第１導電型半導体堆積膜よりも不純物濃度が高い第１の第１導電型チャネルストッパ領域を選択的に形成する工程と、
    前記第１の第１導電型チャネルストッパ領域で囲まれるように、前記第１の第１導電型チャネルストッパ領域の内部に、前記第１導電型半導体領域として、前記第１の第１導電型チャネルストッパ領域よりも不純物濃度が高い第２の第１導電型チャネルストッパ領域を選択的に形成する工程と、
    を含むことを特徴とする半導体装置の製造方法。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106783958B (zh) * 2016-12-29 2020-04-03 丽晶美能（北京）电子技术有限公司 耐压终端环结构与功率器件
CN106847878B (zh) * 2016-12-29 2020-02-21 丽晶美能（北京）电子技术有限公司 耐压终端环结构与功率器件
JP2018156987A (ja) * 2017-03-15 2018-10-04 住友電気工業株式会社 半導体装置
JP6870516B2 (ja) * 2017-07-18 2021-05-12 富士電機株式会社 半導体装置および半導体装置の製造方法
US10693002B2 (en) * 2017-09-07 2020-06-23 Fuji Electric Co., Ltd. Semiconductor device
CN111200009A (zh) * 2018-11-20 2020-05-26 深圳尚阳通科技有限公司 超结器件及其制造方法
WO2021019888A1 (ja) * 2019-07-29 2021-02-04 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US20220157951A1 (en) * 2020-11-17 2022-05-19 Hamza Yilmaz High voltage edge termination structure for power semicondcutor devices and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012074441A (ja) * 2010-09-28 2012-04-12 Toshiba Corp 電力用半導体装置
JP2012156154A (ja) * 2011-01-21 2012-08-16 Mitsubishi Electric Corp 電力用半導体装置
JP2013232564A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 半導体装置および半導体装置の製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6057558A (en) * 1997-03-05 2000-05-02 Denson Corporation Silicon carbide semiconductor device and manufacturing method thereof
KR101190942B1 (ko) * 2008-02-12 2012-10-12 미쓰비시덴키 가부시키가이샤 탄화규소 반도체 장치
EP2560206A4 (en) * 2010-04-15 2016-04-13 Yoshitaka Sugawara SEMICONDUCTOR COMPONENT
JP5757103B2 (ja) * 2011-02-21 2015-07-29 富士電機株式会社 ワイドバンドギャップ逆阻止ｍｏｓ型半導体装置
JP5773073B2 (ja) * 2012-05-15 2015-09-02 富士電機株式会社 半導体装置
WO2014087543A1 (ja) * 2012-12-07 2014-06-12 三菱電機株式会社 半導体装置の製造方法
JP2015032614A (ja) * 2013-07-31 2015-02-16 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012074441A (ja) * 2010-09-28 2012-04-12 Toshiba Corp 電力用半導体装置
JP2012156154A (ja) * 2011-01-21 2012-08-16 Mitsubishi Electric Corp 電力用半導体装置
JP2013232564A (ja) * 2012-04-27 2013-11-14 National Institute Of Advanced Industrial & Technology 半導体装置および半導体装置の製造方法

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