JP6233537B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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Description
本発明にかかる半導体装置は、例えばシリコン(Si)よりもバンドギャップの広い半導体(以下、ワイドバンドギャップ半導体とする)を用いて構成される。参考例1においては、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いて作製(製造)された炭化珪素半導体装置について、接合障壁ショットキー(JBS:Junction Barrier Shottoky)構造のダイオードを例に説明する。図1は、参考例1にかかる炭化珪素半導体装置の構成を示す断面図である。図1に示すように、参考例1にかかる炭化珪素半導体装置は、例えばn+型炭化珪素基板(第1導電型半導体基板)1の主面上にn型炭化珪素エピタキシャル層(第1導電型半導体堆積層)2が堆積されたエピタキシャル基板を備える。
次に、参考例2にかかる炭化珪素半導体装置の構成について説明する。図5は、参考例2にかかる炭化珪素半導体装置の構成を示す断面図である。参考例2にかかる炭化珪素半導体装置が参考例1にかかる炭化珪素半導体装置と異なる点は、ショットキー電極9がSTE構造を覆う層間絶縁膜6上にまで張り出している点である。図5には、ショットキー電極9の端部が、STE構造を構成する第1のp-型領域5aの上方(層間絶縁膜6の、第1のp-型領域5aを覆う部分上)で終端している場合を図示している。
次に、実施の形態1にかかる炭化珪素半導体装置の構成について説明する。図6は、実施の形態1にかかる炭化珪素半導体装置の構成を示す断面図である。実施の形態1にかかる炭化珪素半導体装置が参考例1にかかる炭化珪素半導体装置と異なる点は、ダイオードの素子構造に代えて、絶縁ゲート型電界効果トランジスタ(MOSFET:Metal Oxide Semiconductor Field Effect Transistor)の素子構造を形成した点である。実施の形態1においては、縦型プレーナーゲート構造のMOSFETを例に説明する。また、n+型炭化珪素基板1、n型炭化珪素エピタキシャル層2および後述するp型炭化珪素エピタキシャル層13を併せて炭化珪素半導体基体とする。
次に、実施の形態2にかかる炭化珪素半導体装置の構成について説明する。図7は、実施の形態2にかかる炭化珪素半導体装置の構成を示す断面図である。実施の形態2にかかる炭化珪素半導体装置が実施の形態1にかかる炭化珪素半導体装置と異なる点は、ソース電極19がSTE構造を覆う層間絶縁膜20上にまで張り出している点である。具体的には、ソース電極19の端部は、STE構造を構成する第1のp-型領域5aの上方(層間絶縁膜20の、第1のp-型領域5aを覆う部分上)で終端している。
次に、本発明にかかる炭化珪素半導体装置の耐圧特性について検証した。図8Aは、実施例にかかる炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。図8Bは、比較例の炭化珪素半導体装置の耐圧構造部の構成を示す断面図である。図8A,8Bでは、電極パッドおよび保護膜を図示省略する。まず、参考例2にしたがい、炭化珪素半導体からなるJBS構造のダイオード(以下、実施例とする)を作製した。具体的には、図8Aに示すように、実施例においては、活性領域101と耐圧構造部102との境界付近において電界緩和構造を構成する耐圧構造部102側のp-型領域3bと、耐圧構造部102において終端構造を構成する活性領域101側の第1のp-型領域5aとをn型炭化珪素エピタキシャル層2の一部で分離したSTE構造としている。また、耐圧構造部102の層間絶縁膜6上にショットキー電極9を張り出させて、ショットキー電極9の層間絶縁膜6上の部分をフィールドプレートとした(符号Aで示す部分)。
2 n型炭化珪素エピタキシャル層
3a 電界緩和構造を構成するp+型領域
3b 電界緩和構造を構成するp-型領域
4 JBS構造を構成するp+型領域
5a STE構造を構成する第1のp-型領域
5b STE構造を構成する第2のp--型領域
6 層間絶縁膜
7 裏面電極
8 オーミック接合
9 ショットキー電極
10 電極パッド
11 保護膜
12 第1p+型ベース領域
13 第2p型ベース領域
14 n+型ソース領域
15 p+型コンタクト領域
16 n型ウェル領域
17 ゲート絶縁膜
18 ゲート電極
19 ソース電極
20 層間絶縁膜
21 電極バッド
22 保護膜
101 活性領域
102 耐圧構造部
Claims (9)
- シリコンよりもバンドギャップの広い半導体からなる第1導電型半導体基板と、
前記第1導電型半導体基板のおもて面に設けられた、シリコンよりもバンドギャップの広い半導体からなり、かつ前記第1導電型半導体基板よりも不純物濃度の低い第1導電型半導体堆積層と、
前記第1導電型半導体堆積層上に設けられた第2導電型半導体堆積層に接する金属膜を少なくとも有する活性領域と、
前記第1導電型半導体堆積層の、前記第1導電型半導体基板側に対して反対側の表面層に選択的に設けられた第1の第2導電型半導体領域と、
前記第1の第2導電型半導体領域の外周側に前記第1の第2導電型半導体領域に接して設けられ、前記第1の第2導電型半導体領域の周囲を囲む、前記第1の第2導電型半導体領域よりも不純物濃度の低い第2の第2導電型半導体領域と、
前記第2の第2導電型半導体領域の外周側に前記第2の第2導電型半導体領域と離れて設けられ、前記第2の第2導電型半導体領域の周囲を囲む、前記第1の第2導電型半導体領域よりも不純物濃度の低い第3の第2導電型半導体領域と、
前記第3の第2導電型半導体領域の外周側に前記第3の第2導電型半導体領域に接して設けられ、前記第3の第2導電型半導体領域の周囲を囲む、前記第3の第2導電型半導体領域よりも不純物濃度の低い第4の第2導電型半導体領域と、
前記第3の第2導電型半導体領域および前記第4の第2導電型半導体領域を覆う層間絶縁膜と、
を備え、
前記活性領域は、
前記第1の第2導電型半導体領域と、
前記第1導電型半導体堆積層上に選択的に設けられ、前記第1の第2導電型半導体領域、および、前記第1導電型半導体堆積層の、隣り合う前記第1の第2導電型半導体領域に挟まれた部分のみを覆う、前記第1の第2導電型半導体領域よりも不純物濃度が低く、かつシリコンよりもバンドギャップの広い半導体からなる前記第2導電型半導体堆積層と、
前記第2導電型半導体堆積層の内部に選択的に設けられた第1導電型ソース領域と、
前記第2導電型半導体堆積層を深さ方向に貫通して前記第1導電型半導体堆積層に達する第1導電型ウェル領域と、
前記第2導電型半導体堆積層の、前記第1導電型ウェル領域を除いた領域で、かつ前記第2導電型半導体堆積層よりも不純物濃度が高い第2導電型コンタクト領域と、
前記第2導電型半導体堆積層の、前記第1導電型ソース領域と前記第1導電型ウェル領域とに挟まれた部分の表面上に、ゲート絶縁膜を介して設けられたゲート電極と、
前記第1導電型ソース領域および前記第2導電型コンタクト領域に接する前記金属膜からなるソース電極と、
前記第1導電型半導体基板の裏面に設けられたドレイン電極と、を備え、
前記金属膜と前記第2導電型コンタクト領域とのオーミック接合が金属−半導体接合であることを特徴とする半導体装置。 - 前記金属膜は、前記金属−半導体接合をなす接合面から前記層間絶縁膜上にわたって設けられ、前記層間絶縁膜を介して前記第3の第2導電型半導体領域の少なくとも一部を覆うことを特徴とする請求項1に記載の半導体装置。
- 前記金属膜の端部は、前記第3の第2導電型半導体領域と前記第4の第2導電型半導体領域との境界で終端していることを特徴とする請求項1または2に記載の半導体装置。
- 前記金属膜の端部は、前記層間絶縁膜を介して前記第4の第2導電型半導体領域の上方で終端していることを特徴とする請求項1または2に記載の半導体装置。
- 前記第4の第2導電型半導体領域の不純物濃度は、前記第3の第2導電型半導体領域の不純物濃度の0.4倍以上0.7倍以下であることを特徴とする請求項1〜4のいずれか一つに記載の半導体装置。
- 前記金属膜は、IVa族金属、Va族金属、VIa族金属、カーボンまたはシリコン、もしくはこれらの金属のうちの2元素または3元素を含む複合膜であることを特徴とする請求項1〜5のいずれか一つに記載の半導体装置。
- シリコンよりもバンドギャップの広い半導体は、炭化珪素であることを特徴とする請求項1〜6のいずれか一つに記載の半導体装置。
- 前記第1導電型半導体基板の、前記第1導電型半導体堆積層が設けられた面の結晶学的面指数は、(000−1)に対して平行な面もしくは10度以内に傾いた面であることを特徴とする請求項1〜7のいずれか一つに記載の半導体装置。
- シリコンよりもバンドギャップの広い半導体からなる第1導電型半導体基板の表面に、シリコンよりもバンドギャップの広い半導体からなり、かつ前記第1導電型半導体基板よりも不純物濃度の低い第1導電型半導体堆積層を堆積する工程と、
活性領域において前記第1導電型半導体堆積層の表面層に、第1の第2導電型半導体領域を選択的に形成する工程と、
前記第1導電型半導体堆積層上に、前記第1の第2導電型半導体領域、および、前記第1導電型半導体堆積層の、隣り合う前記第1の第2導電型半導体領域に挟まれた部分のみを覆う、前記第1の第2導電型半導体領域よりも不純物濃度が低く、かつシリコンよりもバンドギャップの広い半導体からなる第2導電型半導体堆積層を選択的に形成する工程と、
前記第2導電型半導体堆積層を深さ方向に貫通して前記第1導電型半導体堆積層に達する第1導電型ウェル領域を形成する工程と、
前記第2導電型半導体堆積層の内部に、第1導電型ソース領域を選択的に形成する工程と、
前記第1導電型半導体堆積層の、前記第1の第2導電型半導体領域よりも外周側の表面層に、前記第1の第2導電型半導体領域に接して、かつ前記第1の第2導電型半導体領域の周囲を囲むように、前記第1の第2導電型半導体領域よりも不純物濃度の低い第2の第2導電型半導体領域を選択的に形成する工程と、
前記第1導電型半導体堆積層の、前記第2の第2導電型半導体領域よりも外周側の表面層に、前記第2の第2導電型半導体領域と離して、かつ前記第2の第2導電型半導体領域の周囲を囲むように、前記第1の第2導電型半導体領域よりも不純物濃度の低い第3の第2導電型半導体領域を選択的に形成する工程と、
前記第1導電型半導体堆積層の、前記第3の第2導電型半導体領域よりも外周側の表面層に、前記第3の第2導電型半導体領域に接して、かつ前記第3の第2導電型半導体領域の周囲を囲むように、前記第3の第2導電型半導体領域よりも不純物濃度の低い第4の第2導電型半導体領域を選択的に形成する工程と、
前記第1導電型半導体堆積層の表面に、前記第3の第2導電型半導体領域および前記第4の第2導電型半導体領域を覆う層間絶縁膜を形成する工程と、
前記第2導電型半導体堆積層の、前記第1導電型ウェル領域を除いた領域で、かつ前記第2導電型半導体堆積層よりも不純物濃度が高い第2導電型コンタクト領域を形成する工程と、
前記第1導電型ソース領域と前記第1導電型ウェル領域とに挟まれた部分の表面上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第1導電型ソース領域および前記第2導電型コンタクト領域に接し、前記第2導電型半導体堆積層と金属−半導体接合をなす金属膜からなるソース電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
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