TWI688100B - 寬帶隙半導體裝置 - Google Patents

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Abstract

本發明的寬帶隙半導體裝置，包括：使用第一導電型的寬帶隙半導體材料的漂移層(12)；由設置在所述漂移層(12)上的第二導電型構成的阱區(20)；設置在所述阱區(20)上的多晶矽層(150)；設置在所述多晶矽層(150)上的層間絕緣膜(65)；設置在所述層間絕緣膜(65)上的閘極襯墊(120)；以及與所述多晶矽層(150)電氣連接的源極襯墊(110)。

Description

寬帶隙半導體裝置
本發明涉及一種寬帶隙半導體裝置，其具有：第一導電型的漂移層；以及由設置在漂移層上的第二導電型構成的阱區。
以往，在閘極襯墊(Gate pad)的下方區域設置由p型等第二導電型構成的阱區是一種通常的半導體裝置配置方法。當有SiC等寬帶隙半導體構成MOSFET時，由於開關轉換時的變位電流，可能會導致閘極襯墊下的該阱區的電位異常升高。關於這一點，在國際公開公報2012/001837中，就舉例了因設置在閘極襯墊的下方區域的由第二導電型構成的阱區的電位升高所導致的該阱區的表面電阻(Sheet resistance)過高的問題。
另外，在特開2015-211159號公報中，提出了在閘極襯墊下方的p型阱區上設置n型區域的方案。但是，當採用這種的結構時，有可能會因寄生雙極電晶體的運作產生電流集中從而導致被破壞。
另一方面，在特開2015-56543號公報中，提出了一種將由金屬材料構成的肖特基電極設置在閘極襯墊的下方區域的方法。但是，如要使用由金屬材料構成的肖特基電極，則會因其製造方法相當繁瑣，從而導致製造成本在相當程度上變高。
本發明的目的，是提供一種半導體裝置，其能夠防止閘極襯墊的下方區域上的電位異常升高。
概念1
本發明涉及的寬帶隙半導體裝置，可以包括：使用了第一導電型的寬帶隙半導體材料的漂移層；由設置在所述漂移層上的第二導電型構成的阱區；被設置為與所述阱區相接觸的多晶矽層；設置在所述多晶矽層上的層間絕緣膜；設置在所述層間絕緣膜上的閘極襯墊；以及與所述多晶矽層電氣連接的源極襯墊。
概念2
在本發明的概念1所涉及的寬帶隙半導體中，可以是：所述多晶矽層與所述阱區肖特基接觸。
概念3
在本發明的概念1所涉及的寬帶隙半導體中，可以是：所述多晶矽層與所述阱區歐姆接觸。
概念4
在本發明的概念1至概念3中任意一個所涉及的寬帶隙半導體中，可以是： 所述多晶矽層具有：設置在所述阱區上的低摻雜多晶矽層；以及設置在所述低摻雜多晶矽層上的，並且摻雜物濃度高於所述低摻雜多晶矽層的高摻雜多晶矽層。
概念5
在本發明的概念1至概念3中任意一個所涉及的寬帶隙半導體中，可以是：所述多晶矽層具有：設置在所述阱區上的非摻雜(Undoped)多晶矽層；以及設置在所述非摻雜多晶矽層上的摻雜(Doped)多晶矽層。
概念6
在本發明的概念1至概念5中任意一個所涉及的寬帶隙半導體中，可以是，進一步包括：設置在所述阱區與所述多晶矽層之間的場絕緣膜。
概念7
在本發明的概念1至概念6中任意一個所涉及的寬帶隙半導體中，可以是，進一步包括：由構成所述多晶矽層的多晶矽構成的閘電極。
概念8
在本發明的概念1至概念7中任意一個所涉及的寬帶隙半導體中，可以是：所述阱區上設置有源極區域，所述阱區中與所述源極區域相鄰接後與所述源極襯墊電氣連接的區域由超高濃度第二導電型區域構成。
在本發明中，在採用：在閘極襯墊的下方區域上設置有與源極襯墊電氣連接的多晶矽層，並且該多晶矽層與阱區相接觸的形態的情況下，能夠防止閘極襯墊的下方區域處的阱區上的電位異常升高。另外，不會發生如上述特開2015-211159號公報中所提到的因寄生雙極電晶體運作所導致的電流集中。
11:碳化矽半導體基板
12:漂移層
20:阱區
21:阱接觸區域
31:源極區域
32:源極區域
40:金屬層
60:閘極絕緣膜
62:場絕緣膜
65:層間絕緣膜
69:接觸孔
90:汲電極
110:源極襯墊
120:閘極襯墊
125:閘電極
150:多晶矽層
151:非摻雜多晶矽層
152:摻雜多晶矽層
153:低摻雜多晶矽層
154:高摻雜多晶矽層
第1圖是可在本發明第一實施方式中使用的半導體裝置的截面圖。
第2圖是將第1圖的一部分進行放大後的截面圖。
第3圖是可在本發明第一實施方式中使用的半導體裝置的截面圖，圖中展示了與第1圖不同的部位。
第4圖是可在本發明第二實施方式中使用的半導體裝置的截面圖。
第5圖是可在本發明第三實施方式中使用的半導體裝置的截面圖。
第一實施方式
《構成》
在本實施方式中，作為一例，將使用縱型MOSFET來進行說明。另外，雖然在本實施方式中將第一導電型作為n型，將第二導電型作為p型來進行說明，但並不僅限於此，也可以將第一導電型作為p型，將第二導電型作為n型。另外，在本實施方式中，雖然是使用碳化矽作為寬帶隙半導體來進行說明， 但並不僅限於此，也可以使用氮化鎵等來作為寬帶隙半導體。在本實施方式中，將第1圖中的上下方向(寬帶隙半導體裝置的厚度方向)稱為上下方向，將與上下方向相垂直的方向稱為面方向。
如第1圖所示，本實施方式的碳化矽半導體裝置可以具有：n型碳化矽半導體基板11；設置在碳化矽半導體基板11的第一主面(上端面)上的，並且使用n型碳化矽材料的漂移層12；設置在漂移層12上的由p型構成的阱區20；以及設置在阱區20上的n型源極區域31、32。阱區20例如是藉由對漂移層12注入p型摻雜物來形成的，而源極區域31、32例如則是藉由對阱區20注入n型摻雜物來形成的。碳化矽半導體基板11的第二主面(下端面)上可以設置有汲電極90。在作為單元(Cell)利用的區域的邊緣外部可以設置有耐壓構造部。作為汲電極90，例如可以使用鈦、鋁、鎳等材料。
如第2圖所示，碳化矽半導體裝置可以具有：設置在阱區20上的多晶矽層150；設置在多晶矽層150上的層間絕緣膜65；設置在層間絕緣膜65上的閘極襯墊120；以及藉由設置在層間絕緣膜65上的接觸孔69與多晶矽層150電氣連接的源極襯墊110。
位於源極襯墊110下方的層間絕緣膜65與阱區20、源極區域31、32、以及漂移層12之間可以設置有閘極絕緣膜60。源極區域31、32之間的閘極絕緣膜60上可以設置有閘電極125。閘電極125可以與閘極襯墊120電氣連接。
阱區20與多晶矽層150之間可以設置有場絕緣膜62。多晶矽層150可以載於場絕緣膜62上來形成段差部。另外，本實施方式中的阱區20的摻雜物濃度例如為5×1016~1×1019cm-3，超高濃度p型區域(後述的阱接觸區域21)的摻雜物濃度例如為2×1019~1×1021cm-3。
多晶矽層150不必設置在閘極襯墊120的整個下方，如第3圖所示，在閘極襯墊120的下方也可以存在有未設置多晶矽層150的區域。在該區域 中，可以在阱區20的上方設置有場絕緣膜62，並且在場絕緣膜62的上方設置有層間絕緣膜65。另外，多晶矽層150可以被設置呈在閘極襯墊120的下方沿第2圖中的左右方向(即沿寬度方向)延伸的狹縫狀，並且在狹縫狀的多晶矽150之間，可以如第3圖所示，在阱區20的上方設置有場絕緣膜62，並且在場絕緣膜62的上方設置有層間絕緣膜65。
漂移層12可以藉由CVD法等形成在碳化矽半導體基板11的第一主面上。漂移層12中的n型摻雜物濃度可以小於碳化矽半導體基板11中的n型摻雜物濃度，漂移層12可以成為低濃度區域(n-)，碳化矽半導體基板11可以成為高於漂移層12的高濃度區域(n)。例如可以使用N或P等來作為n型摻雜物，使用Al或B等來作為p型摻雜物。本實施方式中漂移層12中的摻雜物濃度例如為1×1014~4×1016cm-3，碳化矽半導體基板11中的摻雜物濃度例如為1×1018~3×1019cm-3。
閘極襯墊120例如由Al等金屬形成，閘電極125例如由多晶矽等形成。閘電極125等的上端面上可以形成有層間絕緣膜65。閘電極125可以藉由採用CVD法、光蝕刻法(Photolithography)等方法來形成。層間絕緣膜65可以藉由CVD法來形成，例如可以由二氧化矽來形成。
當閘電極125由多晶矽形成的情況下，閘電極125與多晶矽層150可以由相同多晶矽形成。作為多晶矽，可以使用不摻雜任何摻雜物的非摻雜多晶矽，也可以使用n型或p型摻雜物、摻雜了磷或硼等元素的摻雜多晶矽。本實施方式中“相同的多晶矽”指的是：同為非摻雜多晶矽或同為摻雜多晶矽，或是摻雜多晶矽中被摻雜的摻雜物的種類和濃度相同，因此沒有必要是同時製作而成的。因此，例如即便是在利用多晶矽來形成閘電極125，並在之後再另行形成多晶矽層150的情況下，只要用於閘電極125和多晶矽層150的多晶矽的種類 (同為非摻雜多晶矽或同為摻雜多晶矽)和摻雜物的種類以及濃度是相同的，即稱為“相同的多晶矽”。
閘電極125和多晶矽層150也可以由不同種類的多晶矽來形成。例如，閘電極125又摻雜多晶矽來形成，而多晶矽層150則由非摻雜多晶矽來形成。即便是在閘電極125以及多晶矽層150均由摻雜多晶矽來形成的情況下，也可以是：閘電極125使用n型摻雜多晶矽，而多晶矽層150則使用p型摻雜多晶矽。反之，也可以是：閘電極125使用p型摻雜多晶矽，而多晶矽層150則使用n型摻雜多晶矽。再有，即便是在閘電極125以及多晶矽層150中所使用的摻雜物同為n型或同為p型的情況下，其濃度也可以是各不相同的，閘電極125中所使用的摻雜多晶矽的摻雜物濃度可以高於多晶矽層150中所使用的摻雜多晶矽的摻雜物濃度，反之，閘電極125中所使用的摻雜多晶矽的摻雜物濃度也可以低於多晶矽層150中所使用的摻雜多晶矽的摻雜物濃度。
如第3圖所示，在未設置有多晶矽層150的截面處，在阱區20處設置有場絕緣膜62，在場絕緣膜62上設置有層間絕緣膜65，在層間絕緣膜65上設置有閘極襯墊120。另外，也可以是另一種形態，即：在閘極襯墊120的整個下方設置有多晶矽層150，並且在閘極襯墊120的下方不設置有場絕緣膜62。
如第2圖所示，阱區20中與源極區域31、32相鄰接後與源極襯墊110電氣連接的區域(以下也稱為“阱接觸區域21”)可以由超高濃度p型區域(p++)構成，源極區域31、32可以具有：配置在閘電極125一側的高濃度n型區域(n+)31；以及與高濃度n型區域(n+)31鄰接設置的超高濃度n型區域(n++)32。而且，阱接觸區域21可以與超高濃度n型區域(n++)32鄰接設置。源極區域31、32的超高濃度n型區域(n++)32以及阱接觸區域21與源極襯墊110之間可以設置有由鎳、鈦或含有鎳或鈦的合金所構成的金屬層40。本實施方式中的高濃度n型區域(n+)中的摻雜物濃度例如為1×1018~2×1019cm-3，超高濃度n型區 域(n++)中的摻雜物濃度例如為2×1019~1×1021cm-3。另外，也可以不設置高濃度n型區域(n+)31，而是利用超高濃度n型區域(n++)32來代替。
阱區20的深度可以設置為其底面位於比漂移層12的底面更高的位置上，並且阱區20可以被設置在漂移層12內。源極區域31、32的深度可以設置為其底面位於比阱區20的底面更高的位置上，並且源極區域31、32可以被設置在阱區20內。阱接觸區域21的深度可以設置為其底面位於比除阱接觸區域21以外的阱區20的底面更高的位置上。
多晶矽層150可以與阱區20肖特基接觸。源極區域31、32的超高濃度n型區域(n++)32可以與設置在源極襯墊110下方的金屬層40歐姆接觸。作為超高濃度p型區域(p++)的阱接觸區域21也可以與設置在源極襯墊110下方的金屬層40歐姆接觸。
作用及效果
接下來，對具有上述構成的本實施方式涉及的作用及效果進行舉例說明。在作用及效果中進行說明的任何一種形態均可採用上述構成。
在本實施方式中，閘極襯墊120的下方區域上設置有與源極襯墊110電氣連接的多晶矽層150，並且該多晶矽層150與阱區20相接觸的情況下，就能夠防止閘極襯墊120的下方區域上的阱區20處的電位異常升高。
與p型的阱區20相比，多晶矽，特別是摻雜多晶矽處的表面電阻要小得多，因此藉由採用如本實施方式般的多晶矽150，就能夠抑制因表面電阻所引發的p型阱區20處的電位上升。就此效果而言，採用摻雜多晶矽來作為多晶矽層150是有益的。
一旦p型阱區20的電位上升，形成在多晶矽層150與p型阱區20之間的肖特基就會變為導通(ON)狀態，電流就會在多晶矽層150內流通。當多晶矽層150與p型阱區20之間形成肖特基接觸時，多晶矽層150僅會在關斷(Turn OFF)時起作用，而在開啟(Turn ON)時(此時，雖然p型阱區20呈負偏置狀態，但由於位於閘電極125下方的阱區20處於耗盡狀態，因此不易引發過電場)，能夠藉由p型阱區20的電阻來抑制dV/dt變多過高。
另外，源極襯墊110與多晶矽層150，特別是與摻雜多晶矽之間的接觸電阻率要比p型阱接觸區域21與金屬層40之間的接觸電阻率低得多，因此能夠抑制因接觸電阻而導致的p型阱區20處的電位上升。而且，由於多晶矽層150與p型阱區20之間的接觸面積較大，因此接觸電阻不會成為原則性的問題。
假設在閘極襯墊120下方的層間絕緣膜65的下方使用由金屬構成的肖特基電極時，其製造方法將變得非常繁瑣，製造成本也會變得很高。就這一點而言，當在閘極襯墊120下方的層間絕緣膜65的下方使用多晶矽層150時，則有利於簡化其製造步驟。
當閘電極125由多晶矽形成，並且閘電極125與多晶矽層150由相同的多晶矽形成的情況下，由於能夠在形成閘電極125時同時來形成多晶矽層150，因此就能夠極大地簡化製造步驟。也就是說，在對包含源極區域31、32的單元部處的由多晶矽構成的閘電極125進行成膜時，只要形成多晶矽層150便可，這樣一來，有利於採用與以往採用的製造步驟相同的製造步驟。
另外，在本實施方式中，p型阱區20與多晶矽層150之間肖特基接觸，並且n型漂移層12與多晶矽層150之間肖特基接觸的形態在電氣連接上會形成反向半導體。
如第2圖所示，藉由採用多晶矽層150被設置在比閘極襯墊120的寬度更長的距離上這一形態，有利於能夠在位於閘極襯墊120下方的阱區20的整個寬度方向上防止電位異常升高。
作為一例，能夠列舉以下步驟來進行說明。
在形成閘電極125後，將預定位於閘極襯墊120下方的閘電極125去除後進行場絕緣膜開口。
接著，利用多晶矽在位於閘極襯墊120下方的預定部位上成膜，形成多晶矽層150。在位於單元區的閘電極125處，用於形成多晶矽層150的多晶矽可以被進一步地疊層，並且在例如使用氧化膜預先進行遮罩(Mask)後成膜多晶矽層150，並在進行圖案化後去除遮罩，從而使該多晶矽在疊層後沒有殘留。當使用摻雜多晶矽來作為多晶矽層150時，可以在不去除疊層在閘電極125上的多晶矽層150的情況下繼續使用多晶矽層150。當使用非摻雜多晶矽來作為多晶矽層150時，在閘電極125上疊層有多晶矽時，可以藉由蝕刻來去除該多晶矽。也可以僅在與多晶矽層150相接觸的部分上進行遮罩，並進行圖案化使閘電極125的上端A面外露，從而使由非摻雜多晶矽構成的多晶矽層150不會疊層。
在藉由上述步驟形成多晶矽層150後，接著成膜層間絕緣膜65。在成膜後的層間絕緣膜65上形成閘極接觸孔的同時，也在位於多晶矽層150上方的層間絕緣膜65上也形成接觸孔69。
然後，形成閘極襯墊120以及源極襯墊110，並且藉由閘極接觸孔將閘極襯墊120與閘電極125電氣連接，藉由接觸孔69將源極襯墊110與多晶矽層150電氣連接。
在本實施方式中，多晶矽層150與阱區20肖特基接觸。而為了實現這種肖特基接觸，例如可以降低阱區20的摻雜物濃度並作為低濃度p型區域(p-)，也可以降低多晶矽層150中的摻雜物濃度並採用低摻雜多晶矽。另外，本實施方式中低濃度p型區域(p-)中的摻雜物濃度例如為5×1016~1×1019cm-3。
第二實施方式
接下來，將對本發明的第二實施方式進行說明。
在本實施方式中，如第4圖所示，多晶矽層150具有：與設置在阱區20上的非摻雜多晶矽層151；以及設置在非摻雜多晶矽層151上的摻雜多晶矽層152。在上述各實施方式中所採用的任何構成均可在第二實施方式中採用。另外，在上述各實施方式中已進行過說明的構件將使用同一符號來進行表示。
當使用摻雜多晶矽，特別是使用n型摻雜多晶矽來作為多晶矽層150時，肖特基勢壘φ B有時會變得過低。就這一點來說，在本實施方式中，由於是將與漂移層12相接觸的層來作為非摻雜多晶矽層151，因此就能夠防止肖特基勢壘φ B變得過低。
在本實施方式中，例如可以考慮採用如下的製造方法。
在形成閘電極125後，將預定位於閘極襯墊120下方的閘電極125去除後進行場絕緣膜開口。
接著，在位於閘極襯墊120下方的預定部位上形成非摻雜多晶矽層151。然後，在非摻雜多晶矽層151上形成摻雜多晶矽層152。此時，在閘電極125處，可以依次來形成用於形成多晶矽層150的非摻雜多晶矽層151和摻雜多晶矽層152，也可以藉由蝕刻來去除形成在閘電極125處的非摻雜多晶矽層151以用於抑制因非摻雜多晶矽層151所帶來的影響。另外，也可以僅在閘電極125中與閘極襯墊120相接觸的區域上不形成非摻雜多晶矽層151，例如，可以僅在閘電極125中與閘極襯墊120相接觸的區域上將非摻雜多晶矽層151去除。
另外，也可以是在將膜厚相當於非摻雜多晶矽層151和摻雜多晶矽層152的合計膜厚的非摻雜多晶矽層成膜後，僅在相當於摻雜多晶矽層152的部分上，例如進行離子注入來摻雜。
在藉由上述步驟形成多晶矽層150後，接著成膜層間絕緣膜65。在成膜後的層間絕緣膜65上形成閘極接觸孔的同時，也在位於多晶矽層150上方的層間絕緣膜65上也形成接觸孔69。
然後，形成閘極襯墊120以及源極襯墊110，並且藉由閘極接觸孔將閘極襯墊120與閘電極125電氣連接，藉由接觸孔69將源極襯墊110與多晶矽層150上的摻雜多晶矽層152相接觸。
第三實施方式
接下來，將對本發明的第三實施方式進行說明。
在本實施方式中，如第5圖所示，多晶矽層150具有：與漂移層12相接觸的低摻雜多晶矽層153；以及設置在低摻雜多晶矽層153上的，並且摻雜物濃度高於低摻雜多晶矽層153的高摻雜多晶矽層154。在上述各實施方式中所採用的任何構成均可在本實施方式中採用。另外，在上述各實施方式中已進行過說明的構件將使用同一符號來進行表示。低摻雜多晶矽層153中的摻雜物濃度例如為1×1015~5×1018cm-3，高摻雜多晶矽層154中的摻雜物濃度例如為5×1018~1×1021cm-3。
在本實施方式中，同樣能夠獲得與第二實施方式相類似的效果，由於是將與阱區20相接觸的層來作為低摻雜多晶矽層153，因此就能夠防止肖特基勢壘φ B變得過低。
在本實施方式中，例如可以考慮採用如下的製造方法。
在形成閘電極125後，將預定位於閘極襯墊120下方的閘電極125去除後進行場絕緣膜開口。
接著，在位於閘極襯墊120下方的預定部位上形成低摻雜多晶矽層153。然後，在低摻雜多晶矽層153上形成高摻雜多晶矽層154。此時，在閘電極125處，可以依次來形成用於形成多晶矽層150的低摻雜多晶矽層153和高摻雜多晶矽層154，也可以藉由蝕刻來去除形成在閘電極125處的低摻雜多晶矽層153以用於抑制因低摻雜多晶矽層153所帶來的影響。另外，也可以僅在閘電極125 中與閘極襯墊120相接觸的區域上不形成低摻雜多晶矽層153，例如，可以僅在閘電極125中與閘極襯墊120相接觸的區域上將低摻雜多晶矽層153去除。
另外，也可以是在將膜厚相當於低摻雜多晶矽層153和高摻雜多晶矽層154的合計膜厚的非摻雜多晶矽層成膜後，僅在相當於高摻雜多晶矽層154的部分上，例如進行離子注入來摻雜。
在藉由上述步驟形成多晶矽層150後，接著成膜層間絕緣膜65。在成膜後的層間絕緣膜65上形成閘極接觸孔的同時，也在位於多晶矽層150上方的層間絕緣膜65上也形成接觸孔69。
然後，形成閘極襯墊120以及源極襯墊110，並且藉由閘極接觸孔將閘極襯墊120與閘電極125電氣連接，藉由接觸孔69將源極襯墊110與多晶矽層150上的高摻雜多晶矽層154相接觸。
第四實施方式
接下來，將對本發明的第四實施方式進行說明。
在本實施方式中，多晶矽層150與阱區20歐姆接觸。而其他的構造與上述各實施方式相同，在上述各實施方式中所採用的任何構成均可在本實施方式中採用。另外，在上述各實施方式中已進行過說明的構件將使用同一符號來進行表示。
在本實施方式中，能夠防止閘極襯墊120的下方區域上的阱區20處的電位異常升高。
與p型的阱區20相比，多晶矽，特別是摻雜多晶矽處的表面電阻要小得多，因此藉由採用如本實施方式般的多晶矽150，就能夠抑制因表面電阻所引發的p型阱區20處的電位上升。另外，在本實施方式中，一旦p型的阱區20的電位上升，就能夠使電流在多晶矽層150內流通。
而為了實現本實施方式中的歐姆接觸，例如可以提高阱區20的摻雜物濃度並作為高濃度p型區域(p+)，也可以提高多晶矽層150中的摻雜物濃度並採用高摻雜多晶矽。另外，本實施方式中高濃度p型區域(p+)中的摻雜物濃度例如為2×1019~1×1021cm-3。
如前述般，由於本實施方式能夠利用上述各實施方式中的形態，因此可以如第二實施方式般，多晶矽層150具有非摻雜多晶矽層151以及摻雜多晶矽層152，並且非摻雜多晶矽層151與p型的阱區20歐姆接觸，也可以如第三實施方式般，多晶矽層150具有低摻雜多晶矽層153以及高摻雜多晶矽層154，並且低摻雜多晶矽層153與p型的阱區20歐姆接觸。
另外，雖然在第一至第三實施方式中對多晶矽層150與阱區20肖特基接觸的形態進行了說明，並且在本實施方式中對多晶矽層150與阱區20歐姆接觸的形態進行了說明，但本發明並不僅限於此，多晶矽層150與阱區20也可以是介於肖特基接觸與歐姆接觸之間的特性。
另外，當使用高摻雜多晶矽來作為與阱區20接觸的多晶矽層150時，相比使用低摻雜多晶矽，有利於防止表面電阻升高。
最後，上述各實施方式、變形例中的記載以及圖式中公開的圖示僅為用於說明申請專利範圍中記載的發明的一例，因此申請專利範圍中記載的發明不受上述實施方式或附式中公開的內容所限定。本申請最初的申請專利範圍中的記載僅僅是一個示例，可以根據說明書、圖式等的記載對申請專利範圍中的記載進行適宜的變更。
11:碳化矽半導體基板
12:漂移層
20:阱區
21:阱接觸區域
31:源極區域
32:源極區域
60:閘極絕緣膜
62:場絕緣膜
65:層間絕緣膜
69:接觸孔
90:汲電極
110:源極襯墊
120:閘極襯墊
125:閘電極
150:多晶矽層

Claims (7)

  1. 一種寬帶隙半導體裝置，其包括：使用了第一導電型的寬帶隙半導體材料的漂移層；由設置在該漂移層上的第二導電型構成的阱區；被設置為與該阱區相接觸的多晶矽層；設置在該多晶矽層上的層間絕緣膜；設置在該層間絕緣膜上的閘極襯墊；以及與該多晶矽層電氣連接的源極襯墊，其中，該多晶矽層與該阱區歐姆接觸。
  2. 一種寬帶隙半導體裝置，其包括：使用了第一導電型的寬帶隙半導體材料的漂移層；由設置在該漂移層上的第二導電型構成的阱區；設置在該阱區上的多晶矽層；設置在該多晶矽層上的層間絕緣膜；設置在該層間絕緣膜上的閘極襯墊；與該多晶矽層電氣連接的源極襯墊；以及設置在該阱區與該多晶矽層之間的場絕緣膜。
  3. 一種寬帶隙半導體裝置，其包括：使用了第一導電型的寬帶隙半導體材料的漂移層；由設置在該漂移層上的第二導電型構成的阱區；被設置為與該阱區相接觸的多晶矽層； 設置在該多晶矽層上的層間絕緣膜；設置在該層間絕緣膜上的閘極襯墊；與該多晶矽層電氣連接的源極襯墊；以及由構成該多晶矽層的多晶矽構成的閘電極。
  4. 如申請專利範圍第2項或第3項所述的寬帶隙半導體裝置，其中，該多晶矽層與該阱區肖特基接觸。
  5. 如申請專利範圍第1項至第3項中任意一項所述的寬帶隙半導體裝置，其中，該多晶矽層具有：設置在該阱區上的低摻雜多晶矽層；以及設置在該低摻雜多晶矽層上的，並且摻雜物濃度高於該低摻雜多晶矽層的高摻雜多晶矽層。
  6. 如申請專利範圍第1項至第3項中任意一項所述的寬帶隙半導體裝置，其中，該多晶矽層具有：設置在該阱區上的非摻雜多晶矽層；以及設置在該非摻雜多晶矽層上的摻雜多晶矽層。
  7. 如申請專利範圍第1項至第3項中任意一項所述的寬帶隙半導體裝置，其中，該阱區上設置有源極區域，該阱區中與該源極區域相鄰接後與該源極襯墊電氣連接的區域由超高濃度第二導電型區域構成。
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