JP2015211159A - 炭化珪素半導体装置 - Google Patents

Abstract

【課題】ゲートパッド電極の下方に位置する絶縁膜の損傷を防止することが可能な炭化珪素半導体装置を提供する。
【解決手段】炭化珪素半導体装置１００において、ゲートパッド電極３０の下方に位置するｐ型不純物領域２０の表面、すなわち、ゲートパッド電極３０の下方に位置する絶縁膜の直下には、ソース電極２８に電気的に接続されたｎ型不純物領域４０が形成される。縦型ＭＯＳＦＥＴ１０１のスイッチオフ動作によりドレイン電圧が急速に上昇することによってｐ型不純物領域２０が空乏化しても、ｎ型不純物領域４０は空乏化することなく、縦型ＭＯＳＦＥＴ１０１のソース電位に保たれる。これにより、絶縁膜の直下の領域が瞬間的に高電位となるダイナミックパンチスルーを抑制して絶縁膜に掛かる電界を緩和することができる。
【選択図】図２

Description

この発明は、炭化珪素半導体装置に関し、特定的には、炭化珪素半導体装置の絶縁破壊を防止するための技術に関する。

近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料に炭化珪素（ＳｉＣ）を採用することが進められつつある。炭化珪素は、珪素（Ｓｉ）に比べて大きなバンドギャップを有するワイドバンドギャップ半導体である。したがって、炭化珪素をパワー半導体素子の材料に採用することにより、パワー半導体素子の耐圧を向上させることが期待できる。

パワー半導体素子においては、従来より、周波数特性が優れ、スイッチング速度が速く、かつ、低電力で駆動できるなどの特徴を有することから、縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が広く用いられている。たとえば特開平５−１９８８１６号公報（特許文献１）には、縦型ＭＯＳＦＥＴが開示されている。特許文献１に記載される半導体装置において、縦型ＭＯＳＦＥＴはゲートパッド電極の下方にｐ型ウェル領域を有する。

特開平５−１９８８１６号公報

上記の特許文献１に開示された構成によれば、ＭＯＳＦＥＴの過渡的な動作によって、ゲートパッド電極の下方のｐ型ウェル領域に大きな空乏層が発生した場合には、その空乏層の上方に配置された絶縁膜に高い電界が発生する。このような現象は、ダイナミックパンチスルーと呼ばれる。ダイナミックパンチスルーが発生した場合、絶縁膜が損傷する可能性が高くなる。スイッチ電圧が１ｋＶを超え、ドレイン電圧上昇速度が５０ｋＶ／μｓよりも大きくなると、ダイナミックパンチスルーの発生が顕著となる。

特に、炭化珪素においては、珪素に比べて、ｐ型不純物のイオン化エネルギーが高いことから、ＭＯＳＦＥＴのスイッチオフ動作によりドレイン電圧が急速に上昇する際に、ｐ型ウェル領域のイオン化が間に合わず、絶縁膜の直下まで空乏層が到達して、絶縁膜の直下の領域が瞬間的に高電位となる可能性が高くなる。これにより、ｐ型ウェル領域とゲートパッド電極との間に配置される絶縁膜に大きな電圧が加わるため、絶縁膜を損傷する虞がある。

本発明の一態様の目的は、ゲートパッド電極の下方に位置する絶縁膜の損傷を防止することが可能な炭化珪素半導体装置を提供することである。

本発明の一態様に係る炭化珪素半導体装置は、第１の主面と、第１の主面に対して反対側に位置する第２の主面とを有する炭化珪素基板と、ｎ型を有し、炭化珪素基板の第１の主面上に配置され、炭化珪素基板側とは反対側の主面を有するドリフト層と、ドリフト層に配置されて、ｐ型を有するウェル領域と、ウェル領域に配置されて、ｎ型を有するソース領域と、ソース領域とドリフト層とに挟まれたウェル領域の部分の表面に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極と、ソース領域上に配置され、かつソース領域に電気的に接続されたソース電極と、炭化珪素基板の第２の主面上に配置されて、炭化珪素基板に電気的に接続されたドレイン電極と、ドリフト層の主面上に配置されて、ゲート電極に電気的に接続されたゲートパッド電極と、ゲートパッド電極とドリフト層の主面との間に配置された絶縁膜と、ドリフト層におけるゲートパッド電極の下方の部分に配置され、ｐ型を有し、かつウェル領域に電気的に接続された第１の不純物領域と、ドリフト層から隔てられるとともに、絶縁膜に接するように第１の不純物領域に配置されて、ｎ型を有し、かつソース電極に電気的に接続された第２の不純物領域とを備える。

本発明の一態様によれば、ゲートパッド電極の下方に位置する絶縁膜の損傷を防止することができる。

本発明の実施の形態に係る炭化珪素半導体装置の上面模式図である。 図１のＩＩ−ＩＩで本発明の実施の形態に係る炭化珪素半導体装置を切断した面を示す断面図である。 従来の炭化珪素半導体装置の断面の一部を拡大した部分拡大図である。 本発明の実施の形態に係る炭化珪素半導体装置の断面の一部を拡大した部分拡大図である。 トレンチゲート型の縦型ＭＯＳＦＥＴの構造の一例を示した断面図である。

[本願発明の実施形態の説明]
最初に本発明の実施態様を列記して説明する。

（１）本発明の一態様に係る炭化珪素半導体装置１００は、第１の主面１０Ａと、第１の主面１０Ａに対して反対側に位置する第２の主面１０Ｂとを有する炭化珪素基板１０と、ｎ型を有し、炭化珪素基板１０の第１の主面１０Ａ上に配置され、炭化珪素基板１０側とは反対側の主面１２Ａを有するドリフト層１２と、ドリフト層１２に配置されて、ｐ型を有するウェル領域１４と、ウェル領域１４に配置されて、ｎ型を有するソース領域１６と、ソース領域１６とドリフト層１２とに挟まれたウェル領域１４の部分の表面に配置されたゲート絶縁膜２２と、ゲート絶縁膜２２上に配置されたゲート電極２４と、ソース領域１６上に配置され、かつソース領域１６に電気的に接続されたソース電極２８と、炭化珪素基板１０の第２の主面１０Ｂ上に配置されて、炭化珪素基板１０に電気的に接続されたドレイン電極３３と、ドリフト層１２の主面１２Ａ上に配置されて、ゲート電極２４に電気的に接続されたゲートパッド電極３０と、ゲートパッド電極３０とドリフト層１２の主面１２Ａとの間に配置された絶縁膜２６，２２と、ドリフト層１２におけるゲートパッド電極３０の下方の部分に配置され、ｐ型を有し、かつウェル領域１４に電気的に接続された第１の不純物領域２０と、ドリフト層１２から隔てられるとともに、絶縁膜２６，２２に接するように第１の不純物領域２０に配置されて、ｎ型を有し、かつソース電極２８に電気的に接続された第２の不純物領域４０とを備える。

上記（１）に係る炭化珪素半導体装置１００によれば、ゲートパッド電極３０の下方に位置するｐ型不純物領域２０（第１の不純物領域）の表面、すなわち、ゲートパッド電極３０の下方に位置する絶縁膜の直下に、ソース電極２８に電気的に接続されたｎ型不純物領域４０（第２の不純物領域）が形成される。このため、縦型半導体スイッチング素子のスイッチオフ動作によりドレイン電圧が急速に上昇することによってｐ型不純物領域２０が空乏化しても、ｎ型不純物領域４０は空乏化することなく、縦型半導体スイッチング素子のソース電位に保たれる。したがって、絶縁膜の直下の領域が瞬間的に高電位となる（ダイナミックパンチスルー）のを抑制して絶縁膜に掛かる電界を緩和することにより、絶縁破壊を防止することができる。

（２）上記（１）に係る炭化珪素半導体装置１００において好ましくは、炭化珪素半導体装置１００の平面視において、第２の不純物領域４０は、ゲートパッド電極３０に重なるように配置される。これにより、ｎ型不純物領域４０は、ゲートパッド電極３０の下方に位置する絶縁膜に掛かる電界を遮蔽するシールド効果を発揮することができる。したがって、絶縁膜の損傷を抑制して絶縁破壊を防止することができる。

（３）上記（２）に係る炭化珪素半導体装置１００において好ましくは、炭化珪素半導体装置１００の平面視において、ゲートパッド電極３０は第２の不純物領域４０の内部に配置される。これにより、ゲートパッド電極３０の下方に位置する絶縁膜の全体をｎ型不純物領域４０で覆うことができるため、シールド性がより高められる。この結果、シールド効果が顕著となり、絶縁破壊を確実に防止することができる。

（４）上記（１）〜（３）のいずれかに係る炭化珪素半導体装置１００において好ましくは、炭化珪素半導体装置１００は、ウェル領域１４に配置されて、ｐ型を有し、かつソース電極２８に電気的に接続されたコンタクト領域１８をさらに備える。炭化珪素半導体装置１００は、ウェル領域１４およびコンタクト領域１８を含む半導体スイッチング素子１０１が配置される素子領域と、素子領域を取り囲む終端領域とを含み、終端領域は、ｐ型を有するガードリング領域３４を有する。ドリフト層１２の深さ方向における第１の不純物領域２０の不純物濃度分布は、ウェル領域１４の不純物濃度分布、コンタクト領域１８の不純物濃度分布およびガードリング領域３４の不純物濃度分布のうちのいずれか、または、ウェル領域１４の不純物濃度分布、コンタクト領域１８の不純物濃度分布およびガードリング領域３４の不純物濃度分布のうちの少なくとも２つを合成したものと等しい。

これにより、ｐ型不純物領域２０を、半導体スイッチング素子１０１またはガードリング領域３４と同時に形成することができる。これにより、ｐ型不純物領域２０を形成するためのプロセスコストを抑制することができる。また、ウェル領域１４の形成工程、コンタクト領域１８の形成工程およびガードリング領域３４の形成工程のうちの少なくとも２つを組み合わせてｐ型不純物領域２０を形成することにより、ｐ型不純物領域２０の不純物濃度が高くなるため、ｐ型不純物領域２０における空乏層の拡がりを抑えることができる。

（５）上記（４）に係る炭化珪素半導体装置１００において好ましくは、終端領域は、炭化珪素半導体装置１００の平面視においてガードリング領域３４を囲み、ｎ型を有するフィールドストップ領域３６をさらに有する。ドリフト層１２の深さ方向における第２の不純物領域４０の不純物濃度分布は、ソース領域１６の不純物濃度分布、フィールドストップ領域３６の不純物濃度分布および、ソース領域１６の不純物濃度分布とフィールドストップ領域３６の不純物濃度分布とを合成したもののうちのいずれかと等しい。

これにより、ｐ型不純物領域２０およびｎ型不純物領域４０の各々を半導体スイッチング素子１０１または終端領域と同時に形成することができる。これにより、ｐ型不純物領域２０およびｎ型不純物領域４０を形成するためのプロセスコストを抑制することができる。また、ソース領域１６の形成工程およびフィールドストップ領域３６の形成工程の組み合わせによりｎ型不純物領域４０を形成した場合には、ｎ型不純物領域４０の不純物濃度が高くなることによってｎ型不純物領域４０の抵抗値が下がる。このため、ソース電位に対するｎ型不純物領域４０のインピーダンスを低くすることができるため、ソース電位に対する絶縁膜の直下の電位の差を小さくすることができる。よって、シールド効果を向上させることができる。

（６）上記（１）〜（３）のいずれかに係る炭化珪素半導体装置１００において好ましくは、炭化珪素半導体装置１００は、ソース領域１６を含む半導体スイッチング素子１０１が配置される素子領域と、素子領域を取り囲む終端領域とを含み、終端領域は、ｎ型を有するフィールドストップ領域３６を有する。ドリフト層１２の深さ方向における第２の不純物領域４０の不純物濃度分布は、ソース領域１６の不純物濃度分布、フィールドストップ領域３６の不純物濃度分布および、ソース領域１６の不純物濃度分布とフィールドストップ領域３６の不純物濃度分布とを合成したもののうちのいずれかと等しい。

これにより、ｎ型不純物領域４０を半導体スイッチング素子１０１またはフィールドストップ領域３６と同時に形成することができるため、ｎ型不純物領域４０を形成するためのプロセスコストを抑制することができる。また、ソース領域１６の形成工程およびフィールドストップ領域３６の形成工程の組み合わせによりｎ型不純物領域４０を形成した場合には、ソース電位に対するｎ型不純物領域４０のインピーダンスを低くすることができる。これにより、ソース電位に対する絶縁膜の直下の電位の差が小さくなるため、シールド効果を向上させることができる。

[本願発明の実施形態の詳細]
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照符号を付し、その説明は繰り返さない。なお、この明細書において「電気的に接続される」とは、２つの要素が直接的に接続される場合に限定されず、別の要素を介して接続される場合も含み得る。

また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、“−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に符号を付している。

図１は、本発明の実施の形態に係る炭化珪素半導体装置１００の上面模式図である。図２は、図１のＩＩ−ＩＩで本発明の実施の形態に係る炭化珪素半導体装置１００を切断した面を示す断面図である。

図１および図２を参照して、炭化珪素半導体装置１００は、縦型ＭＯＳＦＥＴ１０１を備える。縦型ＭＯＳＦＥＴ１０１は、炭化珪素半導体装置１００が備える縦型半導体スイッチング素子である。炭化珪素半導体装置１００は、さらに、ガードリング領域３４およびフィールドストップ領域３６を備える。ガードリング領域３４およびフィールドストップ領域３６は、炭化珪素半導体装置１００の耐圧を高めるための終端領域を実現する。終端領域は、縦型ＭＯＳＦＥＴ１０１が形成される素子領域を取り囲むように配置される。ガードリング領域３４は、ｐ型の領域である。フィールドストップ領域３６は、ｎ型の領域である。ＪＴＥ（Junction Termination Extension）領域が終端領域に追加されてもよい。

縦型ＭＯＳＦＥＴ１０１は、プレーナゲート型の縦型ＭＯＳＦＥＴである。縦型ＭＯＳＦＥＴ１０１は、炭化珪素基板１０と、ドリフト層１２と、ウェル領域１４と、ソース領域１６と、コンタクト領域１８と、ゲート絶縁膜２２と、ゲート電極２４と、層間絶縁膜２６と、ソース電極２８と、ソースパッド電極３２と、ドレイン電極３３とを含む。炭化珪素半導体装置１００はさらに、ゲートパッド電極３０と、ｐ型不純物領域２０（第１の不純物領域）と、ｎ型不純物領域４０（第２の不純物領域）とを備える。

炭化珪素基板１０は、たとえばポリタイプ４Ｈを有する六方晶炭化珪素単結晶からなる。炭化珪素基板１０の導電型はｎ型である。炭化珪素基板１０は、第１の主面１０Ａと、第２の主面１０Ｂとを有する。第２の主面１０Ｂは、第１の主面１０Ａと反対側に位置する。

ドリフト層１２は、炭化珪素基板１０の第１の主面１０Ａ上に配置される炭化珪素の層である。ドリフト層１２は、炭化珪素基板１０側とは反対側の主面１２Ａを有する。たとえばドリフト層１２は、エピタキシャル成長によって炭化珪素基板１０の第１の主面１０Ａ上に形成される。ドリフト層１２の導電型はｎ型である。ドリフト層１２は、たとえば窒素などの不純物（ドナー）を含む。ドリフト層１２の不純物濃度は、炭化珪素基板１０の不純物濃度よりも低いことが好ましい。ドリフト層１２および炭化珪素基板１０は、縦型ＭＯＳＦＥＴ１０１におけるドレイン領域を構成する。

ウェル領域１４は、ドリフト層１２の中に配置される。ウェル領域１４の表面は、ドリフト層１２の主面１２Ａと共通である。ウェル領域１４の導電型は、ｐ型であり、ｎ型とは異なる。ウェル領域１４は、たとえばアルミニウム、あるいはホウ素などの不純物（アクセプタ）を含む。ウェル領域１４の不純物（アクセプタ）濃度は、ドリフト層１２の不純物（ドナー）濃度よりも高い。

ソース領域１６は、ウェル領域１４の中に配置される。ソース領域１６の表面は、ウェル領域１４の表面、およびドリフト層１２の主面１２Ａと共通である。ソース領域１６の導電型は、ｎ型である。ソース領域１６は、たとえばリンなどの不純物を含む。ソース領域１６の不純物濃度は、ドリフト層１２の不純物濃度よりも高い。

コンタクト領域１８は、ウェル領域１４の中に配置される。コンタクト領域１８の表面は、ソース領域１６の表面、ウェル領域１４の表面、およびドリフト層１２の主面１２Ａと共通である。コンタクト領域１８の導電型はｐ型である。コンタクト領域１８は、ソース領域１６に囲まれるとともに、ウェル領域１４と電気的に接続されている。コンタクト領域１８は、たとえばアルミニウム、あるいはホウ素などの不純物を含む。コンタクト領域１８の不純物濃度は、ウェル領域１４の不純物濃度よりも高い。

ｐ型不純物領域２０は、ドリフト層１２において、ゲートパッド電極３０の下方の位置に配置される。縦型ＭＯＳＦＥＴ１０１は、複数のウェル領域１４を有する。複数のウェル領域１４のうち少なくとも１つがｐ型不純物領域２０と繋がっている。したがって、ｐ型不純物領域２０は、ウェル領域１４と電気的に接続される。たとえばｐ型不純物領域２０に最も近い位置に配置されたウェル領域１４がｐ型不純物領域２０と繋がっている。

ｐ型不純物領域２０とウェル領域１４とを電気的に接続することが可能であれば、ｐ型不純物領域２０とウェル領域１４とが直接的に繋がるよう限定されない。ｐ型不純物領域２０が直接ソース電極２８に接続されてもよい。あるいは、ｐ型不純物領域２０とウェル領域１４との間に追加のｐ型領域が配置されて、そのｐ型領域がｐ型不純物領域２０とウェル領域１４とを繋いでもよい。また、ウェル領域１４とｐ型不純物領域２０とが一体的に形成されていてもよい。すなわちｐ型不純物領域２０がウェル領域１４の一部であってもよい。

ｐ型不純物領域２０は、たとえばアルミニウム（Ａｌ）、あるいはホウ素（Ｂ）などの不純物を含む。なお不純物濃度の測定は、たとえばＳＩＭＳ(Secondary Ion Mass Spectroscopy)により行ない得る。ドリフト層１２の深さ方向（図２の縦方向）におけるｐ型不純物領域２０の不純物濃度分布は、ウェル領域１４の不純物濃度分布と実質的に同じであってもよい。あるいは、ｐ型不純物領域２０の不純物濃度分布は、コンタクト領域１８の不純物濃度分布またはガードリング領域３４の不純物濃度分布と実質的に同じであってもよい。

あるいは、上記の構成に代えて、ｐ型不純物領域２０の不純物濃度分布は、ウェル領域１４の不純物濃度分布、コンタクト領域１８の不純物濃度分布およびガードリング領域３４の不純物濃度分布のうちの少なくとも２つを合成したものと実質的に同じであってもよい。

なお、「不純物濃度分布が実質的に同じ」とは、２つの不純物濃度分布が必ずしも一致している必要はなく、不純物濃度分布が若干ずれていてもよい。たとえば、一方の不純物濃度分布の最大値が他方の不純物濃度分布の最大値の±１０％の範囲内に収まっている。

このような構成とすることにより、ｐ型不純物領域２０を、上述した縦型ＭＯＳＦＥＴ１０１またはガードリング領域３４と同時に形成することができる。これにより、ｐ型不純物領域２０を形成するためのプロセスコストを抑制することができる。具体的には、ｐ型不純物領域２０を、ウェル領域１４の形成工程、コンタクト領域１８の形成工程およびガードリング領域３４の形成工程のいずれかと共通の工程により形成する。もしくは、ｐ型不純物領域２０を、ウェル領域１４の形成工程、コンタクト領域１８の形成工程およびガードリング領域３４の形成工程のうちの少なくとも２つの組み合わせにより形成する。なお、上述したウェル領域１４の不純物濃度分布、コンタクト領域１８の不純物濃度分布およびガードリング領域３４の不純物濃度分布のうちの少なくとも２つを合成したものとは、上記３つの工程のうちの少なくとも２つの組み合わせることにより実現される。

ゲート絶縁膜２２は、ソース領域１６とドリフト層１２とに挟まれたウェル領域１４の部分の表面を覆うように配置される。この表面は、ドリフト層１２の主面１２Ａの一部でもある。

ゲート電極２４は、ゲート絶縁膜２２上に配置される。より特定的には、ゲート電極２４は、ソース領域１６とドリフト層１２とに挟まれたウェル領域１４の部分と対向するように配置される。

層間絶縁膜２６は、ゲート電極２４およびゲート絶縁膜２２に接するように配置される。層間絶縁膜２６は、ゲート電極２４とソース電極２８とを電気的に絶縁する。さらに、層間絶縁膜２６は、ゲート電極２４とソースパッド電極３２とを電気的に絶縁する。層間絶縁膜２６は、たとえば二酸化珪素（ＳｉＯ_２）からなる。

ソース電極２８は、ソース領域１６およびコンタクト領域１８に接する。ソース電極２８は、ソース領域１６およびコンタクト領域１８に電気的に接続される。好ましくは、ソース電極２８は、ソース領域１６およびコンタクト領域１８の両方とオーミック接合している。

ソースパッド電極３２は、たとえばアルミニウムからなる導電層である。ソースパッド電極３２は、ソース電極２８と電気的に接続される。

ゲートパッド電極３０は、たとえばアルミニウムからなる導電層である。ゲートパッド電極３０は、ゲート電極２４と電気的に接続される。

ゲートパッド電極３０は、ｐ型不純物領域２０の上方に配置される。言い換えると、ｐ型不純物領域２０はゲートパッド電極３０の下方に配置される。たとえばｐ型不純物領域２０とウェル領域１４とが一体的に形成されている場合（ｐ型不純物領域２０とウェル領域１４とがつながっている場合）において、ゲートパッド電極３０の下方のｐ型領域をｐ型不純物領域２０と定義することができる。

ドレイン電極３３は、炭化珪素基板１０の第２の主面１０Ｂに接触するように配置される。好ましくは、ドレイン電極３３は、炭化珪素基板１０とオーミック接合している。

ｎ型不純物領域４０は、ドリフト層１２から隔てられるように、ｐ型不純物領域２０の中に配置される。ｎ型不純物領域４０の表面は、ｐ型不純物領域２０の表面およびドリフト層１２の主面１２Ａと共通である。言い換えれば、ｎ型不純物領域４０は、ゲートパッド電極３０とドリフト層１２の主面１２Ａとの間に配置された絶縁膜（層間絶縁膜２６およびゲート絶縁膜２２）と接するように配置される。

ｎ型不純物領域４０は、ソース電極２８に電気的に接続される。ただし、ｎ型不純物領域４０をソース電極２８に電気的に接続するための構成は特に限定されない。たとえば、平面視において、ｎ型不純物領域４０の周縁部をソースパッド電極３２の周縁部に重なるように延在させて、周縁部同士が重なる部分にコンタクトホールを形成し、オーミック接合を実現するソース電極２８を介在させて接続することにより、ｎ型不純物領域４０がソース電位に保たれる。

ｎ型不純物領域４０は、たとえば窒素、あるいはリンなどの不純物を含む。ドリフト層１２の深さ方向におけるｎ型不純物領域４０の不純物濃度分布は、ソース領域１６の不純物濃度分布と実質的に同じであってもよい。あるいは、ｎ型不純物領域４０の不純物濃度分布は、フィールドストップ領域３６の不純物濃度分布と実質的に同じであってもよい。または、ｎ型不純物領域４０の不純物濃度分布は、ソース領域１６の不純物濃度分布とフィールドストップ領域３６の不純物濃度分布とを合成したものと実質的に同じであってもよい。

このような構成とすることにより、上述したｐ型不純物領域２０と同様に、ｎ型不純物領域４０を縦型ＭＯＳＦＥＴ１０１またはフィールドストップ領域３６と同時に形成することができるため、ｎ型不純物領域４０を形成するためのプロセスコストを抑制できる。具体的には、ｎ型不純物領域４０を、ソース領域１６の形成工程およびフィールドストップ領域３６の形成工程のいずれかと共通の工程により形成する。もしくは、ｎ型不純物領域４０を、ソース領域１６の形成工程およびフィールドストップ領域３６の形成工程の組み合わせにより形成する。すなわち、上述したソース領域１６の不純物濃度分布とフィールドストップ領域３６の不純物濃度分布とを合成したものは、上記２つの工程を組み合わせることにより実現される。

図１を参照して、ｎ型不純物領域４０は、炭化珪素半導体装置１００の平面視において、ゲートパッド電極３０と重なって配置される。好ましくは、平面視において、ゲートパッド電極３０は、ｎ型不純物領域４０の内部に配置される。「平面視」とは、炭化珪素半導体装置１００の主面の法線方向に沿って炭化珪素半導体装置１００を見ることを意味する。

ゲートパッド電極３０は、比較的大きな面積を有する。そのため、ｐ型不純物領域２０の面積が大きい。図３は、従来の炭化珪素半導体装置の断面の一部を拡大した部分拡大図である。図３を参照して、ゲートパッド電極３０の下方の位置にはｐ型不純物領域２０が配置されている。ｐ型不純物領域２０は、縦型ＭＯＳＦＥＴ（図示せず）のウェル領域１４と電気的に接続されている。

図３において、縦型ＭＯＳＦＥＴのスイッチオフ動作によって、ｐ型不純物領域２０には瞬間的に大きな空乏層が形成される。この空乏層がゲート絶縁膜２２に接するｐ型不純物領域２０の表面にまで広がることにより、ゲートパッド電極３０とｐ型不純物領域２０との間に配置された絶縁膜（層間絶縁膜２６およびゲート絶縁膜２２）に高い電界が発生する（ダイナミックパンチスルー）。ダイナミックパンチスルーが発生することによって絶縁膜が損傷することにより、ゲートパッド電極３０およびｐ型不純物領域２０間の絶縁破壊が生じる虞がある。

ここで、ダイナミックパンチスルーが生じる原因としては、ｐ型不純物領域２０に含まれるｐ型ドーパント（アルミニウムまたはホウ素など）の応答速度が遅く、縦型ＭＯＳＦＥＴのスイッチングオフ動作に追従できないことが挙げられる。ｐ型ドーパントであるアルミニウムおよびホウ素はともにイオン化エネルギーが大きい。このため、縦型ＭＯＳＦＥＴのスイッチング速度が高くなると、アルミニウムおよびホウ素は高速な電位の変化に追従してイオン化することが難しくなる。その結果、スイッチオフ動作によりドレイン電圧が急速に上昇する際に、ｐ型不純物領域２０のイオン化が間に合わず、電気力線を終端する負の空間電荷（アクセプタイオン）を形成するのが遅れる。これにより、空乏層がｐ型不純物領域２０の表面まで到達して、絶縁膜の直下の領域が瞬間的に高電位となってしまう。すなわち、縦型ＭＯＳＦＥＴのスイッチング速度が高くなるほど、ｐ型ドーパントの応答遅れが顕著となる。よって、珪素半導体装置に比べて高電圧および高速でのスイッチング動作が可能な炭化珪素半導体装置においては、ダイナミックパンチスルーが発生しやすいため、絶縁膜が損傷する確率が高くなる。

また、ダイナミックパンチスルーが生じる他の原因として、ｐ型不純物領域２０は、縦型ＭＯＳＦＥＴのウェル領域よりも大面積であるために高い抵抗値を有することが挙げられる。そのため、縦型ＭＯＳＦＥＴがオン状態からオフ状態に切り換わった際に変位電流がｐ型不純物領域２０に流れ込むと、この変位電流によりｐ型不純物領域２０内に高い電圧が発生する。一方、縦型ＭＯＳＦＥＴのオフ状態にはゲートパッド電極３０の電圧は０Ｖに近いため、ｐ型不純物領域２０とゲートパッド電極３０との間の電圧差が大きくなる。したがって、ｐ型不純物領域２０とゲートパッド電極３０との間に配置される絶縁膜に大きな電圧が加わることにより、絶縁膜を損傷する可能性がある。

これに対して、この実施の形態では、ｐ型不純物領域２０の表面、すなわち、ゲートパッド電極３０の下方に位置する絶縁膜の直下に、ソース電極２８に電気的に接続されたｎ型不純物領域４０が形成される。このｎ型不純物領域４０によって、絶縁膜の直下における電位の上昇を抑制して、絶縁膜に掛かる電界を緩和することができる。これにより、絶縁破壊を防止することができる。

詳細には、縦型ＭＯＳＦＥＴ１０１のスイッチオフ動作によりドレイン電圧が急速に上昇することによってｐ型不純物領域２０が空乏化しても、ｎ型不純物領域４０は空乏化することなく、縦型ＭＯＳＦＥＴのソース電位に保たれている。

ここで、ｎ型不純物領域４０は、ｐ型不純物領域２０に比べて抵抗値が低い。ポリタイプ４Ｈを有する六方晶炭化珪素においては、正孔よりも電子の移動度がたとえば６〜７倍程度高いことによる。そのため、ドレイン電圧が急速に上昇した場合であっても、変位電流によるｎ型不純物領域４０の電圧降下が小さいため、絶縁膜の直下の電位をソース電位に対して変動しにくくすることができる。この結果、絶縁膜の直下の領域が瞬間的に高電位となる（ダイナミックパンチスルー）のを抑制して、絶縁膜に掛かる電界を緩和することができる。すなわち、ｎ型不純物領域４０は、ゲートパッド電極３０の下方に位置する絶縁膜に掛かる電界を遮蔽するシールド効果を発揮する。これにより、絶縁膜の損傷が抑制されるため、絶縁破壊を防止することができる。

この実施の形態では、平面視において、ｎ型不純物領域４０をゲートパッド電極３０と重なるように配置することによって、上述したシールド効果を享受することができる。さらに、図１に示されるように、平面視において、ゲートパッド電極３０をｎ型不純物領域４０の内部に配置することによって、ゲートパッド電極３０の下方に位置する絶縁膜の全体をｎ型不純物領域４０で覆うことができるため、シールド性がより高められる。この結果、シールド効果が顕著となり、絶縁破壊を確実に防止することができる。

また、この実施の形態によれば、上述したように、ｐ型不純物領域２０およびｎ型不純物領域４０の各々を、縦型ＭＯＳＦＥＴ１０１または終端領域と同時に形成することができる。これにより、ｐ型不純物領域２０およびｎ型不純物領域４０を形成するためのプロセスコストを抑制することができる。

さらに、たとえば図４に示されるように、ｐ型不純物領域２０を、ウェル領域１４の形成工程およびコンタクト領域１８の形成工程の組み合わせによって形成した場合には、いずれか一方の工程のみでｐ型不純物領域２０を形成した場合に比べてｐ型不純物領域２０の不純物濃度が高くなる。これにより、ｐ型不純物領域２０における空乏層の拡がりを抑えることができる。

同様に、ｎ型不純物領域４０を、ソース領域１６の形成工程およびフィールドストップ領域３６の形成工程の組み合わせにより形成した場合には、いずれか一方の工程のみでｎ型不純物領域４０を形成した場合に比べてｎ型不純物領域４０の不純物濃度が高くなる。これにより、ｎ型不純物領域４０の抵抗値が下がるため、ソース電位に対するｎ型不純物領域４０のインピーダンスを小さくすることができる。この結果、絶縁膜の直下の電位をソース電位に対してより変動しにくくすることが可能となり、シールド効果を向上させることができる。

なお、この実施の形態において、第１の主面１０Ａの法線方向に沿ったｎ型不純物領域４０の厚みは、好ましくは０．２μｍ以上２．０μｍ以下である。ｎ型不純物領域４０の厚みを０．２μｍ以上とすることにより、ｎ型不純物領域４０が低抵抗値に保たれるためシールド効果を得ることができる。ｎ型不純物領域４０の厚みを２．０μｍ以下とすることにより、０．４〜３μｍ程度の厚みを有するｐ型不純物領域２０の表面部分にｎ型不純物領域４０を設けることができるため、ｐ型不純物領域２０に広がる空乏層をｎ型不純物領域４０によって遮蔽することができる。

＜他の構成例＞
上記の実施の形態では、縦型ＭＯＳＦＥＴ１０１は、プレーナゲート型ＭＯＳＦＥＴである。しかしながら、縦型ＭＯＳＦＥＴ１０１は、プレーナゲート型に限定されず、たとえばトレンチ型であってもよい。トレンチ型のＭＯＳＦＥＴにより、縦型ＭＯＳＦＥＴの集積度を高めることができる。

図５は、トレンチゲート型の縦型ＭＯＳＦＥＴ１０１の構造の一例を示した断面図である。図５を参照して、ドリフト層１２には、トレンチＴＲが形成される。

トレンチＴＲは、側壁部ＳＷと、側壁部ＳＷに繋がる底部ＢＴとを有する。側壁部ＳＷおよび底部ＢＴを覆うようにゲート絶縁膜２２が配置される。トレンチＴＲは、ドリフト層１２の主面１２Ａから、ソース領域１６およびウェル領域１４を貫通してドリフト層１２の内部に達するように形成される。したがって、側壁部ＳＷの少なくとも一部は、ソース領域１６およびドリフト層１２に挟まれたウェル領域１４の部分の表面を規定する。

ゲート電極２４は、トレンチＴＲに充填されるように配置される。したがって、ゲート電極２４は、ゲート絶縁膜２２を介在して、側壁部ＳＷおよび底部ＢＴに対向する。

好ましくは、トレンチＴＲの側壁部ＳＷは、面方位｛０−３３−８｝を有する第１の面を含んでもよい。これにより、側壁部ＳＷにおけるチャネル抵抗を低減することができる。側壁部ＳＷは、上記第１の面を微視的に含み、さらに面方位｛０−１１−１｝を有する第２の面を微視的に含んでもよい。これにより、側壁部ＳＷにおけるチャネル抵抗を、より低減することができる。したがって、炭化珪素からなる縦型ＭＯＳＦＥＴ１０１のオン抵抗をより低減することができる。

また、上記の実施の形態では、炭化珪素半導体装置が備える縦型半導体スイッチング素子としてＭＯＳＦＥＴを例に挙げて説明したが、縦型半導体スイッチング素子は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などであってもよい。トレンチＴＲの側壁部ＳＷ（図４）は、炭化珪素基板１０の第１の主面１０Ａに対してほぼ垂直の場合について説明したが、トレンチＴＲの側壁部ＳＷは、第１の主面１０Ａに対して傾斜していてもよい。

今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

１０ 炭化珪素基板
１２ ドリフト層
１４ ウェル領域
１６ ソース領域
１８ コンタクト領域
２０ ｐ型不純物領域
２２ ゲート絶縁膜
２４ ゲート電極
２６ 層間絶縁膜
２８ ソース電極
３０ ゲートパッド電極
３２ ソースパッド電極
３３ ドレイン電極
３４ ガードリング領域
３６ フィールドストップ領域
４０ ｎ型不純物領域
１００ 炭化珪素半導体装置
１０１ 縦型ＭＯＳＦＥＴ
ＴＲ トレンチ
ＳＷ 側壁部
ＢＴ 底部

Claims (6)

1. 炭化珪素半導体装置であって、
   第１の主面と、前記第１の主面に対して反対側に位置する第２の主面とを有する炭化珪素基板と、
   ｎ型を有し、前記炭化珪素基板の前記第１の主面上に配置され、前記炭化珪素基板側とは反対側の主面を有するドリフト層と、
   前記ドリフト層に配置されて、ｐ型を有するウェル領域と、
   前記ウェル領域に配置されて、ｎ型を有するソース領域と、
   前記ソース領域と前記ドリフト層とに挟まれた前記ウェル領域の部分の表面に配置されたゲート絶縁膜と、
   前記ゲート絶縁膜上に配置されたゲート電極と、
   前記ソース領域上に配置され、かつ前記ソース領域に電気的に接続されたソース電極と、
   前記炭化珪素基板の前記第２の主面上に配置されて、前記炭化珪素基板に電気的に接続されたドレイン電極と、
   前記ドリフト層の前記主面上に配置されて、前記ゲート電極に電気的に接続されたゲートパッド電極と、
   前記ゲートパッド電極と前記ドリフト層の前記主面との間に配置された絶縁膜と、
   前記ドリフト層における前記ゲートパッド電極の下方の部分に配置され、ｐ型を有し、かつ前記ウェル領域に電気的に接続された第１の不純物領域と、
   前記ドリフト層から隔てられるとともに、前記絶縁膜に接するように前記第１の不純物領域に配置されて、ｎ型を有し、かつ前記ソース電極に電気的に接続された第２の不純物領域とを備える、炭化珪素半導体装置。
2. 前記炭化珪素半導体装置の平面視において、前記第２の不純物領域は、前記ゲートパッド電極に重なるように配置される、請求項１に記載の炭化珪素半導体装置。
3. 前記炭化珪素半導体装置の平面視において、前記ゲートパッド電極は前記第２の不純物領域の内部に配置される、請求項２に記載の炭化珪素半導体装置。
4. 前記ウェル領域に配置されて、ｐ型を有し、かつ前記ソース電極に電気的に接続されたコンタクト領域をさらに備え、
   前記炭化珪素半導体装置は、前記ウェル領域および前記コンタクト領域を含む半導体スイッチング素子が配置される素子領域と、前記素子領域を取り囲む終端領域とを含み、
   前記終端領域は、ｐ型を有するガードリング領域を有し、
   前記ドリフト層の深さ方向における前記第１の不純物領域の不純物濃度分布は、前記ウェル領域の不純物濃度分布、前記コンタクト領域の不純物濃度分布および前記ガードリング領域の不純物濃度分布のうちのいずれか、または、前記ウェル領域の不純物濃度分布、前記コンタクト領域の不純物濃度分布および前記ガードリング領域の不純物濃度分布のうちの少なくとも２つを合成したものと等しい、請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。
5. 前記終端領域は、前記炭化珪素半導体装置の平面視において前記ガードリング領域を囲み、ｎ型を有するフィールドストップ領域をさらに有し、
   前記ドリフト層の深さ方向における前記第２の不純物領域の不純物濃度分布は、前記ソース領域の不純物濃度分布、前記フィールドストップ領域の不純物濃度分布および、前記ソース領域の不純物濃度分布と前記フィールドストップ領域の不純物濃度分布とを合成したもののうちのいずれかと等しい、請求項４に記載の炭化珪素半導体装置。
6. 前記炭化珪素半導体装置は、前記ソース領域を含む半導体スイッチング素子が配置される素子領域と、前記素子領域を取り囲む終端領域とを含み、
   前記終端領域は、ｎ型を有するフィールドストップ領域を有し、
   前記ドリフト層の深さ方向における前記第２の不純物領域の不純物濃度分布は、前記ソース領域の不純物濃度分布、前記フィールドストップ領域の不純物濃度分布および、前記ソース領域の不純物濃度分布と前記フィールドストップ領域の不純物濃度分布とを合成したもののうちのいずれかと等しい、請求項１から請求項３のいずれか１項に記載の炭化珪素半導体装置。

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