WO2019116481A1 - ワイドギャップ半導体装置 - Google Patents

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WO2019116481A1
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well region
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polysilicon
gap semiconductor
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PCT/JP2017/044820
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俊一 中村
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新電元工業株式会社
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Definitions

  • the present invention relates to a wide gap semiconductor device having a drift layer of a first conductivity type and a well region of the second conductivity type provided in the drift layer.
  • a well region of a second conductivity type such as p-type is generally provided, but in the case of a MOSFET made of a wide gap semiconductor such as SiC, As a result, the potential of the well region under the gate pad may rise abnormally.
  • WO 2012/001837 mentions that the sheet resistance of the well region is high as one cause of the potential rise of the well region of the second conductivity type in the lower region of the gate pad.
  • JP-A-2015-211159 it is proposed to provide an n-type region in the p-type well region below the gate pad, but when such a configuration is adopted, parasitic bipolar operation is performed. It may be destroyed by current concentration due to
  • Japanese Patent Application Laid-Open No. 2015-56543 proposes that a Schottky electrode made of a metal material be provided in the lower region of the gate pad.
  • a Schottky electrode made of a metal material is used, the manufacturing method becomes quite complicated, and the manufacturing cost becomes considerably high.
  • the present invention provides a semiconductor device capable of preventing an abnormal rise in potential in the lower region of the gate pad.
  • the wide gap semiconductor device is A drift layer using a wide gap semiconductor material of a first conductivity type, A well region of a second conductivity type provided in the drift layer; A polysilicon layer provided in the well region; An interlayer insulating film provided in the polysilicon layer; A gate pad provided on the interlayer insulating film; A source pad electrically connected to the polysilicon layer; May be provided.
  • Concept 2 In a wide gap semiconductor device according to concept 1 of the present invention, The polysilicon layer and the well region may be in Schottky contact with each other.
  • the polysilicon layer is provided in the lightly doped polysilicon layer provided in the well region and the lightly doped polysilicon layer, and is highly doped with an impurity concentration higher than the impurity concentration in the lightly doped polysilicon. And a polysilicon layer.
  • the polysilicon layer may have an undoped polysilicon layer provided in the well region and a doped polysilicon layer provided in the undoped polysilicon layer.
  • the semiconductor device may further include a field insulating film provided between the well region and the polysilicon layer.
  • the wide gap semiconductor device is The semiconductor device may further include a gate electrode made of polysilicon that constitutes the polysilicon layer.
  • a source region is provided in the well region,
  • the region of the well region adjacent to the source region and electrically connected to the source pad may be an ultra-high concentration second conductivity type region.
  • the lower side of the gate pad is employed. It is possible to prevent the potential from rising abnormally in the well region of the region.
  • current concentration due to parasitic bipolar operation that can occur in the configuration as shown in Japanese Patent Application Laid-Open No. 2015-211159 does not occur.
  • FIG. 1 is a cross-sectional view of a semiconductor device that can be used in the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a part of FIG. 1 in an enlarged manner.
  • FIG. 3 is a cross-sectional view of a semiconductor device that can be used in the first embodiment of the present invention, and is a cross-sectional view of a portion different from FIG.
  • FIG. 4 is a cross-sectional view of a semiconductor device that can be used in the second embodiment of the present invention.
  • FIG. 5 is a cross-sectional view of a semiconductor device that can be used in the third embodiment of the present invention.
  • first conductivity type is described as n-type
  • second conductivity type is described as p-type
  • the present invention is not limited to such an aspect, and the first conductivity type is p-type and the second conductivity type is It may be n-type.
  • the present embodiment is described using silicon carbide as the wide gap semiconductor, the present invention is not limited to such an aspect, and gallium nitride or the like may be used as the wide gap semiconductor.
  • the vertical direction (the thickness direction of the wide gap semiconductor device) of FIG. 1 is referred to as the vertical direction
  • the direction orthogonal to the vertical direction is referred to as the planar direction.
  • the silicon carbide semiconductor device of the present embodiment is provided on an n-type silicon carbide semiconductor substrate 11 and a first main surface (upper surface) of the silicon carbide semiconductor substrate 11, and n-type carbonization is performed. Even if it has drift layer 12 using a silicon material, a plurality of p-type well regions 20 provided in drift layer 12, and n-type source regions 31 and 32 provided in well region 20. Good.
  • the well region 20 may be formed, for example, by implanting a p-type impurity into the drift layer 12, and the source regions 31, 32 may be formed, for example, by implanting an n-type impurity into the well region 20.
  • a drain electrode 90 may be provided on the second main surface (lower surface) of the silicon carbide semiconductor substrate 11.
  • a pressure resistant structure may be provided on the outer periphery of the area used as the cell. For example, titanium, aluminum, nickel or the like may be used as the drain electrode 90.
  • the polysilicon layer 150 provided in the well region 20 As shown in FIG. 2, in the silicon carbide semiconductor device, the polysilicon layer 150 provided in the well region 20, the interlayer insulating film 65 provided in the polysilicon layer 150, and the gate pad provided in the interlayer insulating film 65. 120 and source pad 110 electrically connected to polysilicon layer 150 through contact hole 69 provided in interlayer insulating film 65.
  • a gate insulating film 60 may be provided between the interlayer insulating film 65 located below the source pad 110, and the well region 20, the source regions 31 and 32, and the drift layer 12.
  • a gate electrode 125 may be provided on the gate insulating film 60 between the source regions 31 and 32. The gate electrode 125 may be electrically connected to the gate pad 120.
  • a field insulating film 62 may be provided between well region 20 and polysilicon layer 150.
  • the polysilicon layer 150 may ride on the field insulating film 62 to form a step.
  • the impurity concentration in the well region 20 of this embodiment is, for example, 5 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3
  • the impurity concentration in the ultra-high concentration p-type region (well contact region 21 described later) is, for example, 2 It is ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the polysilicon layer 150 does not have to be provided entirely below the gate pad 120, and as shown in FIG. 3, there is a region where the polysilicon layer 150 is not provided even under the gate pad 120. It is also good.
  • the field insulating film 62 may be provided above the well region 20, and the interlayer insulating film 65 may be provided above the field insulating film 62.
  • the polysilicon layer 150 is provided in the form of a slit extending along the width direction which is the left and right direction of FIG. 2 below the gate pad 120, and is shown in FIG. 3 between the slit-like polysilicon layers 150.
  • the field insulating film 62 may be provided above the well region 20, and the interlayer insulating film 65 may be provided above the field insulating film 62.
  • Drift layer 12 may be formed on the first main surface of silicon carbide semiconductor substrate 11 by the CVD method or the like.
  • the impurity concentration of the n-type in the drift layer 12 may be smaller than the impurity concentration of the n-type in the silicon carbide semiconductor substrate 11, drift layer 12 is low concentration region (n -), and the silicon carbide semiconductor substrate 11 is the drift It may be a region (n) of higher concentration than the layer 12.
  • N or P can be used as the n-type impurity
  • Al or B can be used as the p-type impurity.
  • the impurity concentration in drift layer 12 of the present embodiment is, for example, 1 ⁇ 10 14 to 4 ⁇ 10 16 cm ⁇ 3
  • the impurity concentration in silicon carbide semiconductor substrate 11 is, for example, 1 ⁇ 10 18 to 3 ⁇ 10 19 cm ⁇ 3 . It may be
  • the gate pad 120 may be formed of, for example, a metal such as Al, and the gate electrode 125 may be formed of, for example, polysilicon or the like.
  • An interlayer insulating film 65 may be formed on the top surface of the gate electrode 125 or the like.
  • the gate electrode 125 may be formed using a CVD method, a photolithography technique, or the like.
  • the interlayer insulating film 65 may be formed by a CVD method or the like, and may be formed of silicon dioxide, for example.
  • the gate electrode 125 and the polysilicon layer 150 may be formed of the same polysilicon.
  • polysilicon undoped polysilicon into which no impurity is doped can be used, but doped polysilicon into which an n-type or p-type impurity such as phosphorus or boron is doped can also be used.
  • “Same polysilicon” in the present embodiment means whether it is undoped polysilicon or doped polysilicon, and also means that the kind and concentration of impurities doped in doped polysilicon are the same. It is not required to be created at the same time.
  • the type of polysilicon used for the gate electrode 125 and the polysilicon layer 150 (undoped If the polysilicon is doped polysilicon or doped polysilicon or if the type and concentration of impurities are the same, the polysilicon becomes the same.
  • the gate electrode 125 and the polysilicon layer 150 may be formed of different polysilicon.
  • the gate electrode 125 may be formed of doped polysilicon and the polysilicon layer 150 may be formed of undoped polysilicon.
  • n-type doped polysilicon is used for gate electrode 125 and p-type doped for polysilicon layer 150.
  • Depolysilicon may be used.
  • p-type doped polysilicon may be used for the gate electrode 125
  • n-type doped polysilicon may be used for the polysilicon layer 150.
  • n-type or p-type impurities used in gate electrode 125 and polysilicon layer 150 are the same, their concentrations may be different, and the impurity concentration of doped polysilicon used in gate electrode 125 is The impurity concentration of the doped polysilicon used in the gate electrode 125 may be higher than the impurity concentration of the doped polysilicon used in the polysilicon layer 150. It may be lower than the impurity concentration of doped polysilicon.
  • the field insulating film 62 is provided in the well region 20
  • the interlayer insulating film 65 is provided in the field insulating film 62
  • the gate in the interlayer insulating film 65 is provided.
  • a pad 120 may be provided.
  • the polysilicon layer 150 may be provided entirely below the gate pad 120, and the field insulating film 62 may not be provided below the gate pad 120.
  • the region of the well region 20 adjacent to the source regions 31 and 32 and electrically connected to the source pad 110 (hereinafter also referred to as “well contact region 21”) has an ultra-high concentration p. It may consist of a type area (p ++ ).
  • the source regions 31 and 32 are a high concentration n-type region (n + ) 31 disposed on the gate electrode 125 side and an ultra-high concentration n-type region provided adjacent to the high concentration n-type region (n + ) 31. (N ++ ) 32 may be included.
  • a well contact region 21 may be provided adjacent to the ultra-high concentration n-type region (n ++ ) 32.
  • a metal layer 40 made of nickel, titanium or an alloy containing nickel or titanium is provided between the ultra-high concentration n-type region (n ++ ) 32 of the source regions 31, 32 and the well contact region 21 and the source pad 110. It may be done.
  • the impurity concentration in the high concentration n-type region (n + ) in the present embodiment is, for example, 1 ⁇ 10 18 to 2 ⁇ 10 19 cm ⁇ 3
  • the impurity concentration in the ultra-high concentration n-type region (n ++ ) is, for example It may be 2 ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the high concentration n-type region (n + ) 31 may not be provided, and the ultra-high concentration n-type region (n ++ ) 32 may be substituted for this region as well.
  • the depth of the well region 20 is positioned such that the bottom surface thereof is higher than the bottom surface of the drift layer 12, and the well region 20 may be provided in the drift layer 12. Further, the depth of the source regions 31 and 32 may be positioned such that the bottom surface thereof is higher than the bottom surface of the well region 20, and the source regions 31 and 32 may be formed in the well region 20. Also, the depth of the well contact region 21 may be located at a position where the bottom surface thereof is higher than the bottom surface of the well region 20 other than the well contact region 21.
  • the polysilicon layer 150 and the well region 20 may be in Schottky contact.
  • the ultra-high concentration n-type region (n ++ ) 32 of the source regions 31 and 32 may make ohmic contact with the metal layer 40 provided below the source pad 110.
  • the well contact region 21 which is an ultra-high concentration p-type region (p ++ ) may be in ohmic contact with the metal layer 40 provided below the source pad 110.
  • the polysilicon layer 150 electrically connected to the source pad 110 is provided in the lower region of the gate pad 120 and the polysilicon layer 150 is in contact with the well region 20. Therefore, the potential can be prevented from abnormally rising in the well region 20 in the region under the gate pad 120.
  • the Schottky formed between the polysilicon layer 150 and the p-type well region 20 is turned on, and current flows in the polysilicon layer 150.
  • the polysilicon layer 150 and the p-type well region 20 make Schottky contact, the polysilicon layer 150 acts only at the time of turn-off, and at the time of turn-on (at this time, the p-type well region 20 becomes a negative bias)
  • the well region 20 located below the gate electrode 125 is in a depleted state, it is difficult to become an over electric field.
  • the resistance of the p-type well region 20 can suppress dV / dt from becoming too high.
  • the contact resistivity between the source pad 110 and the polysilicon layer 150, particularly doped polysilicon, is significantly smaller than the contact resistivity between the p-type well contact region 21 and the metal layer 40, It is also possible to suppress an increase in potential in the p-type well region 20 due to the contact resistance. Further, the contact resistivity is not a problem in principle because the contact area between the polysilicon layer 150 and the p-type well region 20 is large.
  • the manufacturing method becomes quite complicated and the manufacturing cost becomes considerably high.
  • the manufacturing process is advantageous in that it becomes easy.
  • gate electrode 125 is formed of polysilicon
  • gate electrode 125 and polysilicon layer 150 are formed of the same polysilicon
  • polysilicon layer 150 is also formed when gate electrode 125 is formed. Manufacturing process can be made extremely easy. That is, when forming the gate electrode 125 made of polysilicon in the cell portion including the source regions 31 and 32, the polysilicon layer 150 may be formed, and the same manufacturing process as the manufacturing process used before is It is extremely useful in that it can be adopted.
  • the p-type well region 20 and the polysilicon layer 150 are in Schottky contact with each other, and the Schottky contact is formed between the n-type drift layer 12 and the polysilicon layer 150.
  • a semiconductor in the opposite direction to the electrical is formed.
  • the potential in the entire width direction of the well region 20 located below the gate pad 120 It is useful in that it can prevent it from rising abnormally.
  • the gate electrode 125 scheduled to be located below the gate pad 120 is removed to perform a field opening.
  • a portion to be positioned below the gate pad 120 is formed of polysilicon to form a polysilicon layer 150.
  • polysilicon forming the polysilicon layer 150 may be further stacked, or after pre-masking with an oxide film, for example, so as not to remain after the polysilicon is stacked.
  • the polysilicon layer 150 may be deposited and patterned, and then the mask may be removed. When doped polysilicon is used as the polysilicon layer 150, the polysilicon layer 150 stacked on the gate electrode 125 may not be removed and may be used as it is.
  • the polysilicon When polysilicon is stacked on the gate electrode 125 when undoped polysilicon is used as the polysilicon layer 150, the polysilicon may be removed by etching, or only at a portion where a contact to the gate pad 120 is taken. A mask may be performed so that the polysilicon layer 150 made of undoped polysilicon is not stacked, and the upper surface of the gate electrode 125 may be exposed.
  • an interlayer insulating film 65 is formed next.
  • a contact hole 69 is also formed in the interlayer insulating film 65 located above the polysilicon layer 150.
  • gate pad 120 and source pad 110 are formed, gate pad 120 and gate electrode 125 are electrically connected through the gate contact hole, and source pad 110 and polysilicon layer 150 are electrically connected through contact hole 69.
  • the polysilicon layer 150 and the well region 20 are in Schottky contact with each other.
  • the impurity concentration is lowered for example, a low concentration p-type region of the well region 20 (p -) may be, to lower the impurity concentration in the polysilicon layer 150, a low doped Polysilicon may be employed.
  • the impurity concentration in the low concentration p-type region (p ⁇ ) in the present embodiment is, for example, 5 ⁇ 10 16 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the polysilicon layer 150 is provided in the well region 20 and in contact with the undoped polysilicon layer 151 and the doped poly layer provided in the undoped polysilicon layer 151. And the silicon layer 152.
  • Any configuration adopted in each of the above embodiments can be adopted in the third embodiment.
  • the members described in each of the above embodiments will be described with the same reference numerals.
  • Schottky barrier .phi.B may be too low.
  • the Schottky barrier ⁇ B can be prevented from being too low.
  • the gate electrode 125 scheduled to be located below the gate pad 120 is removed to perform a field opening.
  • an undoped polysilicon layer 151 is formed at a position to be located below the gate pad 120. Thereafter, a doped polysilicon layer 152 is formed on the undoped polysilicon layer 151.
  • the undoped polysilicon layer 151 forming the polysilicon layer 150 and the doped polysilicon layer 152 may be sequentially formed, but in order to suppress the influence of the undoped polysilicon layer 151.
  • the undoped polysilicon layer 151 formed on the gate electrode 125 may be removed by etching or the like. Alternatively, the undoped polysilicon layer 151 may not be formed only in the region of the gate electrode 125 in contact with the gate pad 120. For example, the undoped polysilicon may be formed only in the region of the gate electrode 125 in contact with the gate pad 120. Layer 151 may be removed.
  • ion implantation for example, is performed only to the portion corresponding to the doped polysilicon layer 152. And doping may be performed.
  • an interlayer insulating film 65 is formed next.
  • a contact hole 69 is also formed in the interlayer insulating film 65 located above the polysilicon layer 150.
  • gate pad 120 and source pad 110 are formed, gate pad 120 and gate electrode 125 are electrically connected through the gate contact hole, and source pad 110 and polysilicon layer 150 are doped through contact hole 69. Polysilicon layer 152 is contacted.
  • the polysilicon layer 150 is provided on the lightly doped polysilicon layer 153 in contact with the drift layer 12 and the lightly doped polysilicon layer 153. And a highly doped polysilicon layer 154 whose impurity concentration is higher than the impurity concentration of the layer 153.
  • Any configuration adopted in each of the above embodiments can be adopted in this embodiment.
  • the members described in each of the above embodiments will be described with the same reference numerals.
  • the impurity concentration in the low doped polysilicon layer 153 is, for example, 1 ⁇ 10 15 to 5 ⁇ 10 18 cm -3
  • the impurity concentration in the high doped polysilicon layer 154 is, for example, 5 ⁇ 10 18 to 1 ⁇ 10 21. It is cm -3 .
  • the gate electrode 125 scheduled to be located below the gate pad 120 is removed to perform a field opening.
  • a lightly doped polysilicon layer 153 is formed at a position to be located below the gate pad 120. Thereafter, highly doped polysilicon layer 154 is formed on lightly doped polysilicon layer 153. At this time, although the lightly doped polysilicon layer 153 forming the polysilicon layer 150 and the heavily doped polysilicon layer 154 may be sequentially formed in the gate electrode 125, the influence of the lightly doped polysilicon layer 153 is suppressed In order to prevent this, the low doped polysilicon layer 153 formed on the gate electrode 125 may be removed by etching or the like. Alternatively, the low doped polysilicon layer 153 may not be formed only in the region of the gate electrode 125 in contact with the gate pad 120. For example, the low doping in the region of the gate electrode 125 in contact with the gate pad 120 is low. The polysilicon layer 153 may be removed.
  • doping may be performed by ion implantation.
  • an interlayer insulating film 65 is formed next.
  • a contact hole 69 is also formed in the interlayer insulating film 65 located above the polysilicon layer 150.
  • gate pad 120 and source pad 110 are formed, gate pad 120 and gate electrode 125 are electrically connected through the gate contact hole, and source pad 110 and polysilicon layer 150 are highly doped through contact hole 69. Depolysilicon layer 154 is contacted.
  • the polysilicon layer 150 and the well region 20 are in ohmic contact with each other. Others are the same as those of the above-described embodiments, and any configuration adopted in the above-described embodiments can be adopted in this embodiment.
  • the members described in each of the above embodiments will be described with the same reference numerals.
  • the potential can be prevented from abnormally rising in the well region 20 in the lower region of the gate pad 120.
  • sheet resistance in polysilicon is significantly smaller than that of p-type well region 20
  • sheet resistance is caused by adopting polysilicon layer 150 as in this embodiment.
  • the potential can be suppressed from rising in the p-type well region 20.
  • the current can flow in the polysilicon layer 150 when the potential of the p-type well region 20 rises.
  • the impurity concentration of the well region 20 may be increased to, for example, a high concentration p-type region (p + ), or the impurity concentration in the polysilicon layer 150 may be increased to achieve high doping.
  • depolysilicon may be employed.
  • the impurity concentration in the high concentration p-type region (p + ) in the present embodiment is, for example, 2 ⁇ 10 19 to 1 ⁇ 10 21 cm ⁇ 3 .
  • the polysilicon layer 150 includes the undoped polysilicon layer 151 and the doped polysilicon layer 152. And the ohmic contact between the undoped polysilicon layer 151 and the p-type well region 20, as in the third embodiment, the polysilicon layer 150 may be a low doped polysilicon.
  • the layer 153 and the highly doped polysilicon layer 154 may be provided, and the lightly doped polysilicon layer 153 and the p-type well region 20 may be in ohmic contact with each other.
  • the description will be made using the aspect in which the polysilicon layer 150 and the well region 20 make Schottky contact, and in the present embodiment, the polysilicon layer 150 and the well region 20 make ohmic contact
  • the description has been made using the embodiment the present invention is not limited to this, and the polysilicon layer 150 and the well region 20 may have an intermediate characteristic between the Schottky contact and the ohmic contact.
  • Drift Layer 20 Well Region 62 Field Insulating Film 65 Interlayer Insulation 110
  • Source Pad 120
  • Gate Pad 150 polysilicon layer 151 undoped polysilicon layer 152 doped polysilicon layer 153 lightly doped polysilicon layer 154 highly doped polysilicon layer

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Abstract

ワイドギャップ半導体装置は、第１導電型のワイドギャップ半導体材料を用いたドリフト層１２と、前記ドリフト層１２に設けられた第２導電型からなるウェル領域２０と、前記ウェル領域２０に設けられたポリシリコン層１５０と、前記ポリシリコン層１５０に設けられた層間絶縁膜６５と、前記層間絶縁膜６５に設けられたゲートパッド１２０と、前記ポリシリコン層１５０に電気的に接続されたソースパッド１１０と、を有する。

Description

ワイドギャップ半導体装置
　本発明は、第１導電型のドリフト層と、ドリフト層に設けられた第２導電型からなるウェル領域と、を有するワイドギャップ半導体装置に関する。
　ゲートパッドの下方領域にはｐ型等の第２導電型からなるウェル領域が設けられることが一般的であるが、ＳｉＣ等のワイドギャップ半導体からなるＭＯＳＦＥＴの場合には、スイッチング時の変位電流のために、ゲートパッド下の当該ウェル領域の電位が異常に上昇する場合があった。この点、国際公開公報２０１２／００１８３７では、ゲートパッドの下方領域の第２導電型からなるウェル領域の電位上昇の一因として、当該ウェル領域のシート抵抗が高いことが挙げられている。
　また特開２０１５－２１１１５９号公報によれば、ゲートパッド下方のｐ型のウェル領域にｎ型の領域を設けることが提案されているが、このような構成を採用した場合には、寄生バイポーラ動作による電流集中によって破壊されるおそれがある。
　他方、特開２０１５－５６５４３号公報では、金属材料からなるショットキー電極をゲートパッドの下方領域に設けることが提案されている。しかしながら、金属材料からなるショットキー電極を用いた場合には、その製造方法がかなり煩雑なものとなり、製造コストがかなり高くなってしまう。
　本発明は、ゲートパッドの下方領域において電位が異常に上昇することを防止できる半導体装置を提供する。
［概念１］
　本発明によるワイドギャップ半導体装置は、
　第１導電型のワイドギャップ半導体材料を用いたドリフト層と、
　前記ドリフト層に設けられた第２導電型からなるウェル領域と、
　前記ウェル領域に設けられたポリシリコン層と、
　前記ポリシリコン層に設けられた層間絶縁膜と、
　前記層間絶縁膜に設けられたゲートパッドと、
　前記ポリシリコン層に電気的に接続されたソースパッドと、
　を備えてもよい。
［概念２］
　本発明の概念１によるワイドギャップ半導体装置において、
　前記ポリシリコン層と前記ウェル領域はショットキー接触してもよい。
［概念３］
　本発明の概念１によるワイドギャップ半導体装置において、
　前記ポリシリコン層と前記ウェル領域はオーミック接触してもよい。
［概念４］
　本発明の概念１乃至３のいずれか１つによるワイドギャップ半導体装置において、
　前記ポリシリコン層は、前記ウェル領域に設けられた低ドープドポリシリコン層と、前記低ドープドポリシリコン層に設けられ、前記低ドープドポリシリコンにおける不純物濃度よりも高い不純物濃度を有する高ドープドポリシリコン層とを有してもよい。
［概念５］
　本発明の概念１乃至３のいずれか１つによるワイドギャップ半導体装置において、
　前記ポリシリコン層は、前記ウェル領域に設けられたアンドープドポリシリコン層と、前記アンドープドポリシリコン層に設けられたドープドポリシリコン層とを有してもよい。
［概念６］
　本発明の概念１乃至５のいずれか１つによるワイドギャップ半導体装置において、
　前記ウェル領域と前記ポリシリコン層との間に設けられたフィールド絶縁膜をさらに備えてもよい。
［概念７］
　本発明の概念１乃至６のいずれか１つによるワイドギャップ半導体装置は、
　前記ポリシリコン層を構成するポリシリコンからなるゲート電極をさらに備えてもよい。
［概念８］
　本発明の概念１乃至７のいずれか１つによるワイドギャップ半導体装置において、
　前記ウェル領域にソース領域が設けられ、
　前記ウェル領域のうち、前記ソース領域に隣接して前記ソースパッドに電気的に接続される領域は、超高濃度第２導電型領域からなってもよい。
　本発明において、ゲートパッドの下方領域にソースパッドに電気的に接続されたポリシリコン層が設けられ、当該ポリシリコン層がウェル領域と接触している態様を採用した場合には、ゲートパッドの下方領域のウェル領域において電位が異常に上昇することを防止できる。また、特開２０１５－２１１１５９号公報で示されているような構成で生じ得る寄生バイポーラ動作による電流集中が起こることもない。
図１は、本発明の第１の実施の形態で用いられうる半導体装置の断面図である。 図２は、図１の一部を拡大して示した断面図である。 図３は、本発明の第１の実施の形態で用いられうる半導体装置の断面図であって、図１とは異なる箇所の断面図である。 図４は、本発明の第２の実施の形態で用いられうる半導体装置の断面図である。 図５は、本発明の第３の実施の形態で用いられうる半導体装置の断面図である。
第１の実施の形態
《構成》
　本実施の形態では、一例として縦型のＭＯＳＦＥＴを用いて説明する。本実施の形態では、第１導電型をｎ型、第２導電型をｐ型として説明するが、このような態様に限られることはなく、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、本実施の形態では、ワイドギャップ半導体として炭化ケイ素を用いて説明するが、このような態様に限られることはなく、ワイドギャップ半導体として窒化ガリウム等を用いてもよい。本実施の形態では、図１の上下方向（ワイドギャップ半導体装置の厚み方向）を上下方向と呼び、上下方向に直交する方向を面方向と呼ぶ。
　図１に示すように、本実施の形態の炭化ケイ素半導体装置は、ｎ型の炭化ケイ素半導体基板１１と、炭化ケイ素半導体基板１１の第１の主面（上面）に設けられ、ｎ型の炭化ケイ素材料を用いたドリフト層１２と、ドリフト層１２に設けられたｐ型からなる複数のウェル領域２０と、ウェル領域２０に設けられたｎ型のソース領域３１，３２と、を有してもよい。ウェル領域２０は例えばドリフト層１２に対してｐ型の不純物を注入することで形成され、ソース領域３１，３２は例えばウェル領域２０に対してｎ型の不純物を注入することで形成されてもよい。炭化ケイ素半導体基板１１の第２の主面（下面）にドレイン電極９０が設けられてもよい。セルとして利用される領域の周縁外方には耐圧構造部が設けられてもよい。ドレイン電極９０としては、例えば、チタン、アルミニウム、ニッケル等を用いてもよい。
　図２に示すように、炭化ケイ素半導体装置は、ウェル領域２０に設けられたポリシリコン層１５０と、ポリシリコン層１５０に設けられた層間絶縁膜６５と、層間絶縁膜６５に設けられたゲートパッド１２０と、層間絶縁膜６５に設けられたコンタクトホール６９を介してポリシリコン層１５０に電気的に接続されたソースパッド１１０と、を有してもよい。
　ソースパッド１１０の下方に位置する層間絶縁膜６５と、ウェル領域２０、ソース領域３１，３２及びドリフト層１２との間には、ゲート絶縁膜６０が設けられてもよい。ソース領域３１，３２の間のゲート絶縁膜６０にはゲート電極１２５が設けられてもよい。ゲート電極１２５はゲートパッド１２０と電気的に接続されてもよい。
　ウェル領域２０とポリシリコン層１５０との間にフィールド絶縁膜６２が設けられてもよい。ポリシリコン層１５０はフィールド絶縁膜６２に乗りあがって段差部を形成するようになってもよい。なお、本実施の形態のウェル領域２０における不純物濃度は例えば５×１０１６～１×１０１９ｃｍ－３であり、超高濃度ｐ型領域（後述するウェルコンタクト領域２１）における不純物濃度は例えば２×１０１９～１×１０２１ｃｍ－３である。
　ポリシリコン層１５０はゲートパッド１２０の下方全体に設けられている必要はなく、図３に示すように、ゲートパッド１２０の下方であってもポリシリコン層１５０が設けられていない領域が存在してもよい。当該領域では、ウェル領域２０の上方にフィールド絶縁膜６２が設けられ、フィールド絶縁膜６２の上方に層間絶縁膜６５が設けられてもよい。また、ポリシリコン層１５０はゲートパッド１２０の下方において、図２の左右方向である幅方向に沿って延在するスリット状に設けられ、スリット状のポリシリコン層１５０の間では、図３に示すように、ウェル領域２０の上方にフィールド絶縁膜６２が設けられ、フィールド絶縁膜６２の上方に層間絶縁膜６５が設けられてもよい。
　ドリフト層１２は、炭化ケイ素半導体基板１１の第１の主面にＣＶＤ法等により形成されてもよい。ドリフト層１２におけるｎ型の不純物濃度は、炭化ケイ素半導体基板１１におけるｎ型の不純物濃度よりも小さくなってもよく、ドリフト層１２は低濃度領域（ｎ－）となり、炭化ケイ素半導体基板１１はドリフト層１２よりも高濃度の領域（ｎ）となってもよい。ｎ型の不純物としては例えばＮやＰ等を用いることができ、ｐ型の不純物としては例えばＡｌやＢ等を用いることができる。本実施の形態のドリフト層１２における不純物濃度は例えば１×１０１４～４×１０１６ｃｍ－３となり、炭化ケイ素半導体基板１１における不純物濃度は例えば１×１０１８～３×１０１９ｃｍ－３となってもよい。 
　ゲートパッド１２０は例えばＡｌ等の金属によって形成され、ゲート電極１２５は例えばポリシリコン等によって形成されてもよい。ゲート電極１２５等の上面には層間絶縁膜６５が形成されてもよい。ゲート電極１２５は、ＣＶＤ法、フォトリソグラフィ技術等を用いて形成されてもよい。層間絶縁膜６５は、ＣＶＤ法等によって形成されてもよく、例えば二酸化ケイ素によって形成されてもよい。
　ゲート電極１２５がポリシリコンから形成される場合には、ゲート電極１２５とポリシリコン層１５０とは同じポリシリコンから形成されてもよい。ポリシリコンとしては何ら不純物がドープされないアンドープドポリシリコンを用いることもできるが、ｎ型又はｐ型の不純物、例えばリンやボロン等がドープされたドープドポリシリコンを用いることもできる。本実施の形態の「同じポリシリコン」とは、アンドープドポリシリコンであるのかドープドポリシリコンであるのか、またドープドポリシリコンにおいてドープされる不純物の種類やその濃度が同じことを意味しており、同時に作成されることは必要とされない。このため、例えば、ゲート電極１２５をポリシリコンで形成し、その後でポリシリコン層１５０を別途形成した場合であっても、ゲート電極１２５とポリシリコン層１５０で用いられているポリシリコンの種別（アンドープドポリシリコンであるのかドープドポリシリコンであるのか）や不純物の種類及び濃度が同じものであれば、同じポリシリコンとなる。
　ゲート電極１２５とポリシリコン層１５０とは異なるポリシリコンから形成されてもよい。例えば、ゲート電極１２５がドープドポリシリコンから形成され、ポリシリコン層１５０がアンドープドポリシリコンから形成されてもよい。また、ゲート電極１２５及びポリシリコン層１５０が共にドープドポリシリコンから形成される場合であっても、ゲート電極１２５ではｎ型のドープドポリシリコンが用いられ、ポリシリコン層１５０ではｐ型のドープドポリシリコンが用いられてもよい。逆に、ゲート電極１２５ではｐ型のドープドポリシリコンが用いられ、ポリシリコン層１５０ではｎ型のドープドポリシリコンが用いられてもよい。また、ゲート電極１２５及びポリシリコン層１５０で用いられる不純物のｎ型又はｐ型が同じ場合であっても、その濃度が異なってもよく、ゲート電極１２５で用いられるドープドポリシリコンの不純物濃度が、ポリシリコン層１５０で用いられるドープドポリシリコンの不純物濃度よりも高くなってもよいし、逆に、ゲート電極１２５で用いられるドープドポリシリコンの不純物濃度が、ポリシリコン層１５０で用いられるドープドポリシリコンの不純物濃度よりも低くなってもよい。
　図３に示すように、ポリシリコン層１５０が設けられていない断面では、ウェル領域２０にフィールド絶縁膜６２が設けられ、フィールド絶縁膜６２に層間絶縁膜６５が設けられ、層間絶縁膜６５にゲートパッド１２０が設けられてもよい。また、このような態様とは異なり、ゲートパッド１２０の下方全体にポリシリコン層１５０が設けられ、ゲートパッド１２０の下方にはフィールド絶縁膜６２が設けられなくてもよい。
　図２に示すように、ウェル領域２０のうちソース領域３１，３２に隣接してソースパッド１１０に電気的に接続される領域（以下「ウェルコンタクト領域２１」とも言う。）は、超高濃度ｐ型領域（ｐ＋＋）からなってもよい。ソース領域３１，３２は、ゲート電極１２５側に配置された高濃度ｎ型領域（ｎ＋）３１と、高濃度ｎ型領域（ｎ＋）３１に隣接して設けられた超高濃度ｎ型領域（ｎ＋＋）３２とを有してもよい。そして、超高濃度ｎ型領域（ｎ＋＋）３２に隣接してウェルコンタクト領域２１が設けられてもよい。ソース領域３１，３２の超高濃度ｎ型領域（ｎ＋＋）３２及びウェルコンタクト領域２１とソースパッド１１０との間には、ニッケル、チタン又はニッケル若しくはチタンを含有する合金からなる金属層４０が設けられてもよい。なお、本実施の形態における高濃度ｎ型領域（ｎ＋）における不純物濃度は例えば１×１０１８～２×１０１９ｃｍ－３となり、超高濃度ｎ型領域（ｎ＋＋）における不純物濃度は例えば２×１０１９～１×１０２１ｃｍ－３となってもよい。また、高濃度ｎ型領域（ｎ＋）３１を設けず、当該領域についても超高濃度ｎ型領域（ｎ＋＋）３２で代用することにしてもよい。
　ウェル領域２０の深さは、その底面がドリフト層１２の底面より高い位置に位置づけられており、ドリフト層１２内にウェル領域２０が設けられてもよい。また、ソース領域３１，３２の深さは、その底面がウェル領域２０の底面より高い位置に位置づけられており、ウェル領域２０内にソース領域３１，３２が形成されてもよい。また、ウェルコンタクト領域２１の深さは、その底面がウェルコンタクト領域２１以外のウェル領域２０の底面より高い位置に位置づけられてもよい。
　ポリシリコン層１５０とウェル領域２０はショットキー接触してもよい。ソース領域３１，３２の超高濃度ｎ型領域（ｎ＋＋）３２はソースパッド１１０の下方に設けられた金属層４０とオーミック接触してもよい。また、超高濃度ｐ型領域（ｐ＋＋）であるウェルコンタクト領域２１もソースパッド１１０の下方に設けられた金属層４０とオーミック接触してもよい。
《作用・効果》
　次に、上述した構成からなる本実施の形態による作用・効果の一例について説明する。なお、「作用・効果」で説明するあらゆる態様を、上記構成で採用することができる。
　本実施の形態において、ゲートパッド１２０の下方領域にソースパッド１１０に電気的に接続されたポリシリコン層１５０が設けられ、当該ポリシリコン層１５０がウェル領域２０と接触している態様を採用した場合には、ゲートパッド１２０の下方領域のウェル領域２０において電位が異常に上昇することを防止できる。
　ｐ型のウェル領域２０と比較してポリシリコン、特にドープドポリシリコンにおけるシート抵抗は桁違いに小さいことから、本実施の形態のようなポリシリコン層１５０を採用することで、シート抵抗を原因として、ｐ型のウェル領域２０で電位が上昇することを抑えることができる。この効果から見ると、ポリシリコン層１５０にドープドポリシリコンを採用した場合には有益である。
　ｐ型のウェル領域２０の電位が上昇すると、ポリシリコン層１５０及びｐ型のウェル領域２０との間で形成されたショットキーがＯＮ状態になり、電流がポリシリコン層１５０内を流れる。ポリシリコン層１５０及びｐ型のウェル領域２０とがショットキー接触する場合には、ターンオフ時のみでポリシリコン層１５０が作用し、ターンオン時（この時、ｐ型のウェル領域２０は負バイアスとなるが、ゲート電極１２５の下方に位置するウェル領域２０が空乏状態となるので過電界にはなりにくい。）では、ｐ型のウェル領域２０の抵抗によってｄＶ／ｄｔが高くなりすぎるのを抑制できる。
　また、ソースパッド１１０とポリシリコン層１５０、特にドープドポリシリコンとの接触抵抗率は、ｐ型のウェルコンタクト領域２１と金属層４０との接触抵抗率と比較して桁違いで小さいことから、接触抵抗を原因として、ｐ型のウェル領域２０で電位が上昇することも抑えることができる。また、ポリシリコン層１５０とｐ型のウェル領域２０とは接触面積が大きいことから、接触抵抗率は原則問題とならない。
　仮にゲートパッド１２０の下方の層間絶縁膜６５の下方に金属材料からなるショットキー電極を用いた場合には、製造方法がかなり煩雑なものとのなり、製造コストがかなり高くなってしまう。他方、ゲートパッド１２０の下方の層間絶縁膜６５の下方にポリシリコン層１５０を設ける場合には、その製造工程は容易なものとなる点で有益である。
　ゲート電極１２５がポリシリコンから形成される場合であって、ゲート電極１２５とポリシリコン層１５０とが同じポリシリコンから形成される場合には、ゲート電極１２５を形成する際にポリシリコン層１５０も形成することができることから、製造工程を極めて容易なものにすることができる。つまり、ソース領域３１，３２を含むセル部におけるポリシリコンからなるゲート電極１２５を成膜する際に、ポリシリコン層１５０を形成すればよく、従前から用いられている製造工程と同様の製造工程を採用することができる点で極めて有益である。
　なお、本実施の形態では、ｐ型のウェル領域２０とポリシリコン層１５０とがショットキー接触しており、ｎ型のドリフト層１２とポリシリコン層１５０との間でショットキー接触が形成される態様とは、電気的には逆方向の半導体が形成されることになる。
　また、図２に示すように、ポリシリコン層１５０がゲートパッド１２０の幅よりも長い距離に設けられる態様を採用することで、ゲートパッド１２０の下方に位置するウェル領域２０の幅方向全体において電位が異常に上昇することを防止できる点で有益である。
　製造工程の一例としては、以下のような工程を挙げることができる。
　ゲート電極１２５を形成した後で、ゲートパッド１２０の下方に位置する予定のゲート電極１２５を除去してフィールド開口を行う。
　次に、ゲートパッド１２０の下方に位置する予定の箇所をポリシリコンで成膜し、ポリシリコン層１５０を形成する。セル領域に位置するゲート電極１２５では、ポリシリコン層１５０を形成するポリシリコンがさらに積層されてもよいし、当該ポリシリコンが積層された後残らないように、例えば酸化膜で予めマスクをした後、ポリシリコン層１５０を成膜し、パターニングしてからマスクを除去してもよい。ポリシリコン層１５０としてドープドポリシリコンを用いる場合には、ゲート電極１２５に積層されたポリシリコン層１５０を除去せず、そのまま用いてもよい。ポリシリコン層１５０としてアンドープドポリシリコンを用いる場合にゲート電極１２５にポリシリコンが積層されるときには、当該ポリシリコンをエッチングによって除去してもよいし、またゲートパッド１２０へのコンタクトを取る部分のみでマスクを行い、アンドープドポリシリコンからなるポリシリコン層１５０が積層されないようにし、ゲート電極１２５の上面が露出するようにパターニングしてもよい。
　以上の様にしてポリシリコン層１５０が形成されると、次に層間絶縁膜６５を成膜する。成膜された層間絶縁膜６５にゲートコンタクトホールを形成する際にポリシリコン層１５０の上方に位置する層間絶縁膜６５にもコンタクトホール６９を形成する。
　その後、ゲートパッド１２０及びソースパッド１１０を形成し、ゲートコンタクトホールを介してゲートパッド１２０とゲート電極１２５が電気的に接続され、コンタクトホール６９を介してソースパッド１１０とポリシリコン層１５０が電気的に接続される。
　本実施の形態では、ポリシリコン層１５０とウェル領域２０がショットキー接触する態様になっている。このようなショットキー接触を実現させるために、ウェル領域２０の不純物濃度を低くし例えば低濃度ｐ型領域（ｐ－）としてもよいし、ポリシリコン層１５０における不純物濃度を低くし、低ドープドポリシリコンを採用してもよい。なお、本実施の形態における低濃度ｐ型領域（ｐ－）における不純物濃度は例えば５×１０１６～１×１０１９ｃｍ－３である。
第２の実施の形態
　次に、本発明の第２の実施の形態について説明する。
　本実施の形態では、図４に示すように、ポリシリコン層１５０が、ウェル領域２０に設けられたに接触するアンドープドポリシリコン層１５１と、アンドープドポリシリコン層１５１に設けられたドープドポリシリコン層１５２とを有している。上記各実施の形態で採用したあらゆる構成を第３の実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。
　ポリシリコン層１５０としてドープドポリシリコンを用いた場合、特にｎ型のドープドポリシリコンを用いた場合には、ショットキー障壁φBが低くなりすぎることがある。この点、本実施の形態では、ウェル領域２０に接触する層をアンドープドポリシリコン層１５１とすることから、ショットキー障壁φBが低くなりすぎることを防止できる。
　本実施の形態では、例えば次のような製造方法を採用することも考えられる。
　ゲート電極１２５を形成した後で、ゲートパッド１２０の下方に位置する予定のゲート電極１２５を除去してフィールド開口を行う。
　次に、ゲートパッド１２０の下方に位置する予定の箇所にアンドープドポリシリコン層１５１を形成する。その後で、アンドープドポリシリコン層１５１にドープドポリシリコン層１５２を形成する。この際、ゲート電極１２５では、ポリシリコン層１５０を形成するアンドープドポリシリコン層１５１とドープドポリシリコン層１５２が順次形成されてもよいが、アンドープドポリシリコン層１５１による影響を抑制するためにゲート電極１２５に形成されたアンドープドポリシリコン層１５１をエッチング等で除去してもよい。また、ゲート電極１２５のうちゲートパッド１２０と接触する領域だけでアンドープドポリシリコン層１５１が形成されないようにしてもよく、例えばゲート電極１２５のうちゲートパッド１２０と接触する領域だけでアンドープドポリシリコン層１５１を除去してもよい。
　また、アンドープドポリシリコン層１５１とドープドポリシリコン層１５２の合計に相当する膜厚のアンドープドポリシリコン層を成膜した後、ドープドポリシリコン層１５２に相当する部分にだけ、例えばイオン注入を行ってドーピングするようにしてもよい。
　以上の様にしてポリシリコン層１５０が形成されると、次に層間絶縁膜６５を成膜する。成膜された層間絶縁膜６５にゲートコンタクトホールを形成する際にポリシリコン層１５０の上方に位置する層間絶縁膜６５にもコンタクトホール６９を形成する。
　その後、ゲートパッド１２０及びソースパッド１１０を形成し、ゲートコンタクトホールを介してゲートパッド１２０とゲート電極１２５が電気的に接続され、コンタクトホール６９を介してソースパッド１１０とポリシリコン層１５０のドープドポリシリコン層１５２が接触される。
第３の実施の形態
　次に、本発明の第３の実施の形態について説明する。
　本実施の形態では、図５に示すように、ポリシリコン層１５０が、ドリフト層１２に接触する低ドープドポリシリコン層１５３と、低ドープドポリシリコン層１５３に設けられ、低ドープドポリシリコン層１５３の不純物濃度よりも不純物濃度の高い高ドープドポリシリコン層１５４とを有している。上記各実施の形態で採用したあらゆる構成を本実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。なお、低ドープドポリシリコン層１５３における不純物濃度は例えば１×１０１５～５×１０１８ｃｍ－３であり、高ドープドポリシリコン層１５４における不純物濃度は例えば５×１０１８～１×１０２１ｃｍ－３である。
　本実施の形態でも、第２の実施の形態と類似した効果を得ることができ、ウェル領域２０に接触する層を低ドープドポリシリコン層１５３とすることから、ショットキー障壁φBが低くなりすぎることを防止できる。
　本実施の形態では、例えば次のような製造方法を採用することも考えられる。
　ゲート電極１２５を形成した後で、ゲートパッド１２０の下方に位置する予定のゲート電極１２５を除去してフィールド開口を行う。
　次に、ゲートパッド１２０の下方に位置する予定の箇所に低ドープドポリシリコン層１５３を形成する。その後で、低ドープドポリシリコン層１５３に高ドープドポリシリコン層１５４を形成する。この際、ゲート電極１２５では、ポリシリコン層１５０を形成する低ドープドポリシリコン層１５３と高ドープドポリシリコン層１５４が順次形成されてもよいが、低ドープドポリシリコン層１５３による影響を抑制するためにゲート電極１２５に形成された低ドープドポリシリコン層１５３をエッチング等で除去してもよい。また、ゲート電極１２５のうちゲートパッド１２０と接触する領域だけで低ドープドポリシリコン層１５３が形成されないようにしてもよく、例えばゲート電極１２５のうちゲートパッド１２０と接触する領域だけで低ドープドポリシリコン層１５３を除去してもよい。
　また、低ドープドポリシリコン層１５３と高ドープドポリシリコン層１５４の合計に相当する膜厚のアンドープドポリシリコン層を成膜した後、高ドープドポリシリコン層１５４に相当する部分にだけ、例えばイオン注入を行ってドーピングするようにしてもよい。
　以上の様にしてポリシリコン層１５０が形成されると、次に層間絶縁膜６５を成膜する。成膜された層間絶縁膜６５にゲートコンタクトホールを形成する際にポリシリコン層１５０の上方に位置する層間絶縁膜６５にもコンタクトホール６９を形成する。
　その後、ゲートパッド１２０及びソースパッド１１０を形成し、ゲートコンタクトホールを介してゲートパッド１２０とゲート電極１２５が電気的に接続され、コンタクトホール６９を介してソースパッド１１０とポリシリコン層１５０の高ドープドポリシリコン層１５４が接触される。
第４の実施の形態
　次に、本発明の第４の実施の形態について説明する。
　本実施の形態では、ポリシリコン層１５０とウェル領域２０がオーミック接触する態様となっている。その他については、上記各実施の形態と同様であり、上記各実施の形態で採用したあらゆる構成を本実施の形態でも採用することができる。上記各実施の形態で説明した部材に対しては同じ符号を付して説明する。
　本実施の形態でも、ゲートパッド１２０の下方領域のウェル領域２０において電位が異常に上昇することを防止できる。
　ｐ型のウェル領域２０と比較してポリシリコン、特にドープドポリシリコンにおけるシート抵抗は桁違いに小さいことから、本実施の形態のようなポリシリコン層１５０を採用することで、シート抵抗を原因として、ｐ型のウェル領域２０で電位が上昇することを抑えることができる。また、本実施の形態でも、ｐ型のウェル領域２０の電位が上昇すると、電流がポリシリコン層１５０内を流れるようにすることができる。
　本実施の形態におけるオーミック接触を実現させるために、ウェル領域２０の不純物濃度を高くし例えば高濃度ｐ型領域（ｐ＋）としてもよいし、ポリシリコン層１５０における不純物濃度を高くし、高ドープドポリシリコンを採用してもよい。なお、本実施の形態における高濃度ｐ型領域（ｐ＋）における不純物濃度は例えば２×１０１９～１×１０２１ｃｍ－３である。
　前述したように、本実施の形態では上記各実施の形態の態様を利用できることから、第２の実施の形態のように、ポリシリコン層１５０がアンドープドポリシリコン層１５１とドープドポリシリコン層１５２とを有し、アンドープドポリシリコン層１５１とｐ型のウェル領域２０とがオーミック接触するようにしてもよいし、第３の実施の形態のように、ポリシリコン層１５０が低ドープドポリシリコン層１５３と高ドープドポリシリコン層１５４とを有し、低ドープドポリシリコン層１５３とｐ型のウェル領域２０とがオーミック接触するようにしてもよい。
　なお、第１乃至第３の実施の形態ではポリシリコン層１５０とウェル領域２０がショットキー接触する態様を用いて説明を行い、本実施の形態ではポリシリコン層１５０とウェル領域２０がオーミック接触する態様を用いて説明を行ったが、これに限られることはなく、ポリシリコン層１５０とウェル領域２０がショットキー接触とオーミック接触との中間的な特性であってもよい。
　なお、ウェル領域２０と接触するポリシリコン層１５０として高ドープドポリシリコンを用いた場合には、低ドープドポリシリコンを用いた場合と比較してシート抵抗が上昇することを防止できる点では有益である。
　上述した各実施の形態の記載及び図面の開示は、請求の範囲に記載された発明を説明するための一例に過ぎず、上述した実施の形態の記載又は図面の開示によって請求の範囲に記載された発明が限定されることはない。また、出願当初の請求項の記載はあくまでも一例であり、明細書、図面等の記載に基づき、請求項の記載を適宜変更することもできる。
１２　　　　ドリフト層
２０　　　　ウェル領域
６２　　　　フィールド絶縁膜
６５　　　　層間絶縁
１１０　　　ソースパッド
１２０　　　ゲートパッド             
１５０　　　ポリシリコン層
１５１　　　アンドープドポリシリコン層
１５２　　　ドープドポリシリコン層
１５３　　　低ドープドポリシリコン層
１５４　　　高ドープドポリシリコン層

Claims (8)

  1. 　第１導電型のワイドギャップ半導体材料を用いたドリフト層と、
    　前記ドリフト層に設けられた第２導電型からなるウェル領域と、
    　前記ウェル領域に設けられたポリシリコン層と、
    　前記ポリシリコン層に設けられた層間絶縁膜と、
    　前記層間絶縁膜に設けられたゲートパッドと、
    　前記ポリシリコン層に電気的に接続されたソースパッドと、
    　を備えることを特徴とするワイドギャップ半導体装置。
  2. 　前記ポリシリコン層と前記ウェル領域はショットキー接触することを特徴とする請求項１に記載のワイドギャップ半導体装置。
  3. 　前記ポリシリコン層と前記ウェル領域はオーミック接触することを特徴とする請求項１に記載のワイドギャップ半導体装置。
  4. 　前記ポリシリコン層は、前記ウェル領域に設けられた低ドープドポリシリコン層と、前記低ドープドポリシリコン層に設けられ、前記低ドープドポリシリコンにおける不純物濃度よりも高い不純物濃度を有する高ドープドポリシリコン層とを有していることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  5. 　前記ポリシリコン層は、前記ウェル領域に設けられたアンドープドポリシリコン層と、前記アンドープドポリシリコン層に設けられたドープドポリシリコン層とを有していることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  6. 　前記ウェル領域と前記ポリシリコン層との間に設けられたフィールド絶縁膜をさらに備えることを特徴とする請求項１に記載のワイドギャップ半導体装置。
  7. 　前記ポリシリコン層を構成するポリシリコンからなるゲート電極をさらに備えたことを特徴とする請求項１に記載のワイドギャップ半導体装置。
  8. 　前記ウェル領域にソース領域が設けられ、
    　前記ウェル領域のうち、前記ソース領域に隣接して前記ソースパッドに電気的に接続される領域は、超高濃度第２導電型領域からなることを特徴とする請求項１に記載のワイドギャップ半導体装置。
     
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