JP5900698B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5900698B2
JP5900698B2 JP2015500033A JP2015500033A JP5900698B2 JP 5900698 B2 JP5900698 B2 JP 5900698B2 JP 2015500033 A JP2015500033 A JP 2015500033A JP 2015500033 A JP2015500033 A JP 2015500033A JP 5900698 B2 JP5900698 B2 JP 5900698B2
Authority
JP
Japan
Prior art keywords
region
semiconductor
high concentration
contact
semiconductor region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2015500033A
Other languages
English (en)
Other versions
JPWO2014125586A1 (ja
Inventor
熊谷　直樹
直樹 熊谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Application granted granted Critical
Publication of JP5900698B2 publication Critical patent/JP5900698B2/ja
Publication of JPWO2014125586A1 publication Critical patent/JPWO2014125586A1/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0886—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1602—Diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Description

この発明は、半導体装置に関する。
炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）、ダイヤモンドなどのシリコン（Ｓｉ）よりもバンドギャップの広い半導体材料（以下、ワイドバンドギャップ半導体とする）は、絶縁破壊電界が高い、熱伝導率が高いなどの優れた特性により、特にパワーデバイスへの応用が期待されている。従来のパワーデバイスについて、例えばＳｉＣを用いて作製（製造）された縦型ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ、以下、ＳｉＣ縦型ＭＯＳＦＥＴとする）を例に説明する。図１４は、従来のＳｉＣ縦型ＭＯＳＦＥＴの構造を示す断面図である。
図１４に示すように、従来のＳｉＣ縦型ＭＯＳＦＥＴにおいて、ｎ+ドレイン領域となるｎ+半導体基板１０１のおもて面上にはエピタキシャル成長によりｎ-ドリフト領域１０２が設けられている。ｎ-ドリフト領域１０２のｎ+半導体基板１０１とは反対側の表面層にはｐチャネル領域１０３が選択的に設けられている。ｎ-ドリフト領域１０２の内部には、ｐチャネル領域１０３の下部（ｎ+半導体基板１０１側）に、ｐチャネル領域１０３に接するように高濃度ｐ+ベース領域１０４が設けられている。
高濃度ｐ+ベース領域１０４は、ｐチャネル領域１０３とｎ-ドリフト領域１０２との間のｐｎ接合に高い逆バイアスが印加された場合にｐチャネル領域１０３がパンチスルーすることを防止する機能を有する。ｐチャネル領域１０３の内部にはｎ+ソース領域１０５およびｐ+コンタクト領域１０６が選択的に設けられている。ｐチャネル領域１０３の、ｎ+ソース領域１０５とｎ-ドリフト領域１０２とに挟まれた部分からｎ-ドリフト領域１０２にわたってその表面上には、ゲート絶縁膜１０７を介してゲート電極１０８が設けられている。
ｎ-ドリフト領域１０２のうち、隣り合う高濃度ｐ+ベース領域１０４に挟まれたＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）領域１０２ａは、ＪＦＥＴ抵抗を低減するために、ｎ-ドリフト領域１０２の他の部分よりも高い不純物濃度とすることが公知である。ソース電極１０９は、ｎ+ソース領域１０５およびｐ+コンタクト領域１０６に接する。ｎ+半導体基板１０１の裏面にはドレイン電極１１０が設けられている。
次に、ＳｉＣ縦型ＭＯＳＦＥＴの基本的な動作について説明する。オフ状態において、ドレイン電極１１０にソース電極１０９の電位よりも高い電圧が印加されると、ｎ-ドリフト領域１０２とｐチャネル領域１０３との間の逆バイアス接合により阻止状態となる。この状態で、ゲート電極１０８に閾値以上の電圧を印加した場合、ゲート電極１０８に電荷が蓄積され始める。同時に、ｐチャネル領域１０３の、ゲート絶縁膜１０７に接する領域がｎ型に反転しｎチャネル領域（不図示）が形成される。
ｎ+ソース領域１０５とｎ-ドリフト領域１０２との間にｎチャネル領域が形成されることで、このｎチャネル領域を通る通路での逆バイアス接合が消える。これによって、ソース電極１０９、ｎ+ソース領域１０５、ｎチャネル領域、ｎ-ドリフト領域１０２、ｎ+半導体基板１０１およびドレイン電極１１０を通る電子の経路が形成され、ドレイン電極１１０からソース電極１０９へ向かって電流が流れる。すなわち、ＳｉＣ縦型ＭＯＳＦＥＴはオン状態となる。
一方、ソース電極１０９とゲート電極１０８との間の電圧が閾値より小さくなった場合、ゲート電極１０８に蓄積されていた電荷が放電される。それによって、ｐチャネル領域１０３においてｎ型に反転していたｎチャネル領域がｐ型に戻り、消滅する。したがって、ドレイン電極１１０からソース電極１０９への電流経路がなくなり、電流が流れなくなるため、ＳｉＣ縦型ＭＯＳＦＥＴはオフ状態となる。
このようにＳｉＣ縦型ＭＯＳＦＥＴの基本的な動作はＳｉを用いて作製されたＳｉＭＯＳＦＥＴと変わりはない。しかし、上述したようにワイドバンドギャップ半導体はＳｉに比較して高い絶縁破壊電界強度を有する（４Ｈ−ＳｉＣで約１０倍、ＧａＮで約１１倍、ダイヤモンドで約１９倍）ため、ＳｉＣ縦型ＭＯＳＦＥＴは、ｎ-ドリフト領域１０２の不純物濃度を高くし、かつｎ-ドリフト領域１０２の厚さを薄くすることができ、高耐圧および低オン抵抗を実現することが可能となる。
このように、ワイドバンドギャップ半導体を用いて作製されたＭＯＳＦＥＴは、絶縁破壊電界強度が高く、ｎ-ドリフト領域１０２の不純物濃度を増加（抵抗を低下）させることができる。そして、ｎ-ドリフト領域１０２の不純物濃度の増加によって、ｐチャネル領域１０３とｎ-ドリフト領域１０２との間のｐｎ接合からｎ-ドリフト領域１０２側への空乏層の伸びが少なくなり、所定耐圧を実現するために最低限必要なｎ-ドリフト領域１０２の厚さを薄くすることができる。このため、さらにオン抵抗を低下させることができる。
このようなワイドバンドギャップ半導体を用いて作製された半導体装置として、チャネル領域を低濃度のｐ型エピタキシャル層により形成し、その伝導型をイオン注入でｐ型からｎ型に打ち返して電子通電路（打ち返し層）を形成する方式のＳｉＣ縦型ＭＯＳＦＥＴにおいて、該打ち返し層に対して左右ほぼ等距離の位置に第２の打ち返し層を設け、かつ、左右のソース層が、それぞれの内側のエッジが該第２の打ち返し層の内部に位置するように形成された装置が提案されている（例えば、下記特許文献１参照。）。
特許第５０７１７６３号公報
しかしながら、ゲート電極１０８に閾値以上の電圧を印加した場合にｐチャネル領域１０３の表面に形成された反転層（ｎチャネル領域）を介して流れる電流は、ドレイン電極１１０からｎ+半導体基板１０１およびｎ-ドリフト領域１０２を経由してＪＦＥＴ領域１０２ａに流れ込む。このとき、ｎ-ドリフト領域１０２のうち、ＪＦＥＴ領域１０２ａとｎ+半導体基板１０１とに挟まれた電流密度の高い部分１０２ｂにほとんどの電流が流れる。
一方、ｎ-ドリフト領域１０２のうち、高濃度ｐ+ベース領域１０４とｎ+半導体基板１０１とに挟まれた電流密度の低い部分１０２ｃは、電流がほぼ流れない無効領域となる。図１４には、ｎ-ドリフト領域１０２の、電流密度の高い部分１０２ｂおよび電流密度の低い部分１０２ｃを近似的に示している。このようにｎ-ドリフト領域１０２に無効領域が形成された場合、いわゆる拡がり抵抗によりｎ-ドリフト領域１０２の抵抗が増加してしまう。
ｎ-ドリフト領域１０２に形成された無効領域によりｎ-ドリフト領域１０２の抵抗が増加するという問題は、ｎ-ドリフト領域１０２の厚さが薄くなるほど顕著にあらわれ、ワイドバンドギャップ半導体を用いることによる特長が損なわれる。この問題は、微細化技術を用いて高濃度ｐ+ベース領域１０４の幅を狭くして、複数のＪＦＥＴ領域１０２ａの間隔を狭くすることで解消することができる。
しかしながら、高濃度ｐ+ベース領域１０４の微細化には限度がある。また、ＪＦＥＴ領域１０２ａの幅を広くした場合、高濃度ｐ+ベース領域１０４とｎ-ドリフト領域１０２との間のｐｎ接合からｎ-ドリフト領域１０２側へ伸びる空乏層によるＪＦＥＴ領域１０２ａのピンチオフによって得られるゲート絶縁膜１０７にかかる電界を緩和する効果が低下し酸化膜が破壊したり、耐圧が低下するなどの悪影響が生じるとともに、セル密度の低下によりオン電圧が上昇するという新たな問題がある。
この発明は、上述した従来技術による問題点を解消するため、耐圧の高い半導体装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、オン抵抗の低い半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体材料からなる第１導電型または第２導電型の半導体基板のおもて面に、前記半導体基板よりも不純物濃度の低い前記半導体材料からなる第１導電型の第１半導体領域が設けられている。前記第１半導体領域の前記半導体基板とは反対側の表面層に、第２導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域の内部に、第１導電型の第３半導体領域が選択的に設けられている。前記第２半導体領域の内部に前記第３半導体領域と離れて、前記第１半導体領域よりも不純物濃度の高い第１導電型の第４半導体領域が選択的に設けられている。前記第４半導体領域は、少なくとも一部が前記第１半導体領域に接する。前記第２半導体領域の、前記第３半導体領域と前記第１半導体領域とに挟まれた部分の表面上から前記第１半導体領域の表面上にわたって、ゲート絶縁膜を介してゲート電極が設けられている。前記第２半導体領域および前記第３半導体領域に接する第１電極が設けられている。前記半導体基板の裏面に接する第２電極が設けられている。
また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体領域は、前記ゲート絶縁膜に接する第１領域と、前記第１領域の前記半導体基板側に接し、前記第１領域よりも不純物濃度の高い第２領域と、からなる。そして、前記第４半導体領域は、前記第２領域の内部に選択的に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２領域は、前記第４半導体領域によって前記第１領域側の第３領域と、前記半導体基板側の第４領域と、に分割されている。そして、前記第４半導体領域の前記第４領域側の部分は、前記第１半導体領域に接するように前記第４領域の内部に選択的に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２領域は、前記第４半導体領域によって前記第１領域側の第３領域と、前記半導体基板側の第４領域と、に分割されている。そして、前記第１半導体領域の前記第４領域側の部分は、前記第４半導体領域に接するように前記第４領域の内部に選択的に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第４半導体領域および前記第４領域は、さらに、前記第１半導体領域の前記ゲート絶縁膜に接する部分と、前記第１半導体領域の他の部分との間に設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１半導体領域の前記ゲート絶縁膜に接する部分の不純物濃度は、前記第１半導体領域の他の部分の不純物濃度よりも高いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板が第２導電型であり、前記第１導電型の第１半導体領域と前記第２導電型の半導体基板との間に前記第１半導体領域よりも不純物濃度の高い第１導電型領域を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記半導体材料は、炭化珪素、窒化ガリウムまたはダイヤモンドであることを特徴とする。
上述した発明によれば、第２半導体領域の内部の半導体基板側に、第１半導体領域に接するように第４半導体領域を設けることにより、オフ時に第２半導体領域と第４半導体領域との間のｐｎ接合から第１半導体領域側へ伸びる空乏層によって第４半導体領域をピンチオフさせることができる。このため、耐圧が低下することを防止することができる。また、上述した発明によれば、第２半導体領域の内部の半導体基板側に、第１半導体領域に接するように第４半導体領域を設けることにより、第２電極から第１電極へ向かって流れる電流が第１半導体領域の全体から第４半導体領域に流れ込み、第４半導体領域を通ってＪＦＥＴ領域（第１半導体領域の前記ゲート絶縁膜に接する部分）へと流れるため、第１半導体領域の内部に電流がほぼ流れない無効領域が形成されない。したがって、第１半導体領域の実効的な抵抗を低減することができる。
本発明にかかる半導体装置によれば、耐圧を低下させずにオン抵抗を低減させることができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。 図２は、図１の切断線Ａ−Ａ'における断面図である。 図３は、図１の切断線Ｂ−Ｂ'における平面図である。 図４は、図１の実施の形態１にかかる半導体装置の電流経路を示す断面図である。 図５は、実施の形態２にかかる半導体装置の構造を示す平面図である。 図６は、実施の形態３にかかる半導体装置の構造を示す断面図である。 図７は、実施の形態３にかかる半導体装置のｎ+高濃度領域の不純物濃度分布を示す特性図である。 図８は、実施の形態４にかかる半導体装置の構造を示す断面図である。 図９は、図８の切断線Ｃ−Ｃ'における平面図である。 図１０は、実施の形態５にかかる半導体装置の構造を示す平面図である。 図１１は、実施の形態６にかかる半導体装置の構造を示す平面図である。 図１２は、実施の形態７にかかる半導体装置の構造を示す平面図である。 図１３は、実施の形態８にかかる半導体装置の構造を示す断面図である。 図１４は、従来のＳｉＣ縦型ＭＯＳＦＥＴの構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置の構造について説明する。図１は、実施の形態１にかかる半導体装置の構造を示す断面図である。図２は、図１の切断線Ａ−Ａ'における断面図である。図３は、図１の切断線Ｂ−Ｂ'における平面図である。図１に示す実施の形態１にかかる半導体装置は、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）、ダイヤモンドなどのシリコン（Ｓｉ）よりもバンドギャップの広い半導体材料（ワイドバンドギャップ半導体）を用いて作製されたワイドバンドギャップ半導体装置である。図１は、ワイドバンドギャップ半導体装置のセル構造を示している。図３には、図１に示すセル構造が並列に配置された状態を示す。
図１〜３に示すワイドバンドギャップ半導体装置において、ワイドバンドギャップ半導体からなるｎ+半導体基板１のおもて面上には、エピタキシャル成長によりｎ-ドリフト領域（第１半導体領域）２が設けられている。ｎ-ドリフト領域２のｎ+半導体基板１とは反対側の表面層にはｐチャネル領域（第１領域）３が選択的に設けられている。ｎ-ドリフト領域２の内部には、ｐチャネル領域３の下部（ｎ+半導体基板１側）に、ｐチャネル領域３に接するように高濃度ｐ+ベース領域（第２領域）４が設けられている。ｐチャネル領域３と高濃度ｐ+ベース領域４とでｐ型ベース領域（第２半導体領域）が構成されている。
高濃度ｐ+ベース領域４は、ｐチャネル領域３とｎ-ドリフト領域２との間のｐｎ接合に高い逆バイアスが印加された場合にｐチャネル領域３がパンチスルーすることを防止する機能を有する。ｎ-ドリフト領域２のうち、隣り合う高濃度ｐ+ベース領域４に挟まれたＪＦＥＴ領域２ａの不純物濃度は、ＪＦＥＴ抵抗を低減するために、ｎ-ドリフト領域２の他の部分の不純物濃度よりも高くなっている。高濃度ｐ+ベース領域４の内部には、ｎ+半導体基板１側にｎ+高濃度領域（第４半導体領域）１１が選択的に設けられている。
ｎ+高濃度領域１１の少なくとも一部はｎ-ドリフト領域２に接する。具体的には、ｎ+高濃度領域１１は、例えば高濃度ｐ+ベース領域４が並ぶ方向に延びるストライプ状の平面レイアウトを有する。ｎ+高濃度領域１１は、ストライプ長手方向の一方の端部においてＪＦＥＴ領域２ａに接する。また、ｎ+高濃度領域１１のｎ+半導体基板１側は、ｎ-ドリフト領域２のうち、高濃度ｐ+ベース領域４とｎ+半導体基板１とに挟まれた部分に接する。
ＪＦＥＴ領域２ａを挟んで、ｎ+高濃度領域１１のストライプ長手方向の端部どうしが対向しないように（ｎ+高濃度領域１１と、ｎ+高濃度領域１１に挟まれた部分における高濃度ｐ+ベース領域４とが対向するように）、トレンチピッチをずらしてｎ+高濃度領域１１を配置してもよい。その理由は、ＪＦＥＴ領域２ａのｎ+高濃度領域１１に挟まれた部分では、高濃度ｐ+ベース領域４とｎ-ドリフト領域２との間のｐｎ接合からｎ-ドリフト領域２側へ空乏層が伸びにくく、逆バイアス時にＪＦＥＴ領域２ａがピンチオフしにくいからである。図３では、後述するｐ+コンタクト領域６を図示省略する。符号９ａは、ソース電極９とのコンタクトをとるために層間絶縁膜（不図示）に設けられたソースコンタクトである。
ｐチャネル領域３の内部には、ｎ+ソース領域（第３半導体領域）５およびｐ+コンタクト領域６が選択的に設けられている。ｐ+コンタクト領域６は、深さ方向にｐチャネル領域３を貫通して高濃度ｐ+ベース領域４に達する。ｐチャネル領域３の、ｎ+ソース領域５とｎ-ドリフト領域２とに挟まれた部分からｎ-ドリフト領域２にわたってその表面上には、ゲート絶縁膜７を介してゲート電極８が設けられている。すなわち、ゲート電極８は、隣り合うｎ+ソース領域５の間におけるｐチャネル領域３およびｎ-ドリフト領域２の表面に設けられている。ソース電極（第１電極）９は、ｎ+ソース領域５およびｐ+コンタクト領域６に接し、層間絶縁膜によってゲート電極８と電気的に絶縁されている。ｎ+半導体基板１はｎ+ドレイン領域を構成し、ｎ+半導体基板１の裏面にはドレイン電極（第２電極）１０が設けられている。
次に、実施の形態１にかかるワイドバンドギャップ半導体装置の電流経路について説明する。図４は、図１の実施の形態１にかかる半導体装置の電流経路を示す断面図である。図４に示すように、オフ状態において、ドレイン電極１０にソース電極９の電位よりも高い電圧が印加されると、ｎ-ドリフト領域２とｐチャネル領域３との間の逆バイアス接合により阻止状態となる。この状態で、ゲート電極８に閾値以上の電圧を印加することで、ｐチャネル領域３の、ゲート絶縁膜７に接する領域がｎ型に反転しｎチャネル領域（不図示）が形成される。
ｎ+ソース領域５とｎ-ドリフト領域２との間にｎチャネル領域が形成されることでｎチャネル領域を通る通路での逆バイアス接合が消えるため、ドレイン電極１０からソース電極９へ向かって電流１２が流れる。このとき、ドレイン電極１０からソース電極９へ向かって流れる電流１２は、ｎ-ドリフト領域２のうち、ＪＦＥＴ領域２ａとｎ+半導体基板１とに挟まれた部分からＪＦＥＴ領域２ａへ流れ込むとともに、ｎ-ドリフト領域２のうち、高濃度ｐ+ベース領域４およびｎ+高濃度領域１１とｎ+半導体基板１とに挟まれた部分からｎ+高濃度領域１１へ流れ込む。
このように、電流１２は、ｎ-ドリフト領域２の全体からｎ+高濃度領域１１へと流れ込み、ｎ+高濃度領域１１およびＪＦＥＴ領域２ａを介してソース電極９へと流れる。このため、ｎ-ドリフト領域２の内部に電流１２がほぼ流れない無効領域が形成されない。したがって、拡がり抵抗によりｎ-ドリフト領域２の抵抗が増加することを防止することができる。すなわち、ｎ-ドリフト領域２の実効的な抵抗が低減される。このような効果は、ｎ+高濃度領域１１の不純物濃度が高いほど顕著にあらわれる。
ｎ+高濃度領域１１の不純物濃度を高くした場合、耐圧が低下する虞がある。このため、高濃度ｐ+ベース領域４とｎ+高濃度領域１１およびｎ-ドリフト領域２とのｐｎ接合からｎ-ドリフト領域２側へ伸びる空乏層によるｎ+高濃度領域１１のピンチオフを容易にするために、ｎ+高濃度領域１１の不純物濃度を高くするほど、ｎ+高濃度領域１１のストライプ短手方向の幅（ｎ+高濃度領域１１のストライプ幅）ｗ１を狭くするのが好ましい。一方、高濃度ｐ+ベース領域４の不純物濃度を高くするほど、高濃度ｐ+ベース領域４のストライプ短手方向の幅ｗ２を狭くすることができる。このため、高濃度ｐ+ベース領域４の不純物濃度を高くして高濃度ｐ+ベース領域４の幅ｗ２を狭くすることが有効である。
以上、説明したように、実施の形態１によれば、高濃度ｐ+ベース領域の内部のｎ+半導体基板側に、ｎ-ドリフト領域に接するようにｎ+高濃度領域を設けることにより、オフ時に高濃度ｐ+ベース領域とｎ+高濃度領域およびｎ-ドリフト領域とのｐｎ接合からｎ-ドリフト領域側へ伸びる空乏層によってｎ+高濃度領域をピンチオフさせることができる。このため、耐圧が低下することを防止することができる。また、実施の形態１によれば、第２半導体領域の内部の半導体基板側に、第１半導体領域に接するように第４半導体領域を設けることにより、ドレイン電極からソース電極へ向かって流れる電流がｎ-ドリフト領域の全体からｎ+高濃度領域に流れ込み、ｎ+高濃度領域を通ってＪＦＥＴ領域へと流れるため、ｎ-ドリフト領域の内部に電流がほぼ流れない無効領域が形成されない。したがって、ｎ-ドリフト領域の実効的な抵抗を低減することができ、オン抵抗を低減させることができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置の構造について説明する。図５は、実施の形態２にかかる半導体装置の構造を示す平面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、六角形状の平面形状を有する高濃度ｐ+ベース領域２４を設けた点である。この場合、ｐ+コンタクト領域（不図示）は多角形状（例えば六角形状）の平面形状を有しており、ｐ+コンタクト領域のｎ+半導体基板１側の端部外周を囲むように高濃度ｐ+ベース領域２４が設けられる。ｎ+高濃度領域２１は、例えば、高濃度ｐ+ベース領域２４の六角形状中心から各辺へ向かって延びるストライプ状の平面レイアウトで配置されている。符号２２ａはＪＦＥＴ領域であり、符号２９ａはゲート電極のエッジである。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。図６は、実施の形態３にかかる半導体装置の構造を示す断面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、ｎ+高濃度領域３１のｎ+半導体基板１側の不純物濃度をｐチャネル領域３側の不純物濃度よりも低くする点である。具体的には、ｎ+高濃度領域３１は、ｐチャネル領域３側の第１ｎ+高濃度領域３１ａと、第１ｎ+高濃度領域３１ａよりも不純物濃度の低いｎ+半導体基板１側の第２ｎ高濃度領域３１ｂとからなる。
実施の形態３にかかる半導体装置のｎ+高濃度領域３１の不純物濃度分布について説明する。図７は、実施の形態３にかかる半導体装置のｎ+高濃度領域の不純物濃度分布を示す特性図である。図７には、ｎ+高濃度領域３１のｐチャネル領域３側からｎ+半導体基板１側へ向かう深さ方向の不純物濃度分布を示す。図７の上面は高濃度ｐ+ベース領域４とｎ+高濃度領域３１との界面であり、下面はｎ+高濃度領域３１とｎ-ドリフト領域２との界面である。ワイドバンドギャップ半導体は不純物拡散が非常に小さいため、不純物を深さ方向に均一に導入する方法として、通常、加速電圧の異なる複数回のイオン注入を行う。
実施の形態３においては、この加速電圧の異なる複数回のイオン注入を行って、不純物濃度（ドナー濃度）の異なるｎ型注入プロフィル領域１３ａ〜１３ｅからなるｎ+高濃度領域３１を形成すればよい。このとき、加速電圧が高いイオン注入、すなわち高濃度ｐ+ベース領域４との界面から深い領域に行うイオン注入は、加速電圧が低いイオン注入よりもドーズ量を少なくする。これにより、高濃度ｐ+ベース領域４との界面から浅いｎ型注入プロフィル領域１３ａ〜１３ｃからなる第１ｎ+高濃度領域３１ａと、第１ｎ+高濃度領域３１ａよりも不純物濃度の低いｎ型注入プロフィル領域１３ｄ，１３ｅからなる第２ｎ高濃度領域３１ｂとが形成される。
このように第１ｎ+高濃度領域３１ａおよび第２ｎ高濃度領域３１ｂを設けることにより、ｎ高濃度領域３１がピンチオフしやすくなり、さらに、耐圧低下を防止することができる。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかる半導体装置の構造について説明する。図８は、実施の形態４にかかる半導体装置の構造を示す断面図である。図９は、図８の切断線Ｃ−Ｃ'における平面図である。実施の形態４にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、次の３点である。第１の相違点は、ｎ+高濃度領域４１によって高濃度ｐ+ベース領域４４がｐチャネル領域３側の第１高濃度ｐ+ベース領域（第３領域）４４ａと、ｎ+半導体基板１側の第２高濃度ｐ+ベース領域（第４領域）４４ｂとに分離されている点である。
第２の相違点は、ｎ+高濃度領域４１のｐチャネル領域３側の全面が第１高濃度ｐ+ベース領域４４ａに接し、ｎ+高濃度領域４１のｎ+半導体基板１側が部分的に第２高濃度ｐ+ベース領域４４ｂを貫通してｎ-ドリフト領域２に達している点である。具体的には、ｎ+高濃度領域４１のｎ+半導体基板１側の、第２高濃度ｐ+ベース領域４４ｂの内部に設けられた部分は例えばドット状に配置されている。これにより、ｎ+高濃度領域４１の横方向（深さ方向に直交する方向）の抵抗を低減することができる。また、逆バイアス時に第２高濃度ｐ+ベース領域４４ｂに挟まれた部分のｎ+高濃度領域４１をピンチオフして耐圧低下を防止することができる。
第３の相違点は、ｐ+コンタクト領域４６が深さ方向にｐチャネル領域３、第１高濃度ｐ+ベース領域４４ａおよびｎ+高濃度領域４１を貫通して第２高濃度ｐ+ベース領域４４ｂに達している点である。これにより、ｐ+コンタクト領域４６を介して第１高濃度ｐ+ベース領域４４ａと第２高濃度ｐ+ベース領域４４ｂとが電気的に接続される。図８では、ｎ+ソース領域５が深さ方向にｐチャネル領域３を貫通して第１高濃度ｐ+ベース領域４４ａに達しているが、ｎ+ソース領域５がｐチャネル領域３を介して第１高濃度ｐ+ベース領域４４ａに接する構成であってもよい。
また、実施の形態３と同様に、ｎ+高濃度領域４１のｎ+半導体基板１側の第２高濃度ｐ+ベース領域４４ｂに挟まれた部分（第２ｎ高濃度領域）の不純物濃度を、ｎ+高濃度領域４１のｐチャネル領域３側の部分（第１ｎ+高濃度領域）の不純物濃度よりも低くしてもよい。これにより、ｎ+高濃度領域４１の横方向の抵抗と耐圧とのトレードオフ関係を改善することができる。
以上、説明したように、実施の形態４によれば、実施の形態１〜３と同様の効果を得ることができる。
（実施の形態５）
次に、実施の形態５にかかる半導体装置の構造について説明する。図１０は、実施の形態５にかかる半導体装置の構造を示す平面図である。実施の形態５にかかる半導体装置が実施の形態４にかかる半導体装置と異なる点は、六角形状の平面形状を有する第２高濃度ｐ+ベース領域５４ｂを設けた点である。この場合、ｐ+コンタクト領域５６は六角形状の平面形状を有しており、ゲート電極のエッジの外周を囲むように第２高濃度ｐ+ベース領域５４ｂが設けられている。
符号５２ａはＪＦＥＴ領域である。
以上、説明したように、実施の形態５によれば、実施の形態１〜４と同様の効果を得ることができる。
（実施の形態６）
次に、実施の形態６にかかる半導体装置の構造について説明する。図１１は、実施の形態６にかかる半導体装置の構造を示す平面図である。実施の形態６にかかる半導体装置が実施の形態４にかかる半導体装置と異なる点は、ｎ+高濃度領域６１のｎ+半導体基板１側の第２高濃度ｐ+ベース領域６４ｂの内部に設けられた部分が、高濃度ｐ+ベース領域が並ぶ方向と直交する方向に延びるストライプ状の平面レイアウトで配置されている点である。すなわち、第２高濃度ｐ+ベース領域６４ｂも、高濃度ｐ+ベース領域が並ぶ方向と直交する方向に延びるストライプ状の平面レイアウトで配置される。
以上、説明したように、実施の形態６によれば、実施の形態１〜５と同様の効果を得ることができる。
（実施の形態７）
次に、実施の形態７にかかる半導体装置の構造について説明する。図１２は、実施の形態７にかかる半導体装置の構造を示す平面図である。実施の形態７にかかる半導体装置が実施の形態６にかかる半導体装置と異なる点は、六角形状の平面形状を有する第２高濃度ｐ+ベース領域７４ｂを設けた点である。この場合、ｐ+コンタクト領域７６は六角形状の平面形状を有しており、ｐ+コンタクト領域７６のｎ+半導体基板１側の端部外周を囲むように第２高濃度ｐ+ベース領域７４ｂが設けられている。
図示省略するがソースコンタクトは、実施の形態２と同様に、第２高濃度ｐ+ベース領域７４ｂよりも若干狭い六角内径を有し、ソースコンタクトにはｐ+コンタクト領域７６を中心にｐ+コンタクト領域７６の周辺が露出されている。ｎ+高濃度領域７１のｎ+半導体基板１側は、第２高濃度ｐ+ベース領域７４ｂの内部のソースコンタクトに対向する部分に、ｐ+コンタクト領域７６を六角形状の平面形状で囲むように選択的に設けられている。符号７２ａはＪＦＥＴ領域である。
以上、説明したように、実施の形態７によれば、実施の形態１〜６と同様の効果を得ることができる。
（実施の形態８）
次に、実施の形態８にかかる半導体装置の構造について説明する。図１３は、実施の形態８にかかる半導体装置の構造を示す断面図である。実施の形態８にかかる半導体装置が実施の形態４にかかる半導体装置と異なる点は、次の２点である。第１の相違点は、高濃度ｐ+ベース領域８４からＪＦＥＴ領域２ａにわたってｎ+高濃度領域８１が設けられている点である。第２の相違点は、第２高濃度ｐ+ベース領域８４ｂ間の間隔ｗ３が第１高濃度ｐ+ベース領域８４ａ間の間隔（すなわちＪＦＥＴ領域２ａの高濃度ｐ+ベース領域４が並ぶ方向に平行な方向の幅）ｗ４よりも狭い点である。
具体的には、隣り合う第１高濃度ｐ+ベース領域８４ａ間にＪＦＥＴ領域２ａが設けられている。ＪＦＥＴ領域２ａの不純物濃度は、ｎ+高濃度領域８１の不純物濃度と同じであってもよい。ｎ+高濃度領域８１は、第１高濃度ｐ+ベース領域８４ａおよびＪＦＥＴ領域２ａに接する。ｎ+高濃度領域８１のうち、ＪＦＥＴ領域２ａに接する部分がＪＦＥＴ領域をなす。隣り合うセルのＪＦＥＴ領域２ａどうしは、ｎ+高濃度領域８１によって接続される。ｎ+高濃度領域８１とｎ-ドリフト領域２との界面においてｎ-ドリフト領域２の表面層に第２高濃度ｐ+ベース領域８４ｂが選択的に設けられている。第２高濃度ｐ+ベース領域８４ｂ間の間隔ｗ３が第１高濃度ｐ+ベース領域８４ａ間の間隔ｗ４よりも狭いことで、ｎ+高濃度領域８１を挟んでＪＦＥＴ領域２ａと対向する位置にも第２高濃度ｐ+ベース領域８４ｂが配置される。
第２高濃度ｐ+ベース領域８４ｂに挟まれた部分は、実施の形態４と同様にｎ+高濃度領域８１であってもよい。また、セルピッチを低減するために第１高濃度ｐ+ベース領域８４ａ間の間隔（すなわち、ＪＦＥＴ領域の高濃度ｐ+ベース領域４が並ぶ方向に平行な方向の幅）ｗ４を狭くしてもよい。このとき、第１高濃度ｐ+ベース領域８４ａ間の間隔ｗ４を第２高濃度ｐ+ベース領域８４ｂ間の間隔ｗ３よりも狭くしたとしても、ＪＦＥＴ領域２ａおよびｎ+高濃度領域８１のＪＦＥＴ領域として機能する部分の不純物濃度を増加させることで同様の効果が得られる。第２高濃度ｐ+ベース領域８４ｂの平面レイアウトは、実施の形態５〜７と同様であってもよい。
以上、説明したように、実施の形態８によれば、実施の形態１〜７と同様の効果を得ることができる。また、実施の形態８によれば、隣り合うセルのＪＦＥＴ領域どうしをｎ+高濃度領域によって接続することで、ＪＦＥＴ抵抗を低減することができる。これにより、オン抵抗を低減することができる。また、実施の形態８によれば、ｎ+高濃度領域８１のＪＦＥＴ領域として機能させることにより、ＪＦＥＴ領域の不純物濃度を増加させることができＪＦＥＴ領域の抵抗を低減させることができる。また、第２高濃度ｐ+ベース領域間の間隔を第１高濃度ｐ+ベース領域間の間隔よりも狭くすることで、セルピッチを増加させることなくＪＦＥＴ抵抗を低減させることができるとともに、第２高濃度ｐ+ベース領域に挟まれた部分のｎ-ドリフト領域を容易にピンチオフさせることができる。
以上において本発明は、上述した実施の形態に限らず、本発明の趣旨を逸脱しない範囲で種々変更可能である。例えば、上述した各実施の形態では、ｎ型領域（ｎ+高濃度領域およびｎ-ドリフト領域）の高濃度ｐ+ベース領域（または第２高濃度ｐ+ベース領域）に挟まれた部分をストライプ状またはドット状に配置した場合を例に説明しているが、高濃度ｐ+ベース領域と当該ｎ型領域との間のｐｎ接合からｎ-ドリフト領域側へ伸びる空乏層によってｎ型領域の当該挟まれた部分を容易にピンチオフさせることができればよく、ｎ型領域の当該挟まれた部分の平面レイアウト形状は他の形状であってもよい。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、半導体基板の導電型をｐ型としたノンパンチスルー型ＩＧＢＴ、または、半導体基板とｎ型低濃度ドリフト層との間に比較的高濃度のｎ型バッファー層あるいはｎ型フィールドストップ層を設けたパンチスルー型ＩＧＢＴについても同様の効果を得ることができる。
以上のように、本発明にかかる半導体装置は、インバータやスイッチング電源などに使用されるパワー半導体装置に有用である。
１ ｎ+半導体基板
２ ｎ-ドリフト領域
２ａ，２２ａ，５２ａ，７２ａ ＪＦＥＴ領域
３ ｐチャネル領域
４，２４，４４，８４ 高濃度ｐ+ベース領域
５ ｎ+ソース領域
６，４６，５６，７６ ｐ+コンタクト領域
７ ゲート絶縁膜
８ ゲート電極
９ ソース電極
９ａ ソースコンタクト
１０ ドレイン電極
１１，２１，３１，４１，５１，６１，７１，８１ ｎ+高濃度領域
１２ 電流
１３ａ〜１３ｅ ｎ型注入プロフィル領域
２９ａ ゲート電極のエッジ
３１ａ 第１ｎ+高濃度領域
３１ｂ 第２ｎ高濃度領域
４４ａ，８４ａ 第１高濃度ｐ+ベース領域
４４ｂ，５４ｂ，６４ｂ，７４ｂ，８４ｂ 第２高濃度ｐ+ベース領域

Claims (7)

  1. シリコンよりもバンドギャップの広い半導体材料からなる第１導電型または第２導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板よりも不純物濃度の低い前記半導体材料からなる第１導電型の第１半導体領域と、
    前記第１半導体領域の前記半導体基板とは反対側の表面層に選択的に設けられた第２導電型の第２半導体領域と、
    前記第２半導体領域の内部に選択的に設けられた第１導電型の第３半導体領域と、
    前記第２半導体領域の内部に前記第３半導体領域と離れて選択的に設けられ、少なくとも一部が前記第１半導体領域に接する、前記第１半導体領域よりも不純物濃度の高い第１導電型の第４半導体領域と、
    前記第２半導体領域の、前記第３半導体領域と前記第１半導体領域とに挟まれた部分の表面上から前記第１半導体領域の表面上にわたって、ゲート絶縁膜を介して設けられたゲート電極と、
    前記第２半導体領域および前記第３半導体領域に接する第１電極と、
    前記半導体基板の裏面に接する第２電極と、
    を備え、
    前記第２半導体領域は、
    前記ゲート絶縁膜に接する第１領域と、
    前記第１領域の前記半導体基板側に接し、前記第１領域よりも不純物濃度の高い第２領域と、からなり、
    前記第４半導体領域は、前記第２領域の内部に選択的に設けられ、
    前記第４半導体領域と前記第２領域は、交互に前記第１半導体領域に接することを特徴とする半導体装置。
  2. 前記第２領域は、前記第４半導体領域によって前記第１領域側の第３領域と、前記半導体基板側の第４領域と、に分割されており、
    前記第４半導体領域の前記第４領域側の部分は、前記第１半導体領域に接するように前記第４領域の内部に選択的に設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２領域は、前記第４半導体領域によって前記第１領域側の第３領域と、前記半導体基板側の第４領域と、に分割されており、
    前記第１半導体領域の前記第４領域側の部分は、前記第４半導体領域に接するように前記第４領域の内部に選択的に設けられていることを特徴とする請求項１に記載の半導体装置。
  4. 前記第４半導体領域および前記第４領域は、さらに、前記第１半導体領域の前記ゲート絶縁膜に接する部分と、前記第１半導体領域の他の部分との間に設けられていることを特徴とする請求項２に記載の半導体装置。
  5. 前記第１半導体領域の前記ゲート絶縁膜に接する部分の不純物濃度は、前記第１半導体領域の他の部分の不純物濃度よりも高いことを特徴とする請求項１に記載の半導体装置。
  6. 前記半導体基板が第２導電型であり、前記第１導電型の第１半導体領域と前記第２導電型の半導体基板との間に前記第１半導体領域よりも不純物濃度の高い第１導電型領域を有することを特徴とする請求項１に記載の半導体装置。
  7. 前記半導体材料は、炭化珪素、窒化ガリウムまたはダイヤモンドであることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
JP2015500033A 2013-02-13 2013-02-13 半導体装置 Expired - Fee Related JP5900698B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/053439 WO2014125586A1 (ja) 2013-02-13 2013-02-13 半導体装置

Publications (2)

Publication Number Publication Date
JP5900698B2 true JP5900698B2 (ja) 2016-04-06
JPWO2014125586A1 JPWO2014125586A1 (ja) 2017-02-02

Family

ID=51353619

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015500033A Expired - Fee Related JP5900698B2 (ja) 2013-02-13 2013-02-13 半導体装置

Country Status (5)

Country Link
US (1) US9595608B2 (ja)
EP (1) EP2874188A4 (ja)
JP (1) JP5900698B2 (ja)
CN (1) CN104584221B (ja)
WO (1) WO2014125586A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10192961B2 (en) * 2015-02-20 2019-01-29 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
WO2017047284A1 (ja) * 2015-09-17 2017-03-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6665932B2 (ja) * 2016-06-24 2020-03-13 富士電機株式会社 半導体装置の製造方法および半導体装置
CN106129108B (zh) * 2016-08-29 2023-08-22 洛阳鸿泰半导体有限公司 一种具有三维结构的半导体晶圆
JP6666224B2 (ja) * 2016-09-21 2020-03-13 株式会社東芝 半導体装置
US11543382B2 (en) * 2016-09-30 2023-01-03 Endress+Hauser Conducta Inc. Characterization and failure analysis of a sensor using impedance frequency response spectra
JP6123941B1 (ja) * 2016-10-03 2017-05-10 富士電機株式会社 縦型半導体装置およびその製造方法
JP6848316B2 (ja) * 2016-10-05 2021-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
US10355132B2 (en) 2017-03-20 2019-07-16 North Carolina State University Power MOSFETs with superior high frequency figure-of-merit
JP6327379B1 (ja) * 2017-04-03 2018-05-23 富士電機株式会社 窒化ガリウム半導体装置および窒化ガリウム半導体装置の製造方法
US10158013B1 (en) * 2017-06-01 2018-12-18 Sanken Electric Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
JP6827433B2 (ja) * 2018-03-02 2021-02-10 株式会社東芝 半導体装置
JP7078226B2 (ja) * 2018-07-19 2022-05-31 国立研究開発法人産業技術総合研究所 半導体装置
JP7040354B2 (ja) * 2018-08-08 2022-03-23 株式会社デンソー 半導体装置とその製造方法
US11069770B2 (en) * 2018-10-01 2021-07-20 Ipower Semiconductor Carrier injection control fast recovery diode structures
JP7089329B2 (ja) * 2018-11-13 2022-06-22 株式会社豊田中央研究所 半導体装置とその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005175174A (ja) * 2003-12-10 2005-06-30 Shindengen Electric Mfg Co Ltd 絶縁ゲート型バイポーラトランジスタの製造方法
JP2009054765A (ja) * 2007-08-27 2009-03-12 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
JP2011023757A (ja) * 2002-10-18 2011-02-03 National Institute Of Advanced Industrial Science & Technology 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法
JP2012064741A (ja) * 2010-09-16 2012-03-29 Mitsubishi Electric Corp 半導体装置およびその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57153469A (en) * 1981-03-18 1982-09-22 Toshiba Corp Insulated gate type field effect transistor
JPS6183406A (ja) 1984-09-29 1986-04-28 Yamaha Motor Co Ltd 排気マフラ−
CN100544026C (zh) * 2002-12-20 2009-09-23 克里公司 碳化硅功率mos场效应晶体管及制造方法
US7221010B2 (en) 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
US7569900B2 (en) * 2004-11-16 2009-08-04 Kabushiki Kaisha Toshiba Silicon carbide high breakdown voltage semiconductor device
JP4604241B2 (ja) * 2004-11-18 2011-01-05 独立行政法人産業技術総合研究所 炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
JP5071763B2 (ja) 2006-10-16 2012-11-14 独立行政法人産業技術総合研究所 炭化ケイ素半導体装置およびその製造方法
CN101569015B (zh) * 2007-10-15 2011-01-05 松下电器产业株式会社 半导体装置及其制造方法
US7582922B2 (en) * 2007-11-26 2009-09-01 Infineon Technologies Austria Ag Semiconductor device
JP5236281B2 (ja) * 2007-12-27 2013-07-17 ラピスセミコンダクタ株式会社 縦型ｍｏｓｆｅｔの製造方法
US7795691B2 (en) * 2008-01-25 2010-09-14 Cree, Inc. Semiconductor transistor with P type re-grown channel layer
WO2011033550A1 (ja) * 2009-09-15 2011-03-24 株式会社 東芝 半導体装置
JP2011199000A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置およびその製造方法
JP2013182905A (ja) * 2012-02-29 2013-09-12 Toshiba Corp 半導体装置
US20140055901A1 (en) * 2012-08-25 2014-02-27 North Carolina State University Solid state fault isolation devices and methods
US9530844B2 (en) * 2012-12-28 2016-12-27 Cree, Inc. Transistor structures having reduced electrical field at the gate oxide and methods for making same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011023757A (ja) * 2002-10-18 2011-02-03 National Institute Of Advanced Industrial Science & Technology 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法
JP2005175174A (ja) * 2003-12-10 2005-06-30 Shindengen Electric Mfg Co Ltd 絶縁ゲート型バイポーラトランジスタの製造方法
JP2009054765A (ja) * 2007-08-27 2009-03-12 Mitsubishi Electric Corp 炭化珪素半導体装置およびその製造方法
JP2012064741A (ja) * 2010-09-16 2012-03-29 Mitsubishi Electric Corp 半導体装置およびその製造方法

Also Published As

Publication number Publication date
EP2874188A4 (en) 2016-04-13
US9595608B2 (en) 2017-03-14
CN104584221A (zh) 2015-04-29
CN104584221B (zh) 2017-04-19
WO2014125586A1 (ja) 2014-08-21
EP2874188A1 (en) 2015-05-20
US20150162432A1 (en) 2015-06-11
JPWO2014125586A1 (ja) 2017-02-02

Similar Documents

Publication Publication Date Title
JP5900698B2 (ja) 半導体装置
JP6197995B2 (ja) ワイドバンドギャップ絶縁ゲート型半導体装置
JP7059555B2 (ja) 半導体装置
JP5198030B2 (ja) 半導体素子
JP5449094B2 (ja) 半導体装置
JP2005150246A (ja) 半導体装置
JP2005183563A (ja) 半導体装置
US10276654B2 (en) Semiconductor device with parallel PN structures
JP2023101770A (ja) 半導体装置
JP6715567B2 (ja) 半導体装置
JP5324157B2 (ja) 半導体装置およびその製造方法
WO2017038518A1 (ja) 炭化珪素半導体装置
JP6809071B2 (ja) 半導体装置および半導体装置の製造方法
US10777678B2 (en) Semiconductor device
KR101360070B1 (ko) 반도체 소자 및 그 제조 방법
JP7196403B2 (ja) 半導体装置
JP6550869B2 (ja) 半導体装置
JP2017191817A (ja) スイッチング素子の製造方法
JP6211933B2 (ja) 半導体装置
US9356100B2 (en) Semiconductor device
JP2019096794A (ja) 半導体装置
WO2022190444A1 (ja) 電界効果トランジスタ
JP7405230B2 (ja) スイッチング素子
WO2023199570A1 (ja) 半導体装置とその製造方法
WO2024038681A1 (ja) 炭化珪素半導体装置

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160209

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160222

R150 Certificate of patent or registration of utility model

Ref document number: 5900698

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees