JP7089329B2 - 半導体装置とその製造方法 - Google Patents

Description

本明細書が開示する技術は、半導体装置とその製造方法に関する。

非特許文献１には、窒化物半導体層と、窒化物半導体層の一方の主面上に設けられているドレイン電極と、窒化物半導体層の他方の主面上に設けられているソース電極と、を備えた縦型の半導体装置が開示されている。窒化物半導体層は、ｎ型のドリフト領域と、そのドリフト領域上に設けられているｎ型のＪＦＥＴ領域と、そのドリフト領域上に設けられているとともにＪＦＥＴ領域に隣接しているｐ型のボディ領域と、ボディ領域によってＪＦＥＴ領域から隔てられているソース領域を有している。ＪＦＥＴ領域とソース領域を隔てている部分のボディ領域に絶縁ゲートが対向している。

このようなＪＦＥＴ領域を有する縦型の半導体装置では、ＪＦＥＴ領域の上部の電界が高くなるという問題がある。特許文献１は、ＪＦＥＴ領域上にｐ型の電界緩和領域を形成し、ＪＦＥＴ領域の上部の電界を緩和する技術を開示する。

「ホモエピＧａＮ上ノーマリオフ型ＭＯＳＦＥＴの開発」 応用物理 第８６巻 第５号 p.３７６（２０１７）

特開２０１１－６０９３０号公報

特許文献１では、イオン注入技術を利用して、ｐ型の電界緩和領域を形成している。通常、イオン注入工程は、煩雑な処理を必要とし、製造コストの増加の要因となる。このため、窒化物半導体層を備える半導体装置において、イオン注入技術を利用しないで電界緩和領域を形成する技術が必要とされている。

本明細書が開示する半導体装置の製造方法は、第１導電型のドリフト領域上に第２導電型のボディ領域が設けられている窒化物半導体層を準備する工程と、前記ボディ領域を貫通して前記ドリフト領域に達する深さを有する溝を形成する工程と、結晶成長技術を利用して、前記溝内に第１導電型の窒化物半導体を結晶成長させてＪＦＥＴ領域を形成する工程であって、前記ＪＦＥＴ領域の表面に前記ボディ領域の表面よりも深い位置まで侵入するテーパ溝を残存させる、工程と、結晶成長技術を利用して、前記テーパ溝内に第２導電型の窒化物半導体を結晶成長させて電界緩和領域を形成する工程と、を備えることができる。この製造方法によると、結晶成長技術を利用して、前記ＪＦＥＴ領域上に前記電界緩和領域を形成することができる。このため、イオン注入技術を利用しないで前記電界緩和領域を形成することができる。前記テーパ溝の側面は、（１０-１１）、（１０-１２）、（１０-１３）、（１０-１４）、（１０-１５）、（１０-１６）、（１１-２１）、（１１-２２）、（１１-２３）、（１１-２４）、（１１-２５）、（１１-２６）からなる群から選択される少なくとも１つの結晶面を有していてもよい。

本明細書が開示する半導体装置の一実施形態は、窒化物半導体層と、前記窒化物半導体層の一方の主面上に設けられているドレイン電極と、前記窒化物半導体層の他方の主面上に設けられているソース電極と、絶縁ゲート部と、を備えることができる。前記窒化物半導体層は、第１導電型のドリフト領域と、前記ドリフト領域上に設けられている第１導電型のＪＦＥＴ領域と、前記ドリフト領域上に設けられており、前記ＪＦＥＴ領域に隣接している第２導電型のボディ領域と、前記ＪＦＥＴ領域上に設けられており、前記ＪＦＥＴ領域によって前記ボディ領域から隔てられている第２導電型の電界緩和領域と、前記ボディ領域によって前記ＪＦＥＴ領域から隔てられている第１導電型のソース領域と、を有することができる。前記絶縁ゲート部は、前記ＪＦＥＴ領域と前記ソース領域を隔てている部分の前記ボディ領域に対向している。前記ＪＦＥＴ領域と前記電界緩和領域の界面の結晶面が、（１０-１１）、（１０-１２）、（１０-１３）、（１０-１４）、（１０-１５）、（１０-１６）、（１１-２１）、（１１-２２）、（１１-２３）、（１１-２４）、（１１-２５）、（１１-２６）からなる群から選択される少なくとも１つの結晶面を有している。

半導体装置の一実施形態の要部断面図を模式的に示す。 図１の半導体装置の電界緩和領域近傍の要部拡大断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 図１の半導体装置の一製造過程における要部断面図を模式的に示す。 半導体装置の他の実施形態の電界緩和領域近傍の要部拡大断面図を模式的に示す。

図１に、半導体装置１の要部断面図を示す。半導体装置１は、窒化物半導体層２０、窒化物半導体層２０の裏面を被覆するドレイン電極３２、窒化物半導体層２０の表面を被覆するソース電極３４、及び、窒化物半導体層２０の表面上の一部に設けられている絶縁ゲート部３６を備えている。窒化物半導体層２０は、ｎ⁺型のドレイン領域２１、ｎ型のドリフト領域２２、ｎ型のＪＦＥＴ領域２３、ｐ型のボディ領域２４、ｎ型のソース領域２５、及び、ｐ^-型の電界緩和領域２６を有している。

ドレイン領域２１は、窒化物半導体層２０の裏面に位置しており、ドレイン電極３２にオーミック接触している。ドレイン領域２１は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。また、ドレイン領域２１は、ドリフト領域２２とボディ領域２４をエピタキシャル成長するための下地基板でもある。

ドリフト領域２２は、ドレイン領域２１上に設けられており、ドレイン領域２１とＪＦＥＴ領域２３の間、且つ、ドレイン領域２１とボディ領域２４の間に配置されている。ドリフト領域２２は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。

ＪＦＥＴ領域２３は、ドリフト領域２２上に設けられており、ドリフト領域２２の表面から窒化物半導体層２０の表面まで厚み方向に延びており、ドリフト領域２２の表面から突出した形態を有している。換言すると、ＪＦＥＴ領域２３は、窒化物半導体層２０の表面からボディ領域２４を貫通してドリフト領域２２まで延びている。ＪＦＥＴ領域２３は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。

ボディ領域２４は、ドリフト領域２２上に設けられており、ＪＦＥＴ領域２３の側面に隣接している。ボディ領域２４は、ＪＦＥＴ領域２３を間に置いて対向するように配置されている。ボディ領域２４は、ソース電極３４にオーミック接触している。ボディ領域２４は、ｐ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。

ソース領域２５は、ボディ領域２４上に設けられており、窒化物半導体層２０の表面に位置しており、ボディ領域２４によってＪＦＥＴ領域２３から隔てられている。ソース領域２５は、ソース電極３４にオーミック接触している。ソース領域２５は、ｎ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。

電界緩和領域２６は、ＪＦＥＴ領域２３上に設けられており、窒化物半導体層２０の表面に位置しており、ＪＦＥＴ領域２３によってボディ領域２４から隔てられている。電界緩和領域２６は、絶縁ゲート部３６の底面に接している。電界緩和領域２６は、ｐ型不純物を含む窒化ガリウム（ＧａＮ）を材料としている。

図２に、電界緩和領域２６近傍の拡大要部断面図を示す。電界緩和領域２６は、窒化物半導体層２０の表面から深さ方向に沿って先細りのテーパ形状を有しており、この例では断面三角形状である。このような特徴的な形状は、後述する製造方法によるものである。また、この例では、断面三角形状であるが、製造条件によっては断面五角形状、あるいは、それ以上の複数の結晶面で構成された先細りのテーパ形状と成り得る。詳細については、後述の製造方法で説明する。この例では、ドリフト領域２２とＪＦＥＴ領域２３の界面Ｓ１の結晶面は（０００１）面である。ＪＦＥＴ領域２３とボディ領域２４の界面Ｓ２の結晶面が（１０-１０）のとき、ＪＦＥＴ領域２３と電界緩和領域２６の界面Ｓ３の結晶面が（１０-１１）又は（１０-１２）である。あるいは、ＪＦＥＴ領域２３とボディ領域２４の界面Ｓ２の結晶面が（１１-２０）のとき、ＪＦＥＴ領域２３と電界緩和領域２６の界面Ｓ３の結晶面が（１１-２２）である。

図１に戻る。絶縁ゲート部３６は、窒化物半導体層２０の表面上の一部に設けられており、酸化シリコンのゲート絶縁膜３６ａ及びポリシリコンのゲート電極３６ｂを有している。ゲート電極３６ｂは、ゲート絶縁膜３６ａを介して窒化物半導体層２０の表面に対向しており、特に、電界緩和領域２６、ＪＦＥＴ領域２３、及び、ＪＦＥＴ領域２３とソース領域２５を隔てる部分のボディ領域２４にゲート絶縁膜３６ａを介して対向している。

次に、半導体装置１の動作を説明する。使用時には、ドレイン電極３２に正電圧が印加され、ソース電極３４が接地される。ゲート電極３６ｂにゲート閾値電圧よりも高い正電圧が印加されると、ＪＦＥＴ領域２３とソース領域２５を隔てる部分のボディ領域２４に反転層のチャネルが形成され、半導体装置１がターンオンする。このとき、ソース領域２５からチャネルを経由してＪＦＥＴ領域２３に電子が流入する。ＪＦＥＴ領域２３に流入した電子は、そのＪＦＥＴ領域２３を縦方向に流れてドレイン電極３２に向かう。これにより、ドレイン電極３２とソース電極３４が導通する。電界緩和領域２６はボディ領域２４から離反しており、電界緩和領域２６とボディ領域２４の間にＪＦＥＴ領域２３が存在している。このため、電界緩和領域２６は、電流経路を阻害する位置には設けられておらず、オン抵抗の増大が抑えられている。

ゲート電極３６ｂが接地されると、反転層が消失し、半導体装置１がターンオフする。このとき、ＪＦＥＴ領域２３内にボディ領域２４から空乏層が伸びてくる。さらに、ＪＦＥＴ領域２３内に電界緩和領域２６からも空乏層が伸びてくる。これにより、ＪＦＥＴ領域２３が良好に空乏化され、ＪＦＥＴ領域２３の電界が緩和される。特に、ＪＦＥＴ領域２３の上部に電界緩和領域２６が設けられていることにより、この部分の電界が緩和される。仮に、電界緩和領域２６が設けられていないとすると、ＪＦＥＴ領域２３の上部の電界が高くなり、ゲート絶縁膜３６ａの絶縁破壊が懸念される。半導体装置１では、電界緩和領域２６が設けられていることにより、ゲート絶縁膜３６ａに加わる電界が緩和され、ゲート絶縁膜３６ａの絶縁破壊が抑えられる。

（半導体装置の製造方法）
次に、半導体装置１の製造方法を説明する。まず、図３に示されるように、エピタキシャル成長技術を利用して、ｎ型ＧａＮのＧａＮ基板であるドレイン領域２１の表面からｎ型ＧａＮのドリフト領域２２及びｐ型ＧａＮのボディ領域２４をこの順で積層し、窒化物半導体層２０を準備する。必要に応じて、ドレイン領域２１（ＧａＮ基板）とドリフト領域２２の間に、ｎ型ＧａＮのバッファ層を形成してもよい。

次に、図４に示されるように、ドライエッチング技術を利用して、窒化物半導体層２０の表面からボディ領域２４を貫通してドリフト領域２２に達する深さを有する溝ＴＲ１を形成する。溝ＴＲ１の底面には、ドリフト領域２２が露出する。なお、この例では、溝ＴＲ１がボディ領域２４と同一深さで形成されているが、ドリフト領域２２の一部に侵入する深さで形成されてもよい。溝ＴＲ１の底面は、窒化物半導体層２０の表面に対して平行に延びている。溝ＴＲ１の底面は、図２に示す界面Ｓ１に相当しており、その結晶面は（０００１）である。溝ＴＲ１の側面は、窒化物半導体層２０の表面に対して垂直方向に延びている。溝ＴＲ１の側面は、図２に示す界面Ｓ２に相当しており、その結晶面は（１０-１０）又は（１１-２０）である。

次に、図５に示されるように、エピタキシャル成長技術を利用して、溝ＴＲ１内にｎ型ＧａＮを結晶成長させ、ＪＦＥＴ領域２３を形成する。成長温度は８００～１１００℃であり、原料ガスにはトリメチルガリウムとアンモニアが用いられ、キャリアガスには水素又は窒素が用いられる。この結晶成長工程では、ｎ型ＧａＮが溝ＴＲ１内を完全に充填する前に結晶成長を停止する。これにより、ＪＦＥＴ領域２３の表面にテーパ溝ＴＲ２が形成される。このテーパ溝ＴＲ２は、ボディ領域２４の表面よりも深い位置まで侵入しているとともにドリフト領域２２の表面よりも浅い。このテーパ溝ＴＲ２の側面は、結晶成長する過程で現れるファセット面である。溝ＴＲ１の側面の結晶面が（１０-１０）のとき、テーパ溝ＴＲ２の側面の結晶面は、（１０-１１）又は（１０-１２）である。また、溝ＴＲ１の側面の結晶面が（１１-２０）のとき、テーパ溝ＴＲ２の側面の結晶面は、（１１-２２）である。このようなファセット面が現れると、そのファセット面に垂直方向の結晶成長速度が遅いことから、特徴的な形態を有するテーパ溝ＴＲ２が形成される。

次に、図６に示されるように、エピタキシャル成長技術を利用して、ＪＦＥＴ領域２３の表面にｐ型ＧａＮを結晶成長させ、電界緩和領域２６を形成する。成長温度は８００～１１００℃であり、原料ガスにはトリメチルガリウムとアンモニアが用いられ、キャリアガスには水素又は窒素が用いられる。なお、図５のＪＦＥＴ領域２３の結晶成長工程と図６の電界緩和領域２６の結晶成長工程は、結晶成長途中でドーパントガスを切り換えることで連続して実施してもよい。電界緩和領域２６は、テーパ溝ＴＲ２を充填するように形成される。

次に、図７に示されるように、ＣＭＰ（Chemical Mechanical Polishing）技術を利用して、ボディ領域２４の表面上に成膜されたｎ型ＧａＮ及びｐ型ＧａＮを除去し、ＪＦＥＴ領域２３、ボディ領域２４及び電界緩和領域２６の表面を平坦化する。これにより、ＪＦＥＴ領域２３、ボディ領域２４及び電界緩和領域２６が、窒化物半導体層２０の表面に露出することができる。

最後に、既知の製造技術を利用して、ソース領域２５、ゲート絶縁膜３６ａ、ゲート電極３６ｂ、ドレイン電極３２及びソース電極３４を形成することで、図１に示す半導体装置１を製造することができる。

上記製造方法によると、エピタキシャル成長技術を利用して、電界緩和領域２６を形成することができる。このため、イオン注入技術を利用しないで電界緩和領域２６を形成することができる。また、上記製造方法では、ＪＦＥＴ領域２３を結晶成長して形成されたテーパ溝ＴＲ２内に電界緩和領域２６が結晶成長して形成されるので、電界緩和領域２６をＪＦＥＴ領域２３の上部の中央付近に形成することができる。電流経路を阻害することなく、さらに、ゲート絶縁膜３６ａの電界緩和に有効な位置に、電界緩和領域２６を形成することができる。

上記で説明した電界緩和領域２６は、断面三角形状の形態を有していた。しかしながら、ＪＦＥＴ領域２３を結晶成長するときの溝ＴＲ１の幅、及び、ＪＦＥＴ領域２３を結晶成長するときの製造条件によっては、ＪＦＥＴ領域２３を結晶成長する過程で複数のファセット面が現れることもあり、この場合は、図８に示すような電界緩和領域１２６が形成され得る。電界緩和領域１２６は、窒化物半導体層２０の表面から深さ方向に沿って先細りのテーパ形状を有しており、断面五角形状である。この例では、ＪＦＥＴ領域２３と電界緩和領域１２６の界面Ｓ４，Ｓ５が２種類の結晶面で構成されている。ＪＦＥＴ領域２３とボディ領域２４の界面Ｓ２の結晶面が（１０-１０）のとき、ＪＦＥＴ領域２３と電界緩和領域１２６の界面Ｓ４，Ｓ５の結晶面は、（１０-１１）、（１０-１２）、（１０-１３）、（１０-１４）、（１０-１５）、（１０-１６）から選択される２種類である。あるいは、ＪＦＥＴ領域２３とボディ領域２４の界面Ｓ２の結晶面が（１１-２０）のとき、ＪＦＥＴ領域２３と電界緩和領域１２６の界面Ｓ４，Ｓ５の結晶面は、（１１-２１）、（１１-２２）、（１１-２３）、（１１-２４）、（１１-２５）、（１１-２６）から選択される２種類である。このような複数の結晶面で構成される電界緩和領域１２６も、上記で説明した電界緩和領域２６と同様の作用効果を発揮することができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

１：半導体装置
２０：窒化物半導体層
２１：ドレイン領域
２２：ドリフト領域
２３：ＪＦＥＴ領域
２４：ボディ領域
２５：ソース領域
２６，１２６：電界緩和領域
３２：ドレイン電極
３４：ソース電極
３６：絶縁ゲート部
３６ａ：ゲート絶縁膜
３６ｂ：ゲート電極

Claims (3)

1. 第１導電型のドリフト領域上に第２導電型のボディ領域が設けられている窒化物半導体層を準備する工程と、
   前記ボディ領域を貫通して前記ドリフト領域に達する深さを有する溝を形成する工程と、
   結晶成長技術を利用して、前記溝内に第１導電型の窒化物半導体を結晶成長させてＪＦＥＴ領域を形成する工程であって、前記ＪＦＥＴ領域の表面に前記ボディ領域の表面よりも深い位置まで侵入するテーパ溝を残存させる、工程と、
   結晶成長技術を利用して、前記テーパ溝内に第２導電型の窒化物半導体を結晶成長させて電界緩和領域を形成する工程と、を備える、半導体装置の製造方法。
2. 前記テーパ溝の側面は、（１０-１１）、（１０-１２）、（１０-１３）、（１０-１４）、（１０-１５）、（１０-１６）、（１１-２１）、（１１-２２）、（１１-２３）、（１１-２４）、（１１-２５）、（１１-２６）からなる群から選択される少なくとも１つの結晶面を有する、請求項１に記載の半導体装置の製造方法。
3. 窒化物半導体層と、
   前記窒化物半導体層の一方の主面上に設けられているドレイン電極と、
   前記窒化物半導体層の他方の主面上に設けられているソース電極と、
   絶縁ゲート部と、を備えており、
   前記窒化物半導体層は、
   第１導電型のドリフト領域と、
   前記ドリフト領域上に設けられている第１導電型のＪＦＥＴ領域と、
   前記ドリフト領域上に設けられており、前記ＪＦＥＴ領域に隣接している第２導電型のボディ領域と、
   前記ＪＦＥＴ領域上に設けられており、前記ＪＦＥＴ領域によって前記ボディ領域から隔てられている第２導電型の電界緩和領域と、
   前記ボディ領域によって前記ＪＦＥＴ領域から隔てられている第１導電型のソース領域と、
   を有しており、
   前記絶縁ゲート部は、前記ＪＦＥＴ領域と前記ソース領域を隔てている部分の前記ボディ領域に対向しており、
   前記ＪＦＥＴ領域と前記電界緩和領域の界面の結晶面が、（１０-１１）、（１０-１２）、（１０-１３）、（１０-１４）、（１０-１５）、（１０-１６）、（１１-２１）、（１１-２２）、（１１-２３）、（１１-２４）、（１１-２５）、（１１-２６）からなる群から選択される少なくとも１つの結晶面を有する、半導体装置。

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