JP2010251737A - 半導体基板、半導体装置及び半導体基板の製造方法 - Google Patents

半導体基板、半導体装置及び半導体基板の製造方法 Download PDF

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Abstract

【課題】所望の電気的特性を得やすい半導体基板、半導体装置及び半導体基板の製造方法を提供すること。
【解決手段】半導体基板の製造方法は、第１エピタキシャル層を形成する第１エピタキシャル層形成工程Ｓ１と、第１エピタキシャル層にトレンチを形成するトレンチ形成工程Ｓ２と、第１エピタキシャル層及びトレンチ内にエピタキシャル層を、異なる成長速度を含む複数の成長条件を用いて、トレンチ内を埋めるように形成し、複数の成長条件のそれぞれにおいてエピタキシャル層に取り込まれるドーパント濃度を一定にするエピタキシャル層形成工程Ｓ３、Ｓ４、Ｓ５と備える。
【選択図】図２

Description

本発明は、半導体基板、半導体装置及び半導体基板の製造方法に関する。
従来、パワーエレクトロニクス分野において、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、高速スイッチング機能を有するスイッチング素子として用いられている。パワーＭＯＳＦＥＴの構造の一例としては、スーパージャンクション構造が挙げられる。
スーパージャンクション構造とは、ソースとドレインとを接続する導電層において、ｎ型層とｐ型層とを交互に形成した構造である。スーパージャンクション構造では、空乏層がｎ型層とｐ型層との界面に形成される。このため、ソースとドレインとの間の電界は、ソースからドレインに向かう方向だけでなく、ｎ型層からｐ型層へ向かう方向にも形成されるため、ソースとドレインとの間の電界が導電層の特定の部分に集中しない。したがって、スーパージャンクション構造は、高い耐電圧性能を得ることができる。
このようなスーパージャンクション構造を形成する際に用いられる半導体基板の製造方法として、エピタキシャル層にトレンチを形成し、形成したトレンチ内に複数のエピタキシャル層を形成する方法が提案されている（例えば、特許文献１及び２参照）。
特開２００５−２９４７１１号公報 特開２００５−３１７９０５号公報
しかしながら、特許文献１及び２に記載された方法では、エピタキシャル層を形成する際の温度が変化するため、形成されたエピタキシャル層それぞれのドーパント濃度が変化してしまい、所望の電気的特性（例えば、抵抗率）を得ることができない場合があった。
本発明は、所望の電気的特性を得やすい半導体基板、半導体装置及び半導体基板の製造方法を提供することを目的とする。
（１）本発明の半導体基板の製造方法は、第１導電型の半導体基板に、前記第１導電型のドーパントガスを導入して第１エピタキシャル層を形成する第１エピタキシャル層形成工程と、前記第１エピタキシャル層にトレンチを形成するトレンチ形成工程と、前記第１エピタキシャル層及び前記トレンチ内に、前記第１導電型とは異なる第２導電型のエピタキシャル層を、異なる成長速度を含む複数の成長条件を用いて、前記トレンチ内を埋めるように形成し、前記複数の成長条件のそれぞれにおいて前記エピタキシャル層に取り込まれる前記第２導電型のドーパント濃度を一定にするエピタキシャル層形成工程と備える。
（２）前記複数の成長条件は、前記エピタキシャル層の成長温度を含み、前記成長速度は、前記エピタキシャル層の成長温度を変動させることにより、変化することが好ましい。
（３）前記複数の成長条件は、前記エピタキシャル層及び前記トレンチ内に導入される前記第２導電型のドーパントガスの流量を含み、前記成長速度は、原料ガスの流量の変動させることにより、変化することが好ましい。
（４）本発明の半導体基板の製造方法は、第１導電型の半導体基板に、前記第１導電型のドーパントガスを導入して第１エピタキシャル層を形成する第１エピタキシャル層形成工程と、前記第１エピタキシャル層にトレンチを形成するトレンチ形成工程と、前記第１エピタキシャル層及び前記トレンチ内に、所定の第１温度の雰囲気中において、前記第１導電型とは異なる第２導電型のドーパントガスを所定の第１のドーパントガス流量で導入して第２エピタキシャル層を形成する第２エピタキシャル層形成工程と、前記第２エピタキシャル層に、前記第１温度よりも温度が低い第２温度の雰囲気中において、前記第２導電型のドーパントガスを前記第１のドーパントガス流量よりも多い第２のドーパントガス流量で導入して前記トレンチ内を埋めるように第３エピタキシャル層を形成する第３エピタキシャル層形成工程と、前記第２エピタキシャル層及び前記第３エピタキシャル層に、前記第２温度よりも温度の高い第３温度の雰囲気中において、前記第２導電型のドーパントガスを前記第２のドーパントガス流量よりも少ない第３のドーパントガス流量で導入して第４エピタキシャル層を形成する第４エピタキシャル層形成工程とを備える。
（５）本発明の半導体基板の製造方法は、第１導電型の半導体基板に、前記第１導電型のドーパントガスを導入して第１エピタキシャル層を形成する第１エピタキシャル層形成工程と、前記第１エピタキシャル層にトレンチを形成するトレンチ形成工程と、前記第１エピタキシャル層及び前記トレンチ内に、所定の第１温度の雰囲気中において、前記第１導電型とは異なる第２導電型のドーパントガスを所定の第１のドーパントガス流量で導入して第２エピタキシャル層を形成する第２エピタキシャル層形成工程と、前記第２エピタキシャル層に、前記第１温度よりも温度が低い第２温度の雰囲気中において、前記第２導電型のドーパントガスを前記第１のドーパントガス流量よりも多い第２のドーパントガス流量で導入して前記トレンチ内を埋めるように第３エピタキシャル層を形成する第３エピタキシャル層形成工程とを備える。
（６）本発明の半導体基板の製造方法は、第１導電型の半導体基板に、前記第１導電型のドーパントガスを導入して第１エピタキシャル層を形成する第１エピタキシャル層形成工程と、前記第１エピタキシャル層にトレンチを形成するトレンチ形成工程と、前記第１エピタキシャル層及び前記トレンチ内に、所定の第１温度の雰囲気中において、前記第１導電型とは異なる第２導電型のドーパントガスを所定の第１ドーパントガス流量で導入して第２エピタキシャル層を形成する第２エピタキシャル層形成工程と、前記第２エピタキシャル層に、前記第１温度よりも温度が高い第２温度の雰囲気中において、前記第２導電型のドーパントガスを前記第１のドーパントガス流量よりも少ない第２のドーパントガス流量で導入して前記トレンチ内を埋めるように第３エピタキシャル層を形成する第３エピタキシャル層形成工程とを備える。
（７）前記第２エピタキシャル層、前記第３エピタキシャル層及び前記第４エピタキシャル層のドーパント量は、前記第２導電型のドーパントガスの流量を変動させることにより、変化することが好ましい。
（８）前記第２エピタキシャル層、前記第３エピタキシャル層及び前記第４エピタキシャル層のドーパント量は、前記第２導電型のドーパントガスの濃度が異なる複数のガスボンベを用いることにより、変化することが好ましい。
（９）前記第２エピタキシャル層、前記第３エピタキシャル層及び前記第４エピタキシャル層のうちの一又は複数は、前記雰囲気中において、原料ガス及びハロゲン化物ガスを同時に供給して形成されることが好ましい。
（１０）前記第２エピタキシャル層、前記第３エピタキシャル層及び前記第４エピタキシャル層のドーパント量は、実質的に同一であることが好ましい。
（１１）前記第３エピタキシャル層形成工程では、前記第２エピタキシャル層形成工程及び前記第４エピタキシャル層形成工程に対して、前記雰囲気中におけるハロゲン化物ガスの流量が多いことが好ましい。
（１２）本発明の半導体基板は、前記半導体基板の製造方法により製造された半導体基板である。
（１３）本発明の半導体装置は、前記半導体基板を用いた半導体装置である。
本発明によれば、所望の電気的特性を得やすい半導体基板、半導体装置及び半導体基板の製造方法を提供することができる。
本発明の半導体基板の一実施形態を模式的に示す部分断面図である。 本発明の半導体基板の製造方法の一実施形態を示すフローチャートである。 図２に示す半導体基板の製造方法において、半導体基板１の断面の変化を順次示す部分断面図である。 図２に示す半導体基板の製造方法において、半導体基板１の断面の変化を順次示す部分断面図である。 図２に示す半導体基板の製造方法において、半導体基板１の断面の変化を順次示す部分断面図である。 図２に示す半導体基板の製造方法において、半導体基板１の断面の変化を順次示す部分断面図である。 図２に示す半導体基板の製造方法において、半導体基板１の断面の変化を順次示す部分断面図である。 本発明の半導体装置の一実施形態を模式的に示す部分断面図である。 本発明の半導体装置の他の実施形態を模式的に示す部分断面図である。
本発明の半導体基板について図面を参照しながら説明する。図１は、本発明の半導体基板の一実施形態を模式的に示す部分断面図である。
図１に示すように、本実施形態の半導体基板１は、シリコン基板１０の上に第１エピタキシャル層１１が形成され、第１エピタキシャル層１１にトレンチ１２が複数形成されている。そして、トレンチ１２内に第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５が順次形成されている。また、第４エピタキシャル層１５は、第１エピタキシャル層１１の上にも形成されている。
シリコン基板１０は、単結晶シリコンに高濃度のｎ型のドーパントが導入されているｎ＋型のシリコン基板である。
第１エピタキシャル層１１は、シリコン基板１０の上に形成されている。第１エピタキシャル層１１は、シリコン基板１０より低い濃度のｎ型のドーパントが導入されているｎ型シリコンのエピタキシャル層である。
トレンチ１２は、第１エピタキシャル層１１に複数形成されている。トレンチ１２の底面は、シリコン基板１０の主表面である。また、トレンチ１２は、略四角柱形状である。また、トレンチ１２の側面は、第１エピタキシャル層１１の内側面である。
第２エピタキシャル層１３は、第１エピタキシャル層１１の主表面及びトレンチ１２内に形成されている。また、第２エピタキシャル層１３は、ｐ型のドーパントが導入されているｐ型シリコンのエピタキシャル層である。
第３エピタキシャル層１４は、第２エピタキシャル層１３の上に形成されている。また、第２エピタキシャル層１３は、ｐ型のドーパントが導入されているｐ型シリコンのエピタキシャル層である。トレンチ１２の一部を残したほぼ全体は、第２エピタキシャル層１３及び第３エピタキシャル層１４によって埋められている。
第４エピタキシャル層１５は、第１エピタキシャル層１１の主表面に形成された第２エピタキシャル層１３の主表面及び第３エピタキシャル層１４の主表面、並びにトレンチ１２の埋められていない残りの一部に形成されている。また、第４エピタキシャル層１５は、ｐ型のドーパントが導入されているｐ型シリコンのエピタキシャル層である。
ここで、第１エピタキシャル層１１は、Ｐ（リン）、Ａｓ（ヒ素）、Ｓｂ（アンチモン）等のドーパントが導入されたｎ型のエピタキシャル層からなる。また、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５は、Ｂ（ホウ素）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等のドーパントが導入されたｐ型のエピタキシャル層からなる。
第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５の導電型は、第１エピタキシャル層１１とは異なる導電型である。「異なる導電型」とは、ｎ型に対するｐ型、又はｐ型に対するｎ型を意味する。したがって、例えば、第１エピタキシャル層１１がｎ型であれば、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５はｐ型である。
このように半導体基板１は、シリコン基板１０の上にｎ型の第１エピタキシャル層１１と、ｐ型の第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５とが交互に形成されたスーパージャンクション構造を有する。
ここで、第１エピタキシャル層１１の幅をＨ１（μｍ）、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５の幅をＨ２（μｍ）、第１エピタキシャル層１１のキャリア濃度をＣ１（ｃｍ−３）、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５のキャリア濃度をＣ２（ｃｍ−３）とすると、第１エピタキシャル層１１の幅Ｈ１、又は第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５の幅Ｈ２のいずれか一方又は双方が、Ｃ１×Ｈ１＝Ｃ２×Ｈ２の関係を満たすように形成される。そのため、第１エピタキシャル層１１に含まれるドーパント量と第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５に含まれるドーパント量とが略同一になる。したがって、ｎ型の第１エピタキシャル層１１と、ｐ型の第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５とによるｐｎ接合から空乏層が生じてドリフト領域が完全に空乏化され、耐電圧性能を維持することができる。
次に、本実施形態の半導体基板の製造方法について、図２及び図３を参照しながら説明する。図２は、本発明の半導体基板の製造方法の一実施形態を示すフローチャートである。図３Ａ〜図３Ｅは、図２に示す半導体基板の製造方法において、半導体基板１の変化を順次示す部分断面図である。
図２に示すように、本実施形態の半導体基板の製造方法は、第１エピタキシャル層形成工程Ｓ１と、トレンチ形成工程Ｓ２と、第２エピタキシャル層形成工程Ｓ３と、第３エピタキシャル層形成工程Ｓ４と、第４エピタキシャル層形成工程Ｓ５と、を備える。以下、各工程（Ｓ１〜Ｓ５）について、図３を適宜参照しながら説明する。
（Ｓ１）第１エピタキシャル層形成工程
図３Ａに示すように、ｎ＋型のシリコン基板１０の上に、原料ガスを供給しながら、ｎ型のドーパントガスを導入して、これらの原料ガス及びドーパントガスを含む雰囲気中で、第１エピタキシャル層１１を形成する。
ここで、原料ガス（シリコンソースガス）としては、ＳｉＨ４（モノシラン）、ジシラン（Ｓｉ２Ｈ６）、ＳｉＨ２Ｃｌ２（ジクロロシラン）、ＳｉＨＣｌ３（トリクロロシラン）、ＳｉＣｌ４（四塩化シリコン）等が例示される。
ドーパントガスとしては、ｎ型のエピタキシャル層の形成する場合には、ｎ型のドーパントであるリン（Ｐ）を含有するホスフィン（ＰＨ３）、アルシン（ＡｓＨ３）が例示される。一方、ｐ型エピタキシャル層を形成する場合には、ｐ型のドーパントであるホウ素（Ｂ）を含有するジボラン（Ｂ２Ｈ６）、三塩化ホウ素（ＢＣｌ３）が例示される。なお、原料ガス及びドーパントガスについては、後述の第２エピタキシャル層形成工程Ｓ３、第３エピタキシャル層形成工程Ｓ４及び第４エピタキシャル層形成工程Ｓ５においても同様である。
また、第１エピタキシャル層１１、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５を形成する手段としては、特に限定されないが、例えば、化学気相成長法（ＣＶＤ）、物理気相成長法（ＰＶＤ）、分子線エピタキシー法（ＭＢＥ）等を用いることが好ましい。
（Ｓ２）トレンチ形成工程
図３Ｂに示すように、第１エピタキシャル層形成工程Ｓ１により形成された第１エピタキシャル層１１の上の所定位置にフォトリソグラフィを用いて、レジストパターンを形成する。そして、第１エピタキシャル層１１における、レジストパターンの形成されていない領域を、例えば、反応性イオンエッチングによりエッチングして、トレンチ１２を形成する。そして、レジストパターンを除去することで、図３Ｂに示すトレンチ１２が得られる。
（Ｓ３）第２エピタキシャル層形成工程
図３Ｃに示すように、トレンチ形成工程Ｓ２を経た後、第１エピタキシャル層１１及びトレンチ１２内に、原料ガスと、ハロゲン化物ガスとを供給しながら、ｐ型のドーパントガスを導入して、これらの原料ガス、ハロゲン化物ガス及びドーパントガスを含む雰囲気中で、第２エピタキシャル層１３を形成する。原料ガス、ハロゲン化物ガス及びドーパントガスを含む雰囲気中の温度は、約９５０〜１０００℃（所定の第１温度）であることが好ましく、ドーパントガスの流量（所定の第１のドーパントガス流量）は、１００〜３００ｓｃｃｍ（Ｓｔａｎｄａｒｄ Ｃｕｂｉｃ Ｃｅｎｔｉ ｍｅｔｅｒ ｐｅｒ Ｍｉｎｕｔｅ）であることが好ましい。さらに、第２エピタキシャル層１３のドーパント量（第１のドーパント量）は、１×１０１５〜１×１０１７（ｃｍ−３）であることが好ましい。
本実施形態において、ドーパント量とは、ドーパントガスがエピタキシャル層内に取り込まれる前には、ドーパントガスの流量及びドーパントガスの濃度によって規定される値であり、ドーパントガスがエピタキシャル層に取り込まれた後には、エピタキシャル層の結晶格子中のドーパント原子の密度によって規定される値である。
ハロゲン化物ガスとしては、例えば、ＨＣｌ（塩化水素）、Ｃｌ２（塩素）、Ｆ２（フッ素）、ＣｌＦ３（三フッ化塩素）、ＨＦ（フッ化水素）、ＨＢｒ（臭化水素）等が例示される。なお、ハロゲン化物ガスについては、後述の第３エピタキシャル層形成工程Ｓ４及び第４エピタキシャル層形成工程Ｓ５においても同様である。
そして、原料ガスと、ハロゲン化物ガスとを供給した場合、ハロゲン化物ガスは、トレンチ１２内のエッチングガスとして機能する。ハロゲン化物ガスによるトレンチ１２の底面部のエッチング速度は、トレンチ１２の開口部のエッチング速度よりも遅いため、エピタキシャル層の形成速度は、トレンチ１２の開口部よりも底面部のほうが速くなる。したがって、トレンチ１２内に形成される第２エピタキシャル層１３にボイドが発生することを抑制できる。
（Ｓ４）第３エピタキシャル層形成工程
図３Ｄに示すように、第２エピタキシャル層形成工程Ｓ３を経た後、第２エピタキシャル層１３の上に、原料ガスと、ハロゲン化物ガスとを供給しながら、ｐ型のドーパントガスを導入して、これらの原料ガス、ハロゲン化物ガス及びドーパントガスを含む雰囲気中で、第３エピタキシャル層１４を、トレンチ１２内を埋めるように形成する。このとき、第３エピタキシャル層１４は、第２エピタキシャル層１３上におけるトレンチ１２以外の部分にも形成される。原料ガス、ハロゲン化物ガス及びドーパントガスを含む雰囲気中の温度は、第２エピタキシャル層形成工程Ｓ３における雰囲気中の温度よりも温度が低い約９００〜９５０℃（第２温度）である。また、ｐ型のドーパントガスの流量（第２のドーパントガス流量）は、第２エピタキシャル層形成工程Ｓ３におけるｐ型のドーパントガスの流量よりも流量が多い１１０〜３６０ｓｃｃｍである。さらに、第３エピタキシャル層１４のドーパント量（第２のドーパント量）は、１×１０１５〜１×１０１７（ｃｍ−３）であることが好ましい。
なお、第２エピタキシャル層形成工程Ｓ３における雰囲気中の温度と、第３エピタキシャル層形成工程Ｓ４における雰囲気中の温度との差は、１０℃以上であることが好ましく、５０℃以上であることがより好ましい。
また、第２エピタキシャル層形成工程Ｓ３におけるｐ型のドーパントガスの流量と、第３エピタキシャル層形成工程Ｓ４におけるｐ型のドーパントガスの流量との差は、５ｓｃｃｍ以上であることが好ましく、３０ｓｃｃｍ以上であることがより好ましい。
第３エピタキシャル層形成工程Ｓ４を経ることで、トレンチ１２は、一部を残したほぼ全体が、第２エピタキシャル層１３及び第３エピタキシャル層１４により埋められる。ここで、第３エピタキシャル層形成工程Ｓ４における雰囲気中の温度は、第２エピタキシャル層形成工程Ｓ３における雰囲気中の温度よりも温度が低い。そのため、第３エピタキシャル層１４にボイドや結晶欠陥が発生することを抑制できる。
（Ｓ５）第４エピタキシャル層形成工程
図３Ｅに示すように、第３エピタキシャル層形成工程Ｓ４を経た後、第２エピタキシャル層１３及び第３エピタキシャル層１４の上に、原料ガスと、ハロゲン化物ガスとを供給しながら、ｐ型のドーパントガスを導入して、これらの原料ガス、ハロゲン化物ガス及びドーパントガスを含む雰囲気中で、第４エピタキシャル層１５を形成する。原料ガス、ハロゲン化物ガス及びドーパントガスを含む雰囲気中の温度は、第２エピタキシャル層形成工程Ｓ３における雰囲気中の温度よりも温度が高い約９５０〜１０００℃（第３温度）である。また、ｐ型のドーパントガスの流量（第３のドーパントガス流量）は、第３エピタキシャル層形成工程Ｓ４におけるｐ型のドーパントガスの流量よりも流量が少ない１００〜３００ｓｃｃｍである。さらに、第４エピタキシャル層１５のドーパント量（第３のドーパント量）は、１×１０１５〜１×１０１７（ｃｍ−３）であることが好ましい。
なお、第４エピタキシャル層形成工程Ｓ５における雰囲気中の温度と、第３エピタキシャル層形成工程Ｓ４における雰囲気中の温度との差は、１０℃以上であることが好ましく、５０℃以上であることがより好ましい。
また、第４エピタキシャル層形成工程Ｓ５におけるｐ型のドーパントガスの流量と、第３エピタキシャル層形成工程Ｓ４におけるｐ型のドーパントガスの流量との差は、５ｓｃｃｍ以上であることが好ましく、３０ｓｃｃｍ以上であることがより好ましい。
また、上述した実施形態では、シリコン基板１０及び第１エピタキシャル層１１の導電型は、ｎ型であり、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５の導電型は、ｐ型であったが、本発明はこれに制限されない。例えば、シリコン基板１０及び第１エピタキシャル層１１の導電型が、ｐ型であり、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５の導電型は、ｎ型であってもよい。
この場合には、第３エピタキシャル層形成工程Ｓ４におけるｎ型のドーパントガスの流量は、第２エピタキシャル層形成工程Ｓ３におけるｎ型のドーパントガスの流量よりも少なくなる。また、第４エピタキシャル層形成工程Ｓ５におけるｎ型のドーパントガスの流量は、第３エピタキシャル層形成工程Ｓ４におけるｎ型のドーパントガスの流量よりも多くなる。
上述したように、本実施形態の半導体基板の製造方法は、第１エピタキシャル層１１及びトレンチ１２内に、ｐ型の第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５を、異なる成長速度を含む複数の成長条件を用いて、トレンチ１２内を埋めるように形成する。この場合に、本実施形態の半導体基板の製造方法は、複数の成長条件のそれぞれにおいて、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５に取り込まれるｐ型のドーパント濃度を一定にする。
ここで、複数の成長条件は、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５の成長温度を含む。上述した成長速度は、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５の成長温度を変動させることにより、変化する。
また、複数の成長条件は、トレンチ１２内、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５に導入されるｐ型のドーパントガスの流量を含んでいてもよい。この場合、成長速度は、原料ガス（シリコンソースガス）の流量の変動させることにより、変化する。
具体的には、第２エピタキシャル層形成工程Ｓ３及び第４エピタキシャル層形成工程Ｓ５の雰囲気中の温度（約９５０〜１０００℃）は、第３エピタキシャル層形成工程Ｓ４の温度（約９００〜９５０℃）よりも高い温度である。そのため、第２エピタキシャル層形成工程Ｓ３及び第４エピタキシャル層形成工程Ｓ５では、第２エピタキシャル層１３及び第４エピタキシャル層１５を形成する速度が速くなるため、スループットを向上させることができる。
また、第２エピタキシャル層形成工程Ｓ３及び第４エピタキシャル層形成工程Ｓ５の雰囲気中の温度（約９５０〜１０００℃）は、第３エピタキシャル層形成工程Ｓ４の雰囲気中の温度（約９００〜９５０℃）よりも高い温度であるため、第３エピタキシャル層１４のドーパント濃度は、第２エピタキシャル層１３及び第４エピタキシャル層１５のドーパント濃度よりも低くなる傾向がある。よって、ドーパント濃度の変動を抑制するために、第３エピタキシャル層形成工程Ｓ４におけるドーパントガスの流量は、第２エピタキシャル層形成工程Ｓ３及び第４エピタキシャル層形成工程Ｓ５におけるドーパントガスの流量よりも多くなっている。
また、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５のうちの一又は複数は、雰囲気中において、原料ガス及びハロゲン化物ガスを同時に供給して形成されることが好ましい。具体的には、例えば第２エピタキシャル層１３及び第３エピタキシャル層１４は、第２エピタキシャル層形成工程Ｓ３及び第３エピタキシャル層形成工程Ｓ４の雰囲気中において、原料ガス及びハロゲン化物ガスを同時に供給して形成される。
また、第３エピタキシャル層形成工程Ｓ４では、第２エピタキシャル層形成工程Ｓ３及び第４エピタキシャル層形成工程Ｓ５に対して、雰囲気中におけるハロゲン化物ガスの流量が多いことがより好ましい。
そして、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５のドーパント濃度又はドーパント量は、実質的に同一であることが好ましい。なお、ドーパント濃度が実質的に同一であるとは、ドーパント濃度の差が±５％以内であることをいう。
本実施形態の半導体基板の製造方法によれば、例えば以下の効果が奏される。
本実施形態の半導体基板の製造方法は、第１エピタキシャル層１１を形成する第１エピタキシャル層形成工程Ｓ１と、第１エピタキシャル層にトレンチを形成するトレンチ形成工程Ｓ２と、第１エピタキシャル層１１及びトレンチ１２内に、第２エピタキシャル層１３を形成する第２エピタキシャル層形成工程Ｓ３と、第２エピタキシャル層１３に、第３エピタキシャル層１４を形成する第３エピタキシャル層形成工程Ｓ４と、第２エピタキシャル層及び第３エピタキシャル層に、第４エピタキシャル層を形成する第４エピタキシャル層形成工程Ｓ５と、を備える。
そして、第２エピタキシャル層形成工程Ｓ３及び第４エピタキシャル層形成工程Ｓ５の雰囲気中の温度は、第３エピタキシャル層形成工程Ｓ４の雰囲気中の温度よりも高い温度であり、第３エピタキシャル層形成工程Ｓ４におけるドーパントガスの流量は、第２エピタキシャル層形成工程Ｓ３及び第４エピタキシャル層形成工程Ｓ５におけるドーパントガスの流量よりも多くなっている。
これにより、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５それぞれのドーパント濃度を実質的に同一にすることができるため、例えば、半導体基板１の抵抗率測定を行った場合、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５それぞれの抵抗率が実質的に同一となる。つまり、本実施形態の半導体基板の製造方法によれば、所望の電気的特性を得ることができる。したがって、例えば、本実施形態の第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５を有する半導体基板１を用いて製造されたパワーＭＯＳＦＥＴ（図４又は図５参照）は、耐電圧性能やオン抵抗等の所望の電気的特性を得ることができる。
なお、半導体基板の製造方法は、原料ガス及び／又はハロゲン化ガスの流量を変化させた場合であっても、上述した効果と同様の効果を奏することができる。
また、上述した実施形態では、第２エピタキシャル層形成工程Ｓ３、第３エピタキシャル層形成工程Ｓ４及び第４エピタキシャル層形成工程Ｓ５において、成長温度を３段階で変更したが、本発明はこれに制限されない。
例えば、本発明の半導体基板の製造方法は、トレンチ１２内におけるエピタキシャル層の成長温度を２段階で変更してもよい。成長温度を２段階で変更する場合には、例えば、エピタキシャル層の成長温度を約９５０〜１０００℃から約９００〜９５０℃に変更したり、約９００〜９５０℃から約９５０〜１０００℃に変更したりすることができる。
すなわち、本発明の半導体基板の製造方法は、第１エピタキシャル層形成工程Ｓ１と、トレンチ形成工程Ｓ２と、第２エピタキシャル層形成工程Ｓ３と、第３エピタキシャル層形成工程Ｓ４と、を備えていてもよい。
この場合、第２エピタキシャル層形成工程Ｓ３では、ｐ型の第２エピタキシャル層１３は、ｎ型の第１エピタキシャル層１１及びトレンチ１２内に、約９５０〜１０００℃の雰囲気中において、ｐ型のドーパントガスを第１のドーパントガス流量で導入して、形成される。
また、第３エピタキシャル層形成工程Ｓ４では、ｐ型の第３エピタキシャル層１４は、第２エピタキシャル層１３に、約９００〜９５０℃の雰囲気中において、ｐ型のドーパントガスを、第１のドーパントガス流量よりも多い第２のドーパント量で導入してトレンチ１２内を埋めるように、形成される。
若しくは、第１エピタキシャル層１１がｐ型であり、第２エピタキシャル層１３及び第３エピタキシャル層１４がｎ型である場合には、第２エピタキシャル層形成工程Ｓ３では、第２エピタキシャル層１３は、約９５０〜１０００℃の雰囲気中において、第１エピタキシャル層１１及びトレンチ１２内に、ｎ型のドーパントガスを第１のドーパントガス流量で導入して、形成される。
また、第３エピタキシャル層形成工程Ｓ４では、ｎ型の第３エピタキシャル層１４は、約９００〜９５０℃の雰囲気中において、第２エピタキシャル層１３に、ｎ型のドーパントガスを、第１のドーパントガス流量よりも少ない第２のドーパント量で導入してトレンチ１２内を埋めるように、形成される。
このように、第２エピタキシャル層形成工程Ｓ３では、第２エピタキシャル層１３は、約９５０〜１０００℃の雰囲気中において、形成される。第３エピタキシャル層形成工程Ｓ４では、第３エピタキシャル層１４は、第２エピタキシャル層１３よりも成長温度が低い約９００〜９５０℃の雰囲気中において、形成される。この場合、第４エピタキシャル層１５は、形成されず、第２エピタキシャル層１３及び第３エピタキシャル層１４は、トレンチ１２内に埋めるように形成される。
さらに、第２エピタキシャル層形成工程Ｓ３では、第２エピタキシャル層１３は、第１エピタキシャル層１１及びトレンチ１２内に、約９００〜９５０℃の雰囲気中において、ｐ型のドーパントガスを第１のドーパントガス流量で導入して、形成されてもよい。
また、第３エピタキシャル層形成工程Ｓ４では、第３エピタキシャル層１４は、第２エピタキシャル層１３に、約９５０〜１０００℃の雰囲気中において、ｐ型のドーパントガスを、第１のドーパントガス流量よりも多い第２のドーパントガス流量で導入してトレンチ１２内を埋めるように、形成されてもよい。この場合にも、第４エピタキシャル層１５は、形成されず、第２エピタキシャル層１３及び第３エピタキシャル層１４は、トレンチ１２内に埋めるように形成される。
第１エピタキシャル層１１がｐ型であり、第２エピタキシャル層１３及び第３エピタキシャル層１４がｎ型である場合には、第２エピタキシャル層形成工程Ｓ３では、第２エピタキシャル層１３は、約９００〜９５０℃の雰囲気中において、第１エピタキシャル層１１及びトレンチ１２内に、ｎ型のドーパントガスを第１のドーパントガス流量で導入して、形成されてもよい。
また、第３エピタキシャル層形成工程Ｓ４では、第３エピタキシャル層１４は、約９５０〜１０００℃の雰囲気中において、第２エピタキシャル層１３に、ｎ型のドーパントガスを、第１のドーパントガス流量よりも少ない第２のドーパントガス流量で導入してトレンチ１２内を埋めるように、形成されてもよい。この場合にも、第４エピタキシャル層１５は、形成されず、第２エピタキシャル層１３及び第３エピタキシャル層１４は、トレンチ１２内に埋めるように形成される。
ここで、上述した第２エピタキシャル層１３の第１のドーパント量、第３エピタキシャル層１４の第２のドーパント量及び第４エピタキシャル層１５の第３のドーパント量は、ｐ型又はｎ型のドーパントガスの流量を変動させることにより、変化する。さらに、第１のドーパント量、第２のドーパント量及び第３のドーパント量は、ｐ型又はｎ型のドーパントガスの濃度が異なる複数のガスボンベを用いることにより、変化する。
また、上述したように、本発明の半導体基板の製造方法は、成長温度を２段階又は３段階で変更せずに、４段階以上で変更してもよく、さらに、成長温度を連続的に変化させながらトレンチ１２内にエピタキシャル層を形成してもよい。
また、上述した実施形態に係る半導体基板の製造方法においては、成長温度のみを変化させているが、本発明はこれに制限されない。例えば、半導体基板の製造方法においては、原料ガス及び／又はハロゲン化ガスの流量を変化させてもよい。
次に、本実施形態の半導体基板１を用いて製造された半導体装置としてのパワーＭＯＳＦＥＴ２の構造について図４及び図５を参照しながら説明する。
図４は、本発明の半導体装置の一実施形態を模式的に示す部分断面図である。図５は、本発明の半導体装置の他の実施形態を模式的に示す部分断面図である。
図４に示すように、ＮチャネルのパワーＭＯＳＦＥＴ２は、シリコン基板１０と、第１エピタキシャル層１１と、第２エピタキシャル層１３と、第３エピタキシャル層１４と、第４エピタキシャル層１５と、第５エピタキシャル層１６と、ソース領域１７と、オーミック接続領域１８と、トレンチ絶縁ゲート電極１９と、を備える。
シリコン基板１０は、ドレイン領域である。第１エピタキシャル層１１は、上述したように、シリコン基板１０上に形成されるｎ型のエピタキシャル層である。
第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５は、ｐ型のエピタキシャル層である。第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５は、第１エピタキシャル層１１上及び第１エピタキシャル層１１に所定間隔で形成されたトレンチ１２内に、第１エピタキシャル層１１と互いに隣接して交互に形成される。
第５エピタキシャル層１６は、第４エピタキシャル層１５上に形成されるｐ型のエピタキシャル層である。第５エピタキシャル層１６は、チャネル形成層として機能する。
第５エピタキシャル層１６は、第４エピタキシャル層１５上に形成されるｐ型のエピタキシャル層である。第５エピタキシャル層１６は、チャネル形成層として機能する。例えば、第５エピタキシャル層１６は、第４エピタキシャル層の表面を平坦化研磨した後に、第４エピタキシャル層１５上に形成される。
ｎ型のソース領域１７及びｐ型のオーミック接続領域１８は、第４エピタキシャル層１５上に形成される。ｎ型のソース領域１７は、例えば、ｐ型のエピタキシャル層に、ｎ型のドーパントがイオン注入されることにより形成される。また、ｐ型のオーミック接続領域１８は、例えば、ｐ型のドーパントのイオン注入で形成される。
トレンチ絶縁ゲート電極１９は、ソース領域１７、第５エピタキシャル層１６、第４エピタキシャル層１５、第３エピタキシャル層１４及び第２エピタキシャル層１３の一部を貫通して形成される。例えば、トレンチ絶縁ゲート電極１９を形成する工程では、ソース領域１７、第５エピタキシャル層１６、第４エピタキシャル層１５、第３エピタキシャル層１４及び第２エピタキシャル層１３の一部を貫通するトレンチ２０が形成される。形成されたトレンチ２０の底面及び側面には、熱酸化法やＣＶＤ法等を用いて絶縁膜２１が形成される。そして、トレンチ絶縁ゲート電極１９は、多結晶シリコン２２からなり、絶縁膜２１上にトレンチ２０を埋めるように形成される。
このようにして得られたパワーＭＯＳＦＥＴ２は、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５におけるドーパント量は、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５の全体に亘って一定となっている。
また、図５に示すパワーＭＯＳＦＥＴ２は、図４に示すパワーＭＯＳＦＥＴ２における各構成要素の導電型を逆転させることにより得ることができる。
以上、本発明の半導体基板及びその製造方法について説明したが、本発明は、前述した実施形態に制限されるものではない。
例えば、シリコン基板１０及び第１エピタキシャル層１１の導電型は、ｎ型であり、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５の導電型は、ｐ型であったが、本発明はこれに制限されない。例えば、シリコン基板１０及び第１エピタキシャル層１１の導電型が、ｐ型であり、第２エピタキシャル層１３、第３エピタキシャル層１４及び第４エピタキシャル層１５の導電型は、ｎ型であってもよい。
また、前述した本実施形態では、シリコンを用いた半導体基板について説明したが、本発明はこれに制限されない。例えば、炭化シリコン（ＳｉＣ）、ガリウム砒素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）等の化合物半導体を用いてもよい。
次に、本発明について、実施例を用いてさらに詳細に説明する。なお、この実施例は、本発明の範囲を限定するものではない。
〔実施例１〕
上述した実施形態に示されるＳ１〜Ｓ５の各工程を行い、図１に示す半導体基板１を製造した。以下に第２エピタキシャル層、第３エピタキシャル層及び第４エピタキシャル層を形成する際の雰囲気中の温度及びドーパントの流量について示す。ドーパントは、その濃度が１００ｐｐｍのジボラン（Ｂ２Ｈ６）ガスを用いた。
第２エピタキシャル層を形成する際の雰囲気中の温度は、９７０℃であり、ドーパントガスの流量は、２２０ｓｃｃｍである。また、第３エピタキシャル層を形成する際の雰囲気中の温度は、９５０℃であり、ドーパントガスの流量は、２５０ｓｃｃｍである。また、第４エピタキシャル層を形成する際の雰囲気中の温度は、９８０℃であり、ドーパントガスの流量は、２１０ｓｃｃｍである。
そして、Ｓ１〜Ｓ５の各工程により得られた半導体基板１は、拡がり抵抗測定装置により抵抗率の測定を行い、電気的特性を評価した。実施例１において、抵抗率の厚み方向のプロファイルのバラツキ（例えば、最大値−最小値）は、±２％以下であった。
〔比較例１〕
実施例１に比して、第３エピタキシャル層形成工程Ｓ４における雰囲気中のドーパントガスの流量を２２０ｓｃｃｍとした。それ以外は、実施例１と同様である。
比較例１において、抵抗率の厚み方向のプロファイルのバラツキは±１１％であった。
実施例１及び比較例１の結果から、例えば以下のことがわかる。
比較例１に比して、実施例１は、抵抗率の厚み方向のプロファイルが均一である。つまり、第２エピタキシャル層、第３エピタキシャル層及び第４エピタキシャル層それぞれのドーパント濃度の変化が少なく、実質的に同一となる。したがって、実施例１は、スーパージャンクション構造を有するＭＯＳＦＥＴの製造に適した電気的特性が得られたことがわかる。
１ 半導体基板
１０ シリコン基板
１１ 第１エピタキシャル層
１２ トレンチ
１３ 第２エピタキシャル層（エピタキシャル層）
１４ 第３エピタキシャル層（エピタキシャル層）
１５ 第４エピタキシャル層（エピタキシャル層）
Ｓ１ 第１エピタキシャル層形成工程
Ｓ２ トレンチ形成工程
Ｓ３ 第２エピタキシャル層形成工程（エピタキシャル層形成工程）
Ｓ４ 第３エピタキシャル層形成工程（エピタキシャル層形成工程）
Ｓ５ 第４エピタキシャル層形成工程（エピタキシャル層形成工程）

Claims (13)

  1. 第１導電型の半導体基板に、前記第１導電型のドーパントガスを導入して第１エピタキシャル層を形成する第１エピタキシャル層形成工程と、
    前記第１エピタキシャル層にトレンチを形成するトレンチ形成工程と、
    前記第１エピタキシャル層及び前記トレンチ内に、前記第１導電型とは異なる第２導電型のエピタキシャル層を、異なる成長速度を含む複数の成長条件を用いて、前記トレンチ内を埋めるように形成し、前記複数の成長条件のそれぞれにおいて前記エピタキシャル層に取り込まれる前記第２導電型のドーパント濃度を一定にするエピタキシャル層形成工程と備えることを特徴とする半導体基板の製造方法。
  2. 前記複数の成長条件は、前記エピタキシャル層の成長温度を含み、
    前記成長速度は、前記エピタキシャル層の成長温度を変動させることにより、変化することを特徴とする請求項１に記載の半導体基板の製造方法。
  3. 前記複数の成長条件は、前記エピタキシャル層及び前記トレンチ内に導入される前記第２導電型のドーパントガスの流量を含み、
    前記成長速度は、原料ガスの流量の変動させることにより、変化することを特徴とする請求項１に記載の半導体基板の製造方法。
  4. 第１導電型の半導体基板に、前記第１導電型のドーパントガスを導入して第１エピタキシャル層を形成する第１エピタキシャル層形成工程と、
    前記第１エピタキシャル層にトレンチを形成するトレンチ形成工程と、
    前記第１エピタキシャル層及び前記トレンチ内に、所定の第１温度の雰囲気中において、前記第１導電型とは異なる第２導電型のドーパントガスを所定の第１のドーパントガス流量で導入して第２エピタキシャル層を形成する第２エピタキシャル層形成工程と、
    前記第２エピタキシャル層に、前記第１温度よりも温度が低い第２温度の雰囲気中において、前記第２導電型のドーパントガスを前記第１のドーパントガス流量よりも多い第２のドーパントガス流量で導入して前記トレンチ内を埋めるように第３エピタキシャル層を形成する第３エピタキシャル層形成工程と、
    前記第２エピタキシャル層及び前記第３エピタキシャル層に、前記第２温度よりも温度の高い第３温度の雰囲気中において、前記第２導電型のドーパントガスを前記第２のドーパントガス流量よりも少ない第３のドーパントガス流量で導入して第４エピタキシャル層を形成する第４エピタキシャル層形成工程とを備えることを特徴とする半導体基板の製造方法。
  5. 第１導電型の半導体基板に、前記第１導電型のドーパントガスを導入して第１エピタキシャル層を形成する第１エピタキシャル層形成工程と、
    前記第１エピタキシャル層にトレンチを形成するトレンチ形成工程と、
    前記第１エピタキシャル層及び前記トレンチ内に、所定の第１温度の雰囲気中において、前記第１導電型とは異なる第２導電型のドーパントガスを所定の第１のドーパントガス流量で導入して第２エピタキシャル層を形成する第２エピタキシャル層形成工程と、
    前記第２エピタキシャル層に、前記第１温度よりも温度が低い第２温度の雰囲気中において、前記第２導電型のドーパントガスを前記第１のドーパントガス流量よりも多い第２のドーパントガス流量で導入して前記トレンチ内を埋めるように第３エピタキシャル層を形成する第３エピタキシャル層形成工程とを備えることを特徴とする半導体基板の製造方法。
  6. 第１導電型の半導体基板に、前記第１導電型のドーパントガスを導入して第１エピタキシャル層を形成する第１エピタキシャル層形成工程と、
    前記第１エピタキシャル層にトレンチを形成するトレンチ形成工程と、
    前記第１エピタキシャル層及び前記トレンチ内に、所定の第１温度の雰囲気中において、前記第１導電型とは異なる第２導電型のドーパントガスを所定の第１のドーパントガス流量で導入して第２エピタキシャル層を形成する第２エピタキシャル層形成工程と、
    前記第２エピタキシャル層に、前記第１温度よりも温度が高い第２温度の雰囲気中において、前記第２導電型のドーパントガスを前記第１のドーパントガス流量よりも少ない第２のドーパントガス流量で導入して前記トレンチ内を埋めるように第３エピタキシャル層を形成する第３エピタキシャル層形成工程とを備えることを特徴とする半導体基板の製造方法。
  7. 前記第２エピタキシャル層、前記第３エピタキシャル層及び前記第４エピタキシャル層のドーパント量は、前記第２導電型のドーパントガスの流量を変動させることにより、変化することを特徴とする請求項４から６に記載の半導体基板の製造方法。
  8. 前記第２エピタキシャル層、前記第３エピタキシャル層及び前記第４エピタキシャル層のドーパント量は、前記第２導電型のドーパントガスの濃度が異なる複数のガスボンベを用いることにより、変化することを特徴とする請求項４から６に記載の半導体基板の製造方法。
  9. 前記第２エピタキシャル層、前記第３エピタキシャル層及び前記第４エピタキシャル層のうちの一又は複数は、前記雰囲気中において、原料ガス及びハロゲン化物ガスを同時に供給して形成されることを特徴とする請求項４から８に記載の半導体基板の製造方法。
  10. 前記第２エピタキシャル層、前記第３エピタキシャル層及び前記第４エピタキシャル層のドーパント量は、実質的に同一であることを特徴とする請求項４に記載の半導体基板の製造方法。
  11. 前記第３エピタキシャル層形成工程では、前記第２エピタキシャル層形成工程及び前記第４エピタキシャル層形成工程に対して、前記雰囲気中におけるハロゲン化物ガスの流量が多いことを特徴とする請求項４から１０に記載の半導体基板の製造方法。
  12. 請求項１から１１に記載の半導体基板の製造方法により製造された半導体基板。
  13. 請求項１２に記載の半導体基板を用いた半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013187017A1 (ja) * 2012-06-13 2013-12-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2013258327A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 半導体装置及びその製造方法
JP2015162492A (ja) * 2014-02-26 2015-09-07 豊田合成株式会社 半導体装置の製造方法
JP2015213102A (ja) * 2014-05-01 2015-11-26 信越半導体株式会社 エピタキシャルウェーハの製造方法
JP2020080369A (ja) * 2018-11-13 2020-05-28 株式会社豊田中央研究所 半導体装置とその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5706674B2 (ja) * 2010-11-24 2015-04-22 セイコーインスツル株式会社 定電流回路及び基準電圧回路
EP3391417A1 (en) 2015-12-15 2018-10-24 General Electric Company Edge termination designs for silicon carbide super-junction power devices
CN106876463A (zh) * 2016-12-28 2017-06-20 全球能源互联网研究院 一种超结碳化硅器件及其制备方法
JP6857351B2 (ja) * 2017-02-28 2021-04-14 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7077252B2 (ja) * 2019-02-27 2022-05-30 株式会社東芝 半導体装置の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005317905A (ja) * 2004-03-31 2005-11-10 Denso Corp 半導体基板の製造方法
JP2006245082A (ja) * 2005-03-01 2006-09-14 Toshiba Corp 半導体装置
JP2007096137A (ja) * 2005-09-29 2007-04-12 Denso Corp 半導体基板の製造方法およびエピタキシャル成長装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100565801C (zh) * 2004-03-31 2009-12-02 株式会社电装 半导体器件的制造方法
JP3961503B2 (ja) * 2004-04-05 2007-08-22 株式会社Ｓｕｍｃｏ 半導体ウェーハの製造方法
US7811907B2 (en) * 2005-09-29 2010-10-12 Denso Corporation Method for manufacturing semiconductor device and epitaxial growth equipment
JP5150048B2 (ja) * 2005-09-29 2013-02-20 株式会社デンソー 半導体基板の製造方法
CN101461066A (zh) * 2006-04-11 2009-06-17 意法半导体股份有限公司 用于制造半导体功率器件的工艺及相应器件
JP5217257B2 (ja) * 2007-06-06 2013-06-19 株式会社デンソー 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005317905A (ja) * 2004-03-31 2005-11-10 Denso Corp 半導体基板の製造方法
JP2006245082A (ja) * 2005-03-01 2006-09-14 Toshiba Corp 半導体装置
JP2007096137A (ja) * 2005-09-29 2007-04-12 Denso Corp 半導体基板の製造方法およびエピタキシャル成長装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013187017A1 (ja) * 2012-06-13 2013-12-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2013258327A (ja) * 2012-06-13 2013-12-26 Toshiba Corp 半導体装置及びその製造方法
JP2015162492A (ja) * 2014-02-26 2015-09-07 豊田合成株式会社 半導体装置の製造方法
JP2015213102A (ja) * 2014-05-01 2015-11-26 信越半導体株式会社 エピタキシャルウェーハの製造方法
JP2020080369A (ja) * 2018-11-13 2020-05-28 株式会社豊田中央研究所 半導体装置とその製造方法
JP7089329B2 (ja) 2018-11-13 2022-06-22 株式会社豊田中央研究所 半導体装置とその製造方法

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