JP6857351B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
超接合構造（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ構造）を利用して従来の特性限界を破るようなＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が開発されている。この超接合ＭＯＳＦＥＴ（ＳＪＭＯＳＦＥＴ）は、半導体基板上にエピタキシャル層を何回かに分けて成長させ、成長段階毎にパターニングおよびイオン注入によって、交互に並列するｐ型領域およびｎ型領域を形成することを繰り返すことにより作製（製造）される。この繰り返しエピタキシャル成長とパターニングおよびイオン注入の際に、ｐ型領域およびｎ型領域の同型領域同士をそれぞれ厚さ方向に連結させて基板の主面に垂直方向に延びるｐｎカラム構造を形成する方法が、いわゆる超接合半導体装置の製造方法として最も特徴とするところである。このような方法で前記ｐｎカラム構造を備える超接合ＭＯＳＦＥＴを製造する方法は多段エピ方式と称される。しかし、この方式は工程が長く複雑であり、製造コストが高く、チップコストが高くなってしまうことが課題である。
一方、近年になって製造コストを下げることが可能であるトレンチ埋め込みエピ方式による超接合ＭＯＳＦＥＴの製造方法が開発されている。図１６は、従来の超接合ＭＯＳＦＥＴの構造を示す断面図である。図１６に示すように、超接合ＭＯＳＦＥＴは、高不純物濃度のｎ++型半導体基板１にｎ型ドリフト層２を成長させたウエハを材料とする。このウエハ表面からｎ型ドリフト層２を貫きｎ++型半導体基板１に到達しないｐ型ピラー領域３が設けられている。図１６では、ｐ型ピラー領域３はｎ++型半導体基板１に到達しないが、ｎ++型半導体基板１に到達してもよい。
半導体として４Ｈ−ＳｉＣ（四層周期六方晶の炭化珪素）を用いて、ｐ型ピラー領域３を形成する際に、ｎ型ドリフト層２にトレンチを形成し、トレンチ内をｐ型の不純物をエピタキシャル成長で埋め戻す方法がある。
ｎ型ドリフト層２上には、ｎ型ＣＳ層（Ｃａｒｒｉｅｒ Ｓｔｏｒａｇｅ：キャリア蓄積）５が設けられ、ｎ型ＣＳ層５の表面にｐ型ベース領域６が設けられる。ｐ型ベース領域６のおもて面側には、トレンチ１８が設けられている。トレンチ１８の側壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９の内側にゲート電極１０が設けられている。トレンチ１８の底は、ｐ型ピラー領域３と接している。また、ｐ型ベース層６の内部に、ｎ+型ソース領域７およびｐ+型コンタクト領域８が設けられている。また、ｎ+型ソース領域７およびｐ+型コンタクト領域８上にソース電極１１が設けられ、ｎ++型半導体基板１の裏面にドレイン電極１２が設けられている。
図１６において、ＳＪ層２１は、ｎ型ドリフト層２中に、基板主面に垂直な方向に延び、かつ基板主面に平行な方向に狭い幅を有するｐ型領域（ｐ型ピラー領域３）とｎ型領域（ｐ型ピラー領域３に挟まれたｎ型ドリフト層２の部分）とを基板主面に平行な方向に交互に繰り返し並べた並列構造（以降、並列ｐｎ層）を有している。並列ｐｎ層を構成するｐ型領域およびｎ型領域は、それぞれの領域を高不純物濃度からなる低抵抗領域とした場合であっても、オフ時に低耐圧で、並列ｐｎ層内のすべてのｐ型領域とｎ型領域とのｐｎ接合から拡がる空乏層が速やかに並列ｐｎ層全体を空乏化する程度の狭い幅に設定されている。例えば、ｐ型領域とｎ型領域のチャージバランスとして、ｐ型ピラー領域３の幅とｐ型ピラー領域３の不純物濃度との積が、ｎ型領域の幅とｎ型領域の不純物濃度との積にほぼ等しくなっている。このため、ＳＪ層２１は、低オン抵抗と高耐圧特性との両方の特性が同時に得られる構造として知られている。
例えば、超接合半導体装置において、ｐリサーフ層の不純物濃度を深さ方向に小さくしていく分布（傾斜プロファイル）を持たせることにより、ｐリサーフ層の不純物量とｎ-ドリフト層の不純物量とのアンバランス量に対する耐圧低下を従来よりも小さくする技術がある（例えば、特許文献１参照）。
特開２００４−１１９６１１号公報
ここで、高い耐圧の超接合ＭＯＳＦＥＴを実現するにはトレンチの深さを深くすることが効果的である。しかしながら、この場合、高アスペクト比（トレンチ深さ／トレンチ幅）のトレンチをｐ型の不純物で埋め戻す必要があるが、埋め戻したｐ型のエピタキシャル膜の不純物濃度が一様でなくなり、トレンチ内で、不純物濃度が位置により大きく異なる濃度分布（以下、不均一な濃度分布と称する）を生じてしまう。
図１７は、従来の超接合ＭＯＳＦＥＴのｐ型エピタキシャル層の走査型マイクロ波顕微鏡写真の模式図である。走査型マイクロ波顕微鏡（ＳＭＭ：Ｓｃａｎｎｉｎｇ Ｍｉｃｒｏｗａｖｅ Ｍｉｃｒｏｓｃｏｐｙ）は、固体金属探針を介して、照射したマイクロ波の反射波を測定し、試料表面のインピーダンスの変化を計測する顕微鏡である。なお、図１７ではＳＭＭ分析用にｎ++型半導体基板に直接トレンチを形成したものに、ｐ型の不純物をエピタキシャル成長で埋め戻しｐ型エピタキシャル層としたものであり、基板部分の濃度が１８乗以上になっている。図１７は、成膜ガスとしてトリメチルアルミニウム（ＴＭＡ：Ｔｒｉｍｅｔｈｙｌａｌｕｍｉｎｉｕｍ：（ＣＨ３）３Ａｌ）のみで形成したｐ型エピタキシャル層のキャリア濃度分布を示している。図１７に示すように、トレンチ中央付近にキャリア濃度が高い部分があり、トレンチ内で不均一な濃度分布を生じている。
図１８は、トレンチの深さとＡｌ濃度との関係を示すグラフである。図１８は、ｐ型エピタキシャル層をｐ型の不純物としてアルミニウム（Ａｌ）を用い、成膜ガスとしてＴＭＡのみで常に一定に供給して成長させた場合の例である。ｐ型エピタキシャル層をトレンチ内のキャリア濃度を走査型非線形誘電率顕微鏡（ＳＮＤＭ：Ｓｃａｎｎｉｎｇ Ｎｏｎｌｉｎｅａｒ Ｄｉｅｌｅｃｔｒｉｃ Ｍｉｃｒｏｓｃｏｐｙ）で評価し、Ａｌ濃度に換算した一般的な濃度分布の傾向を示す。走査型非線形誘電率顕微鏡とは、強誘電体材料表面の誘電率分布を高分解能に観察・測定するために開発された顕微鏡である。図１８に示すように、トレンチ開口部（上部）になるほど、不純物濃度が高くなり、トレンチ内で不均一な濃度分布を生じている。
このようにトレンチ内のｐ型エピタキシャル層に不均一な濃度分布を生じると、並列ｐｎ層の設計が難しくなり、デバイスとしての性能、歩留まりも悪化する。例えば、ｐ型領域とｎ型領域のチャージバランスを実現するための設計が難しくなり、チャージバランスが実現されていないと、低オン抵抗と高耐圧特性との両方の特性が同時に得られなくなる。
この発明は、上述した従来技術による問題点を解消するため、トレンチ内のエピタキシャル層のキャリアの濃度分布が不均一になることを低減できる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に設けられた、第１導電型の第１半導体層と、前記第１半導体層内に前記第１半導体層の表面から設けられたトレンチ内に埋め込まれた第２導電型の第１半導体領域と、を有する並列ｐｎ層を備える。前記トレンチの深さは、前記トレンチの幅の３倍以上である。また、前記第１半導体領域は、前記第１半導体領域の導電型を決定する第２導電型の第１ドーパントと前記第１ドーパントと取り込まれる原子位置が異なる第１導電型の第２ドーパントが注入され、前記第１半導体領域のキャリア濃度が一様である。前記第１半導体領域のキャリア濃度は１×１０ 15 ／ｃｍ 3 以上で５×１０ 17 ／ｃｍ 3 以下であり、前記第１半導体領域のキャリア濃度は、第１導電型の不純物の濃度（Ｎ D ）と、第２導電型の不純物の濃度（Ｎ A ）とを加えた濃度（Ｎ A −Ｎ D ）である。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層内に前記第１半導体層の表面からトレンチを形成する第２工程を行う。次に、前記トレンチ内に第２導電型の第１半導体領域を埋め込む第３工程を行う。前記第２工程では、前記トレンチの深さを、前記トレンチの幅の３倍以上に形成する。また、前記第３工程では、第２導電型の第１ドーパントと、前記第１ドーパントと取り込まれる原子位置が異なる第１導電型の第２ドーパントとを含むガスを同時に導入することで前記第１半導体領域を形成する。前記第３工程では、前記第２ドーパントの量を前記第１ドーパントの量より少なくして、前記第１半導体領域のキャリア濃度を一様な１×１０ 15 ／ｃｍ 3 以上で５×１０ 17 ／ｃｍ 3 以下に形成する。前記第１半導体領域のキャリア濃度は、第１導電型の不純物の濃度（Ｎ D ）と、第２導電型の不純物の濃度（Ｎ A ）とを加えた濃度（Ｎ A −Ｎ D ）である。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程では、前記トレンチの側壁に堆積した前記第１半導体領域の膜厚が０．２μｍの厚さになるまで、前記第２ドーパントを供給せず、０．２μｍの厚さになった後、前記第２ドーパントを供給することを特徴とする。上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層内に前記第１半導体層の表面からトレンチを形成する第２工程を行う。次に、前記トレンチ内に第２導電型の第１半導体領域を埋め込む第３工程を行う。前記第２工程では、前記トレンチの深さを、前記トレンチの幅の３倍以上に形成する。また、前記第３工程では、第２導電型の第１ドーパントと、前記第１ドーパントと取り込まれる原子位置が異なる第１導電型の第２ドーパントとを含むガスを同時に導入することで前記第１半導体領域を形成し、前記トレンチの側壁に堆積した前記第１半導体領域の膜厚が０．２μｍの厚さになるまで、前記第２ドーパントを供給せず、０．２μｍの厚さになった後、前記第２ドーパントを供給する。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程では、前記第２ドーパントの供給開始から前記第１半導体領域形成終了までの間、前記第２ドーパントを含むガスの流量を徐々に増加させることを特徴とする。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第３工程では、前記第２ドーパントの量を前記第１ドーパントの量より少なくして、前記第１半導体領域のキャリア濃度を１×１０15／ｃｍ3以上で５×１０17／ｃｍ3以下に形成することを特徴とする。上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に設けられた、第１導電型の第１半導体層と、前記第１半導体層内に前記第１半導体層の表面から設けられたトレンチ内に埋め込まれた第２導電型の第１半導体領域と、を有する並列ｐｎ層を備える。前記トレンチの深さは、前記トレンチの幅の３倍以上である。また、前記第１半導体領域は、前記第１半導体領域の導電型を決定する第２導電型の第１ドーパントと前記第１ドーパントと取り込まれる原子位置が異なる第１導電型の第２ドーパントが注入され、前記トレンチ内の側面付近よりも中央付近の方が前記第１及び第２ドーパントの不純物濃度が高い。
上述した発明によれば、トレンチに第１ドーパントを埋め込み、ｐ型エピタキシャル膜を形成する際に、第２ドーパントとしてｎ型になる窒素やリンの流量を任意に制御しながら導入する。これにより、ｐ型エピタキシャル膜が、トレンチ中央付近が高濃度になることを抑制できる。このため、半導体装置の設計が容易になり、さらに、半導体装置の性能や、歩留まりも向上する。
また、ｐ型エピタキシャル膜の埋め込み成長の初期に窒素を導入しない。これにより、トレンチ側壁付近にさらに窒素が取り込まれキャリア濃度分布が悪化することがない。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、トレンチ内のエピタキシャル層のキャリアの濃度分布が不均一になることを低減できるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置のＳＪ層を形成するフローチャートである。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その７）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その８）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その９）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１０）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１１）。 実施の形態にかかる炭化珪素半導体装置のｐ型エピタキシャル膜の走査型マイクロ波顕微鏡写真の模式図である。 ドーパントとして導入するガス種のガス量とキャリア濃度との関係を示すグラフである。 実施の形態にかかる炭化珪素半導体装置の抵抗顕微鏡写真の模式図である。 従来の超接合ＭＯＳＦＥＴの構造を示す断面図である。 従来の超接合ＭＯＳＦＥＴのｐ型エピタキシャル層の走査型マイクロ波顕微鏡写真の模式図である。 トレンチの深さとＡｌ濃度との関係を示すグラフである。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた半導体装置（炭化珪素半導体装置）の構造を例に説明する。
実施の形態にかかる炭化珪素半導体装置の構造は、従来の超接合ＭＯＳＦＥＴの構造と同様である。実施の形態にかかる炭化珪素半導体装置では、後述する方法でｐ型ピラー領域３が形成されているため、ｐ型ピラー領域３のキャリア濃度分布が低減されている。例えば、ｐ型ピラー領域３には、ｐ型ピラー領域３の導電型を決定するｐ型のドーパント、例えば、Ａｌやホウ素（Ｂ）、とｎ型のドーパント、例えば、窒素（Ｎ2）やリン（Ｐ）が注入され、ｐ型ピラー領域３のキャリア濃度が一様となっている。ｐ型ピラー領域３のキャリア濃度は、１×１０15／ｃｍ3以上で５×１０17／ｃｍ3以下である。
また、実施の形態では、高い耐圧を実現するため、ｐ型ピラー領域３のトレンチ１９（図６等参照）の深さは深くなっている。例えば、アスペクト比（トレンチ深さ／トレンチ幅）は、３以上１５以下である。ここで、キャリア濃度とは、ｐ型ピラー領域３に含まれるｎ型の不純物（ＮD）と、ｐ型の不純物の濃度（ＮA）とを加えた濃度（ＮA−ＮD）のことである。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図１は、実施の形態にかかる炭化珪素半導体装置のＳＪ層を形成するフローチャートである。図２〜１２は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。以下、図１のフローチャートにしたがって説明する。
最初に、ｎ型エピタキシャル膜を形成する（ステップＳ１）。４Ｈ−ＳｉＣからなるｎ++型半導体基板（第１導電型の炭化珪素半導体基板）１を用意する。ｎ++型半導体基板１を有機洗浄とＲＣＡ洗浄（強酸および高塩基溶液を用いたウェット洗浄）でよく洗浄して、Ｓｉ面に窒素を所定の濃度でドーピングして、ｎ++型半導体基板１より不純物濃度の低いｎ型ドリフト層（第１導電型の第１半導体層）２を厚さ３０μｍエピタキシャル成長させる。ここまでの状態が図２に記載される。
次に、酸化膜を形成する（ステップＳ２）。ｎ++型半導体基板１を洗浄後、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等で二酸化珪素（ＳｉＯ2）の酸化膜２２を成膜する。膜厚は、トレンチ１９を形成するドライエッチングパターンのマスクにするために必要な厚さである。つまり、ドライエッチングでなくならない厚さである。ここまでの状態が図３に記載される。
次に、フォトレジストを塗布し、フォトマスクで露光し、トレンチ部分のパターニングを行う（ステップＳ３）。酸化膜２２にフォトレジスト２３を塗布し、フォトマスク２４で露光して、トレンチ１９の部分をパターニングする。例えば、トレンチ１９の幅Ｌと、トレンチ１９の間隔Ｓは、例えば、それぞれ３μｍ、３μｍとする。また、フォトレジスト２３の膜厚は酸化膜２２をエッチングするのに十分な厚さを確保する。ここまでの状態が図４に記載される。
次に、酸化膜をドライエッチングする（ステップＳ４）。フォトレジスト２３をマスクとし、酸化膜２２をドライエッチングして、ｎ型ドリフト層２が露出するまでドライエッチングする。ここまでの状態が図５に記載される。
次に、フォトレジストを剥離し、トレンチを形成する（ステップＳ５）。フォトレジスト２３を剥離し、パターニングされた酸化膜２２をマスクとしてｎ型ドリフト層２を所望の深さ（例えば、２０〜２５μｍ）ドライエッチングしてトレンチ１９を形成する。トレンチエッチングは、例えば、六フッ化硫黄（ＳＦ6）／酸素（Ｏ2）／アルゴン（Ａｒ）系ガスで、サイドエッチングとサブトレンチの発生をできるだけ抑制する。ここまでの状態が図６に記載される。
次に、酸化膜を剥離する（ステップＳ６）。マスクの酸化膜２２をフッ化水素（ＨＦ）等で剥離して、さらによく洗浄する。ここまでの状態が図７に記載される。
次に、第１ドーパントでｐ型エピタキシャル膜を約０．２μｍ形成する（ステップＳ７）。ＳｉＣのｐ型エピタキシャル膜２５を成長することができるＣＶＤ装置に基板を入れて、キャリアガスに水素（Ｈ2）ガスを導入し、成膜ガスとしてシラン（ＳｉＨ4）、プロパン（Ｃ3Ｈ8）、塩化水素（ＨＣｌ）、ＴＭＡを導入する。各ガスの流量はＳｉＨ4流量３６ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｕｂｉｃ ｃｅｎｔｉｍｅｔｅｒ ｐｅｒ ｍｉｎｕｔｅ）、Ｃ3Ｈ8流量１２ｓｃｃｍ、ＨＣｌ流量１．８ｓｌｍ（ｓｔａｎｄａｒｄ ｌｉｔｅｒ ｐｅｒ ｍｉｎｕｔｅ）、ＴＭＡ流量６ｓｃｃｍである。トレンチ１９の側壁にＴＭＡだけドーピングしたｐ型エピタキシャル膜２５を約０．２μｍの厚さまで１６５０℃で成長させる。ここでは、第１ドーパントとして、Ａｌを用いたがＢであってもよい。ここまでの状態が図８に記載される。
次に、第２ドーパントを加えてｐ型エピタキシャル膜を形成する（ステップＳ８）。この後、第２ドーパントとして、第１ドーパントと取り込まれる原子位置が異なるｎ型のドーパント、例えば窒素ガスを０．１ｓｃｃｍから導入開始し、１６５０℃の温度で４時間後（成膜終了時間）に２ｓｃｃｍになるように徐々に流量を増加させる。窒素ガスの流量はトレンチ１９内の濃度分布を低減できるように調整する。この際、窒素流量や時間は任意だが、Ａｌ濃度が部分的に高濃度にならないように調整して導入する。ここでは、第２ドーパントとして窒素を用いたが、第１ドーパントと取り込まれる原子位置が異なるｎ型のドーパントであれば、他のもの例えばリン（Ｐ）であってもよい。また、窒素を徐々に増加させるのは、ＴＭＡのみだとトレンチ１９の中央になるほどｐ型の濃度が高くなるためである。このようにして、トレンチ１９に第１ドーパント、第２ドーパントを空洞なく埋め込みｐ型エピタキシャル膜２５を形成する。ここまでの状態が図９に記載される。
次に、ｐ型エピタキシャル膜を研磨する（ステップＳ９）。基板をＣＶＤ装置から取り出し、この後、表面がＳＪ層（並列ｐｎ層になる）になるまで不要なｐ型エピタキシャル膜２５を研磨してデバイスの作製に支障がないように平坦化する。例えば、あら研磨（１次研磨）とＣＭＰ研磨を行う。これにより、ｐ型ピラー領域（第２導電型の第１半導体領域）３が形成される。ここまでの状態が図１０に記載される。
ここまでで、実施の形態にかかる炭化珪素半導体装置のＳＪ層が形成される。トレンチ１９に第１ドーパントを埋め込み、ｐ型エピタキシャル膜２５を形成する際に、第２ドーパントとしてｎ型になる窒素やリン（Ｐ）の流量を任意に制御しながら導入する。このため、ｐ型エピタキシャル膜２５において、トレンチ１９中央付近が高濃度になることを抑制できる。
図１３は、実施の形態にかかる炭化珪素半導体装置のｐ型エピタキシャル膜の走査型マイクロ波顕微鏡写真の模式図である。図１３に示すように、ｐ型エピタキシャル膜２５の部分に特にキャリア濃度の高いところはなく、埋め込み部分全体が１５乗の後半程度のキャリア濃度になっている。なお、図１３では、図１６と同様にＳＭＭ分析用にｎ++型半導体基板１に直接トレンチを形成したものにｐ型エピタキシャル層２５を埋め戻したものなので基板部分の濃度が１８乗以上になっている。
図１４は、ドーパントとして導入するガス種のガス量とキャリア濃度との関係を示すグラフである。図１４に示すように、ｐ型のドーパントの流量が多いほどキャリア濃度が高くなり、ｎ型のドーパントが多いほどキャリア濃度が低くなる。これにより、ｐ型のドーパントとｎ型のドーパントを同時に入れれば、相殺することが可能である。このため、トレンチ１９中央付近のｐ型の不純物濃度が高くなることを、窒素をｐ型エピタキシャル膜２５に取り込ませることで相殺し、トレンチ１９内部のキャリア濃度を可能な限り均一にすることができる。
図１５は、実施の形態にかかる炭化珪素半導体装置の抵抗顕微鏡写真の模式図である。抵抗顕微鏡（ＳＳＲＭ：Ｓｃａｎｎｉｎｇ Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）とは、試料の表面を導電性探針で走査し、抵抗値の分布を二次元的に計測することで探針直下の広がり抵抗を可視化する顕微鏡である。これにより、抵抗顕微鏡写真は、半導体ドーパント濃度分布を評価することができる。図１５に示すように、符号Ａで示すトレンチ１９の側壁付近（〜０．２μｍ程度）に窒素が過剰に取り込まれている。これはトレンチ側壁であるｍ面はトレンチ底になるＳｉ面よりエピ成長時に窒素を取り込みやすく、ＣＶＤ装置にある窒素が側壁に取り込まれるためである。窒素をはじめから導入するとトレンチ側壁付近にさらに窒素が取り込まれキャリア濃度分布が悪化するため、上述のステップＳ８のようにｐ型エピタキシャル膜２５の埋め込み成長の初期に窒素を導入しないことが好ましい。
ここまで、図１のフローチャートに従い炭化珪素半導体装置のＳＪ層の形成を説明した。続けて、炭化珪素半導体装置のＭＯＳ構造の形成の説明を行う。次に、ｎ型ドリフト層２の表面に、ｎ型ＣＳ層５をエピタキシャル成長させる。ｎ型ＣＳ層５の不純物濃度が高いほど、キャリアの注入促進効果（ＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ）効果）が高くなるため、ｎ型ＣＳ層５の不純物濃度は、ｎ型ドリフト層２の不純物濃度より高くなるように形成することが好ましい。
次に、ｎ型ＣＳ層５の表面に、ｐ型ベース層６をエピタキシャル成長させる。次に、ｐ型ベース層６の表面に、ｎ型ＣＳ層５より不純物濃度の高いｎ+型ソース領域７をエピタキシャル成長させる。ここまでの状態が図１１に示されている。
次に、ｎ+型ソース領域７の表面上に、フォトリソグラフィ技術によって所望の開口部を有する図示しないイオン注入用マスクを例えば酸化膜で形成する。このイオン注入用マスクをマスクとして、ｐ型不純物のイオン注入を行い、ｎ+型ソース領域７の表面層に、ｐ型ベース層６より不純物濃度の高いｐ+型コンタクト領域８を形成する。次に、イオン注入用マスクを除去する。
次に、フォトリソグラフィおよびエッチングにより、ｎ+型ソース領域７、ｐ型ベース層６およびｎ型ＣＳ層５を貫通して、ｎ型ドリフト層２の内部に達するトレンチ１８を形成する。トレンチ形成時のマスクには酸化膜を用いる。次に、トレンチ１８のダメージを除去するための等方性エッチングや、トレンチ１８の底部およびトレンチ１８の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。水素アニールは、例えば、１５００℃で行う。
次に、イオン注入された領域に対して、活性化アニールを施す。例えば、活性化アニールは１７００℃で行う。これにより、ｐ+型コンタクト領域８にイオン注入された不純物が活性化される。
次に、炭化珪素基体のおもて面およびトレンチ１８の内壁に沿ってゲート絶縁膜９を形成する。次に、トレンチ１８に埋め込むように例えばポリシリコンを堆積しエッチングすることで、トレンチ１８の内部にゲート電極１０となるポリシリコンを残す。その際、エッチバックしてポリシリコンを基体表部より内側に残すようにエッチングしてもよく、パターニングとエッチングを施すことでポリシリコンが基体表部より外側に突出していてもよい。ここまでの状態が図１２に示されている。
次に、ゲート電極１０を覆うように、炭化珪素基体のおもて面全面に図示しない層間絶縁膜を形成する。層間絶縁膜は、例えば、ＮＳＧ（Ｎｏｎｅ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ：ノンドープシリケートガラス）、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）、あるいはそれらの組み合わせで形成される。次に、層間絶縁膜およびゲート絶縁膜９をパターニングしてコンタクトホールを形成し、ｎ+型ソース領域７およびｐ+型コンタクト領域８を露出させる。
次に、半導体基体のおもて面側に、例えばスパッタ法でニッケル（Ｎｉ）膜を形成する。次に、シンタリング（熱処理）により炭化珪素半導体部（ｎ+型ソース領域７およびｐ+型コンタクト領域８）とニッケル膜とを反応させてニッケルシリサイド膜を形成することで、炭化珪素半導体部とのオーミックコンタクトを形成する。なお、層間絶縁膜とニッケル膜との間にＴｉＮ（窒化チタン）膜を形成しても良い。
次に、ｎ+型エミッタ領域７に接するように、ソース電極１１を形成する。ソース電極１１は、ニッケルシリサイド膜を覆うように形成されてもよいし、コンタクトホール内にのみ残してもよい。
次に、コンタクトホールを埋め込むようにソース電極パッドを形成する。ソース電極パッドを形成するために堆積した金属層の一部をゲートパッドとしてもよい。ｎ++型半導体基板１の裏面には、ドレイン電極１２のコンタクト部にスパッタ蒸着などを用いてニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜などの金属膜を形成する。この金属膜は、Ｎｉ膜、Ｔｉ膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などのアニールを施す。その後、例えばＴｉ膜、Ｎｉ膜、金（Ａｕ）を順に積層した積層膜などの厚い膜を電子ビーム（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）蒸着などで形成し、ドレイン電極１２を形成する。
上述したエピタキシャル成長およびイオン注入においては、ｎ型不純物（ｎ型ドーパント）として、例えば、炭化珪素に対してｎ型となる窒素（Ｎ）やリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）などを用いればよい。ｐ型不純物（ｐ型ドーパント）として、例えば、炭化珪素に対してｐ型となるホウ素（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、タリウム（Ｔｌ）などを用いればよい。このようにして、実施の形態の炭化珪素半導体装置が完成する。
以上、説明したように、実施の形態によれば、トレンチに第１ドーパントを埋め込み、ｐ型エピタキシャル膜を形成する際に、第２ドーパントとしてｎ型になる窒素やリンの流量を任意に制御しながら導入する。これにより、ｐ型エピタキシャル膜が、トレンチ中央付近が高濃度になることを抑制できる。このため、半導体装置の設計が容易になり、さらに、半導体装置の性能、歩留まりも向上する。
また、ｐ型エピタキシャル膜の埋め込み成長の初期に窒素を導入しない。これにより、トレンチ側壁付近にさらに窒素が取り込まれキャリア濃度分布が悪化することがなく、トレンチ内のエピタキシャル層のキャリアの濃度分布が不均一になることを低減できる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、超接合構造を有する種々な炭化珪素半導体装置、例えばダイオード等にも広く適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特に超接合構造を有する炭化珪素半導体装置に適している。
１ ｎ++型半導体基板
２ ｎ型ドリフト層
３ ｐ型ピラー領域
５ ｎ型ＣＳ層
６ ｐ型ベース層
７ ｎ+型ソース領域
８ ｐ+型コンタクト領域
９ ゲート絶縁膜
１０ ゲート電極
１１ ソース電極
１２ ドレイン電極
１８ トレンチ
１９ ｐ型ピラー領域のトレンチ
２１ ＳＪ層
２２ 酸化膜
２３ フォトレジスト
２４ フォトマスク
２５ ｐ型エピタキシャル膜

Claims (7)

  1. 第１導電型の炭化珪素半導体基板のおもて面に設けられた、第１導電型の第１半導体層と、
    前記第１半導体層内に前記第１半導体層の表面から設けられたトレンチ内に埋め込まれた第２導電型の第１半導体領域と、
    を有する並列ｐｎ層を備え、
    前記トレンチの深さは、前記トレンチの幅の３倍以上であり、
    前記第１半導体領域は、前記第１半導体領域の導電型を決定する第２導電型の第１ドーパントと前記第１ドーパントと取り込まれる原子位置が異なる第１導電型の第２ドーパントが注入され、前記第１半導体領域のキャリア濃度が一様であり、
    前記第１半導体領域のキャリア濃度は１×１０ 15 ／ｃｍ 3 以上で５×１０ 17 ／ｃｍ 3 以下であり、
    前記第１半導体領域のキャリア濃度は、第１導電型の不純物の濃度（Ｎ D ）と、第２導電型の不純物の濃度（Ｎ A ）とを加えた濃度（Ｎ A −Ｎ D ）であることを特徴とする炭化珪素半導体装置。
  2. 第１導電型の炭化珪素半導体基板のおもて面に、第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層内に前記第１半導体層の表面からトレンチを形成する第２工程と、
    前記トレンチ内に第２導電型の第１半導体領域を埋め込む第３工程と、
    を含み、
    前記第２工程では、前記トレンチの深さを、前記トレンチの幅の３倍以上に形成し、
    前記第３工程では、第２導電型の第１ドーパントと、前記第１ドーパントと取り込まれる原子位置が異なる第１導電型の第２ドーパントとを含むガスを同時に導入することで前記第１半導体領域を形成し、
    前記第３工程では、前記第２ドーパントの量を前記第１ドーパントの量より少なくして、前記第１半導体領域のキャリア濃度を一様な１×１０ 15 ／ｃｍ 3 以上で５×１０ 17 ／ｃｍ 3 以下に形成し、
    前記第１半導体領域のキャリア濃度は、第１導電型の不純物の濃度（Ｎ D ）と、第２導電型の不純物の濃度（Ｎ A ）とを加えた濃度（Ｎ A −Ｎ D ）であることを特徴とする炭化珪素半導体装置の製造方法。
  3. 前記第３工程では、前記トレンチの側壁に堆積した前記第１半導体領域の膜厚が０．２μｍの厚さになるまで、前記第２ドーパントを供給せず、０．２μｍの厚さになった後、前記第２ドーパントを供給することを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 第１導電型の炭化珪素半導体基板のおもて面に、第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層内に前記第１半導体層の表面からトレンチを形成する第２工程と、
    前記トレンチ内に第２導電型の第１半導体領域を埋め込む第３工程と、
    を含み、
    前記第２工程では、前記トレンチの深さを、前記トレンチの幅の３倍以上に形成し、
    前記第３工程では、第２導電型の第１ドーパントと、前記第１ドーパントと取り込まれる原子位置が異なる第１導電型の第２ドーパントとを含むガスを同時に導入することで前記第１半導体領域を形成し、前記トレンチの側壁に堆積した前記第１半導体領域の膜厚が０．２μｍの厚さになるまで、前記第２ドーパントを供給せず、０．２μｍの厚さになった後、前記第２ドーパントを供給することを特徴とする炭化珪素半導体装置の製造方法。
  5. 前記第３工程では、前記第２ドーパントの供給開始から前記第１半導体領域形成終了までの間、前記第２ドーパントを含むガスの流量を徐々に増加させることを特徴とする請求項３または４に記載の炭化珪素半導体装置の製造方法。
  6. 前記第３工程では、前記第２ドーパントの量を前記第１ドーパントの量より少なくして、前記第１半導体領域のキャリア濃度を１×１０15／ｃｍ3以上で５×１０17／ｃｍ3以下に形成することを特徴とする請求項４または５に記載の炭化珪素半導体装置の製造方法。
  7. 第１導電型の炭化珪素半導体基板のおもて面に設けられた、第１導電型の第１半導体層と、
    前記第１半導体層内に前記第１半導体層の表面から設けられたトレンチ内に埋め込まれた第２導電型の第１半導体領域と、
    を有する並列ｐｎ層を備え、
    前記トレンチの深さは、前記トレンチの幅の３倍以上であり、
    前記第１半導体領域は、前記第１半導体領域の導電型を決定する第２導電型の第１ドーパントと前記第１ドーパントと取り込まれる原子位置が異なる第１導電型の第２ドーパントが注入され、前記トレンチ内の側面付近よりも中央付近の方が前記第１及び第２ドーパントの不純物濃度が高いことを特徴とする炭化珪素半導体装置。
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DE102016205331A1 (de) * 2016-03-31 2017-10-05 Robert Bosch Gmbh Vertikaler SiC-MOSFET
US11056586B2 (en) * 2018-09-28 2021-07-06 General Electric Company Techniques for fabricating charge balanced (CB) trench-metal-oxide-semiconductor field-effect transistor (MOSFET) devices
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Publication number Priority date Publication date Assignee Title
JP3485081B2 (ja) * 1999-10-28 2004-01-13 株式会社デンソー 半導体基板の製造方法
US6576516B1 (en) * 2001-12-31 2003-06-10 General Semiconductor, Inc. High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching and diffusion from regions of oppositely doped polysilicon
JP3634830B2 (ja) 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
DE102006055131A1 (de) * 2005-11-28 2007-06-06 Fuji Electric Holdings Co., Ltd., Kawasaki Halbleiterbauteil und Verfahren zu seiner Herstellung
JP4696986B2 (ja) * 2006-03-17 2011-06-08 トヨタ自動車株式会社 スーパージャンクション構造を有する半導体装置の製造方法
JP2010040973A (ja) * 2008-08-08 2010-02-18 Sony Corp 半導体装置およびその製造方法
JP5636203B2 (ja) * 2009-03-26 2014-12-03 株式会社Sumco 半導体基板、半導体装置及び半導体基板の製造方法
JP5943509B2 (ja) * 2012-03-30 2016-07-05 国立研究開発法人産業技術総合研究所 炭化珪素基板への成膜方法
US9041096B2 (en) * 2013-04-16 2015-05-26 Rohm Co., Ltd. Superjunction semiconductor device and manufacturing method therefor

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