DE102016205331A1 - Vertikaler SiC-MOSFET - Google Patents
Vertikaler SiC-MOSFET Download PDFInfo
- Publication number
- DE102016205331A1 DE102016205331A1 DE102016205331.0A DE102016205331A DE102016205331A1 DE 102016205331 A1 DE102016205331 A1 DE 102016205331A1 DE 102016205331 A DE102016205331 A DE 102016205331A DE 102016205331 A1 DE102016205331 A1 DE 102016205331A1
- Authority
- DE
- Germany
- Prior art keywords
- mosfet
- doping
- intermediate layer
- regions
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007704 transition Effects 0.000 claims description 24
- 230000005669 field effect Effects 0.000 claims description 23
- 230000015556 catabolic process Effects 0.000 claims description 3
- 230000002441 reversible effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 140
- 229910010271 silicon carbide Inorganic materials 0.000 description 18
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 14
- 230000000903 blocking effect Effects 0.000 description 12
- 239000004065 semiconductor Substances 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 7
- 230000008901 benefit Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000002829 reductive effect Effects 0.000 description 5
- 230000000875 corresponding effect Effects 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000009467 reduction Effects 0.000 description 4
- 238000011161 development Methods 0.000 description 3
- 230000018109 developmental process Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000001465 metallisation Methods 0.000 description 3
- 241000264877 Hippospongia communis Species 0.000 description 2
- 102100024061 Integrator complex subunit 1 Human genes 0.000 description 2
- 101710092857 Integrator complex subunit 1 Proteins 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 230000003252 repetitive effect Effects 0.000 description 2
- BUHVIAUBTBOHAG-FOYDDCNASA-N (2r,3r,4s,5r)-2-[6-[[2-(3,5-dimethoxyphenyl)-2-(2-methylphenyl)ethyl]amino]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical compound COC1=CC(OC)=CC(C(CNC=2C=3N=CN(C=3N=CN=2)[C@H]2[C@@H]([C@H](O)[C@@H](CO)O2)O)C=2C(=CC=CC=2)C)=C1 BUHVIAUBTBOHAG-FOYDDCNASA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000000637 aluminium metallisation Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000004083 survival effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0688—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions characterised by the particular shape of a junction between semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1066—Gate region of field-effect devices with PN junction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/7722—Field effect transistors using static field induced regions, e.g. SIT, PBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
- H01L29/8083—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
- H01L29/7805—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode in antiparallel, e.g. freewheel diode
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
Es wird ein vertikaler SiC-MOSFET (20) mit einem Sourceanschluss (2), einem Drainanschluss (4) und einem Gatebereich (36) sowie mit einer zwischen dem Sourceanschluss (2) und dem Drainanschluss (4) angeordneten, eine Dotierung einer ersten Art aufweisenden Epitaxieschicht (22), wobei in die Epitaxieschicht (22) eine sich horizontal erstreckende Zwischenschicht (24) eingebettet ist, die Bereiche (40) mit einer von der Dotierung erster Art verschiedenen Dotierung zweiter Art aufweist, bereitgestellt. Der vertikale SiC-MOSFET (20) zeichnet sich dadurch aus, dass zumindest die Bereiche mit Dotierung zweiter Art (40) elektrisch leitend mit dem Sourceanschluss (2) verbunden sind. Der Gatebereich (36) kann in einem Gatetrench (39) angeordnet sein.
Description
- Die vorliegende Erfindung betrifft einen vertikalen SiC-MOSFET, also einen MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor, deutsch Metall-Oxid-Halbleiter-Feldeffekttransistor), der auf Siliziumcarbid-Basis hergestellt ist und dessen Elemente vorwiegend vertikal übereinander angeordnet sind. Insbesondere ist die Richtung des Stromflusses ebenfalls im Wesentlichen vertikal ausgerichtet.
- Stand der Technik
- Halbleiterbauelemente, insbesondere Leistungsbauelemente wie zum Beispiel PowerMOSFETs, weisen diverse zu optimierende Kriterien auf. So ist beispielsweise eine hohe Kurzschlussfestigkeit, also das Überstehen einer Kurzschlusssituation in Form eines lastfreien Betriebs ohne Beschädigung wünschenswert. Ebenso sind allgemein niedrige Werte für Rdson, also den Widerstand zwischen Drain und Source im durchgeschalteten Zustand vorteilhaft, um die Verlustleistung zu reduzieren. Klassischerweise sind bei konventionellen MOSFETs beide Werte direkt miteinander korreliert: Für einen typischen konventionellen MOSFET (Metal-Oxide-Semiconductor Field-Effect-Transistor, dt. Metall-Oxid-Halbleiter-Feldeffekttransistor), der hier stellvertretend für einen LeistungsMOSFET beziehungsweise PowerMOSFET betrachtet wird, gelten die elementaren MOSFET-Gleichungen, nach dem der Sättigungsstrom ist. Hierbei bezeichnet Vg die anliegende Gatespannung, Vth die Einsatzschwellspannung des MOS-Kanals und R*dson = Rdson – RDrift den Kanalwiderstand des MOSFETs im linearen Bereich. Für die Konstante Kf ergibt sich für den MOSFET nach dem Stand der Technik der Wert KF = 1 (für Idsat gemessen am Beginn des Linearbetrieb-Plateaus).
- Die Kurzschlussfestigkeit ist typischerweise Energie-limitiert, beispielsweise durch Aufschmelzen der Alu-Metallisierung nach Einprägung der Kurzschlussenergie Esc,max, sodass die erreichbare Kurzschlusszeit tscwt bei anliegender Spannung Uds wegen direkt vom R*dson abhängt. Bei konventionellen MOSFETs führt eine Reduktion des R*dson daher automatisch zu einer Reduktion der Kurzschlussfestigkeit, das heißt, R*dson und Kurzschlussfestigkeit können nicht unabhängig voneinander optimiert werden.
- In Traktionsanwendungen ist eine garantierte Kurzschlussfestigkeit von tscwt > 10µs Stand der Technik für Si-basierte 1200V Halbleiter wie IGBTs (Insulated-Gate Bipolar Transistor, deutsch: Bipolartransistor mit isolierter Gate-Elektrode). Dieser Wert wird von aktuellen SiC-MOSFET-Konzepten nicht erreicht und wird durch den kostengetriebenen Trend zu niedrigeren Rdson-Werten noch schwieriger zu realisieren.
siehe zum Beispiel
„Short Circuit Robustness of 1200 V SiC Junction Transistors and power MOSFETs", Siddarth Sundaresan et al (GeneSiCSemiconductor) ICSCRM 2015;
„Repetitive Short-Circuit tests on SiC VMOS devices", Maxime Berthou et al (Laboratoire Ampere, France), ICSCRM 2015; "Concept with grounded Bottom Iayer from Mitsubishi"
"Impact of Grounding the Bottom Oxide Protection Layer on the Short-Circuit Ruggedness of 4H-SiC TrenchMOSFETs", R Tanaka et al (Mitsubishi Electr. Corp) ISPSD2014;
"Temperature-Dependent Short-Circuit Capability of Silicon Carbide Power MOSFETs" Z. Wang et al. (Univ. of Tennessee) IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL. 31, NO. 2, FEBRUARY 2016 - Ein weiteres Problem können zu hohe Felder im Gateoxid sein. Grundsätzlich weist das Gateoxid auf SiC (Siliziumcarbid) einen geringeren Bandoffset im Leitungsband auf als vergleichbare Si-Bauelemente, sodass Degradation infolge von Tunnelströmen schon bei niedrigeren Gatefeldstärken auftritt. Für SiC-MOSFETs liegt eine sinnvolle Feldstärke im Gateoxid bei etwa 3 MV/cm. Die Einhaltung dieses Grenzwerts ist insbesondere im Sperrbetrieb kritisch und macht vor allem bei Trench-Devices Designmaßnahmen zur Begrenzung der Gatefeldstärke erforderlich, siehe zum Beispiel Kevin Matocha, „Challenges in SiC power MOSFET design", Solid-State Electronics 52 (2008)1631–1635; "High Performance SiC Trench Devices with Ultra-low Ron", T Nakamura et al., 2011 IEEE International Electron Devices Meeting p. 26.51–26.53.
- Aus dem Stand der Technik sind Möglichkeiten bekannt, um zumindest die Gatefeldstärke zu begrenzen. So lässt sich zum Beispiel die Feldstärke am Gate-Oxid durch Einführung eines Doppeltrenches mit tiefer p-Implantation reduzieren. Dabei schirmen die tiefer liegenden p-Gebiete die eigentliche Trench-MOSFET-Struktur elektrostatisch ab, siehe zum Beispiel Nakamura et al..
- Die Feldstärken am Gateoxid können ebenfalls durch Einführung von p-dotierten Bereichen, so genannten „p-Bubbles“ unterhalb des Gateoxids auf ca. 4 MV/cm reduziert werden, siehe zum Beispiel „High-Voltage Accumulation-Layer UMOSFET’s in 4H-SiC", J. Tan et al., IEEE ELECTRON DEVICE LETTERS, VOL. 19, NO. 12, DECEMBER 1998.
- Alternativ können die beiden oben genannten Maßnahmen (double trench, p-bubble) kombiniert werden, siehe Shinsuke Harada et al., „Determination of optimum structure of 4H-SiC Trench MOSFET", Proceedings of the 2012 24th International Symposium on Power Semiconductor Devices and ICs, pp. 253 ff. Als weitere Variante ist ein entsprechendes Dotierprofil ohne Doppeltrench darstellbar, wenn die p-Gebiete sehr tief implantiert werden.
- Aus der
DE10201400613A1 ist ein vertikaler Trench-MOSFET bekannt, der innerhalb der Epitaxieschicht eine Kompensationsschicht mit entgegengesetzter Dotierung aufweist, die es ermöglicht, die maximal auftretenden Feldstärken zu begrenzen. - Offenbarung der Erfindung
- Erfindungsgemäß wird ein Vertikaler SiC-MOSFET zur Verfügung gestellt, mit einem Sourceanschluss, einem Drainanschluss und einem Gatebereich sowie mit einer zwischen dem Sourceanschluss und dem Drainanschluss angeordneten, eine Dotierung einer ersten Art aufweisenden Epitaxieschicht, wobei in die Epitaxieschicht eine sich horizontal erstreckende Zwischenschichteingebettet ist, die Bereiche mit einer von der Dotierung erster Art verschiedenen Dotierung zweiter Art aufweist, wobei zumindest die Bereiche mit Dotierung zweiter Art elektrisch leitend mit dem Sourceanschluss verbunden sind. Es befindet sich also unterhalb der konventionellen MOS-Struktur eine weitere Ebene, die zumindest Bereiche mit zur Dotierung der Epitaxieschicht entgegengesetzter Dotierung aufweist.
- Darunter, dass die Zwischenschicht in die Epitaxieschicht eingebettet ist, wird insbesondere verstanden, dass die Zwischenschicht auf beiden Seiten von der Epitaxieschicht umgeben wird. Man kann also sagen, dass die Epitaxieschicht durch die Zwischenschicht in einen oberen Bereich, der im Regelfall auf der zum Sourceanschluss hin weisenden Seite der Zwischenschicht liegt, und in einen unteren Bereich, der im Regelfall auf der zum Drainanschluss hin weisenden Seite der Zwischenschicht liegt, aufgeteilt wird. In einem Spezialfall können zwischen der Zwischenschicht und dem oberen und/oder dem unteren Bereich der Epitaxieschicht weitere Bereiche oder Schichten angeordnet sein. Es ist aber auch ebenso möglich, dass die Zwischenschicht direkt und in einem Spezialfall vollflächig jeweils an den oberen und/oder an den unteren Bereich der Epitaxieschicht angrenzt. Der obere und der untere Bereich der Epitaxieschicht können gleiche oder unterschiedliche Dotierungskonzentrationen aufweisen.
- Vorteile der Erfindung
- Der erfindungsgemäße SiC-MOSFET hat den Vorteil, dass der Strom durch das Bauteil im Kurzschlussfall effektiv begrenzt werden kann. Es können so Bauteile mit besonders hohen Kurzschlussrobustheiten hergestellt werden, wie sie bisher für SiC-Technik nicht erhältlich waren.
- Dadurch, dass das erfindungsgemäße Konzept vertikal integriert wird, entsteht durch die zusätzlichen Strukturen kein zusätzlicher Platzbedarf auf dem Chip.
- Die Erfindung ist somit gegenüber herkömmlichen Bauteilen flächenneutral hinsichtlich Rdson·A.
- Weiterhin bietet das erfindungsgemäße Design den Vorteil, dass die Feldstärke im Gateoxid auf einen Level unterhalb von 3 MV begrenzt wird, um hohe Anforderungen an die Lebensdauer des Bauteils zu erfüllen. So kann sowohl der Strom im Kurzschlussfall begrenzt als auch im Sperrfall bei anliegender Spannung effektiv das Gateoxid abgeschirmt werden.
- Durch Abschirmung des MOS-Kanals vom Drainfeld ergeben sich dem gemäß Zuverlässigkeitsvorteile und es wird außerdem eine Reduktion der Kurzkanaleffekte in Form eines Anstiegs des Sättigungsstroms mit steigender Drainspannung ermöglicht, was ebenfalls vorteilhaft für die Kurzschlussfestigkeit ist.
- Auch ist es möglich, dass die Zwischenschicht sowohl Bereiche erster Dotierung als auch Bereiche zweiter Dotierung aufweist. Durch Auswahl von Dimensionierung und Dotierungskonzentration der unterschiedlichen Bereiche lassen sich dann die Eigenschaften des MOSFET gezielt einstellen. Die Bereiche sowohl erster als auch zweiter Dotierung können sich über die gesamte Schichtdicke erstrecken.
- Vorteilhafterweise ist vorgesehen, dass die Bereiche zweiter Dotierung nicht vollständig ausgeräumt werden, wenn eine Spannung kleiner oder gleich einer Sperrspannung des SiC-MOSFET anliegt. Dies kann durch eine hohe Dotierung, beispielsweise von zumindest 5·1017/cm3 erreicht werden. Es ist dabei vorteilhaft, wenn sich die Dotierung lateral von einem Bereich zum anderen Bereich möglichst abrupt ändert. Mit anderen Worten sind nach Möglichkeit keine oder nur sehr kleine Übergangsbereiche mit einer weniger starken Dotierung oder einer Mischdotierung vorhanden. Da die Bereiche mit Dotierung zweiter Art im Sperrfall durch Ausräumen dieser Bereiche erhebliche Gegenladung für die Aufnahme der Sperrspannung bereitstellen, kann die Kanallänge des MOSFET reduziert werden. Dies hat eine vorteilhafte Verringerung des Rdson zur Folge.
- Es ist mit Vorteil möglich, dass die Zwischenschicht vollständig unterhalb des Gatebereichs angeordnet ist. Es ergibt sich dann ein relativ einfacher konstruktiver Aufbau. Darunter, dass die Zwischenschicht unterhalb des Gatebereichs angeordnet ist, wird insbesondere verstanden, dass die Zwischenschicht vertikal zwischen dem Gatebereich und dem Drainbereich angeordnet ist. Elemente des Gatebereiches, beispielsweise ein Gatetrench, schneiden dann also nicht die Zwischenschicht oder unterbrechen diese.
- Gemäß einer bevorzugten Ausführungsform der Erfindung ist vorgesehen, dass die Zwischenschicht zusammen mit der Epitaxieschicht funktional einen Sperrschichtfeldeffekttransistor bildet. Im statischen Sperrfall mit ausgeschaltetem Gate werden mit zunehmender Drainspannung die Gebiete erster Dotierung ausgeräumt, das heißt, in Regionen mit Dotierungen erster Art in der Zwischenschicht sind keine quasineutralen Gebiete mehr vorhanden, sodass eine weitere Erhöhung der Drainspannung im wesentlichen durch den JFET aufgenommen werden kann. Durch den Sperrschichtfeldeffekttransistor (auch engl. Junction-FET oder JFET) kann dann der durch den MOSFET fließende Strom im Kurzschlussfall effektiv begrenzt werden.
- Darunter, dass Bereiche nicht vollständig ausgeräumt werden, wird insbesondere verstanden, dass auch nach Anlegen der Sperrspannung noch quasineutrale Gebiete im betreffenden Bereich vorhanden sind.
- Weiterhin ergibt sich somit ein weiterer Designparameter, da der MOS-Bereich im oberen Teil des MOSFET nun für eine wesentlich geringere Sperrspannung ausgelegt werden kann, da die Zwischenschicht beziehungsweise der JFET den wesentlichen Teil der Sperrspannung aufnimmt. Es wird im Sperrfall ausgeräumte Gegenladung bereitgestellt, sodass an der eigentlichen MOS-Struktur nur ein wesentlich geringeres E-Feld vorliegt und deshalb im Body weniger Gegenladung erforderlich ist. Dies erlaubt die Reduzierung der Kanallänge gegenüber dem Stand der Technik.
- Dies wird dadurch erreicht, dass die Dicke und Dotierung (NA = ppjfet) der Bereiche mit Dotierung zweiter Artso gewählt werden, dass die Spannung der Driftzone mindestens durch die Ladung der Bereiche mit Dotierung zweiter Art abgebaut werden kann. Hieraus ergibt sich folgende Designregel (für konstante Dotierungen):
- Dabei ist Ijfet die Dicke der Zwischenschicht, IEPI die Dicke der Epitaxieschicht, NDEPI die Dotierungskonzentration der Epitaxieschicht, ND die Dotierungskonzentration der Bereiche erster Dotierung der Zwischenschicht, NA die Dotierungskonzentration der Bereiche zweiter Dotierung der Zwischenschicht, djfet die hoizontale Ausdehnung der Bereiche erster Dotierung der Zwischenschicht und dpjfet die horizontale Ausdehnung der Bereiche zweiter Dotierung der Zwischenschicht.. Eine spezielle, sinnvolle Wahl von Dotierungsverhältnissen ist zum Beispiel ND = njfet > NEPI, NA = ppjfet > ND.
- Bei nicht abschnittsweise konstanten Dotierungen in der Zwischenschicht und der EPI-Schicht sind anstelle der Produkte aus NA, ND und den Abmessungen die entsprechenden Volumenintegrale zu nehmen.
- Aufgrund der JFET-Funktionalität kann die Sheet-Ladungsdichte im Body gemäß der Beziehung qbneu = qbalt – qJFET + Delta3D reduziert werden. Dabei istqbneu die erfindungsgemäße reduzierte Sheet-Ladungsdichte im Body, qbalt die Sheetladungsdichte im Body eines herkömmlichen MOSFET, wie sie bei Design ohne JFET-Region erforderlich wäre, qJFET ist die bei maximaler Spannung wirksame Effektivladung der als JFET-Region fungierenden Zwischenschicht im teilweise ausgeräumten Zustand entsprechend der Feldverteilung im Sperrfall, und Delta3D ist ein Anpassungsterm für 3D-Effekte sowie ein Sicherheitszuschlag für eine ausreichende Sperrfestigkeit, sodass kein punch through durch Body zur Source stattfindet.
- Eine Weiterbildung der Erfindung sieht vor, dass an die Zwischenschicht vertikal in Richtung des Sourceanschlusses und/oder in Richtung des Drainanschlusses eine Übergangsschicht mit einer im Vergleich zur Epitaxieschicht stärkeren Dotierung erster Art angrenzt. Es wird so verhindert, dass die vertikalen pn-Übergänge zu Bereichen zweiter Dotierung der Zwischenschicht zu großen vertikalen Raumladungszonen beziehungsweise Stromeinengungen oberhalb und unterhalb der Zwischenschicht führen.
- Weiterhin ist es von Vorteil, wenn an die Epitaxieschicht vertikal in Richtung des Sourceanschlusses eine Übergangsschicht mit einer im Vergleich zur Epitaxieschicht stärkeren Dotierung erster Art angrenzt. In anderen Worten grenzt also die Übergangsschicht an den oberen Bereich der Epitaxieschicht. Auch hier werden Stromeinengungen an den pn-Übergängen vermieden.
- Aus dem gleichen Grund ist es günstig, wenn ein zwischen dem Sourceanschluss und der Zwischenschicht angeordneter oberer Teil der Epitaxieschicht eine höhere Dotierung erster Art, insbesondere eine um den Faktor 2 bis 4 höhere Dotierung erster Art, aufweist als ein zwischen der Zwischenschicht und dem Drainanschluss angeordneter unterer Teil der Epitaxieschicht.
- Die beschriebenen Übergangsschichten mit einer stärkeren, also einer höher konzentrierten Dotierung erster Art, die an die Epitaxieschicht angrenzen, können auch als Spreadschichten bezeichnet werden. Vorteilhafterweise wird bei der Ausgestaltung der Spreadschichten die Designregel eingehalten, dass die Gesamtdosis der eingebrachten Dotierungen im Vergleich zur einfachen Epitaxieschicht konstant gehalten wird. Mit anderen Worten kann bei einer Erhöhung der Konzentration an einer Stelle an einer anderen Stelle eine niedrigere Dotierungskonzentration gewählt werden, um einen Ausgleich zu schaffen.
- Eine Weiterbildung der Erfindung sieht vor, dass an die Bereiche erster Dotierung der Zwischenschicht vertikal in Richtung des Sourceanschlusses und/oder in Richtung des Drainanschlusses Übergangsbereiche mit einer im Vergleich zur Epitaxieschicht stärkeren Dotierung erster Art angrenzen, wobei an die Bereiche zweiter Dotierung der Zwischenschicht zumindest teilweise die Epitaxieschicht angrenzt. Im Vergleich zur zuvor beschriebenen Ausführungsform werden hier keine vollständigen Spreadschichten, sondern lediglich an die Bereiche zweiter Dotierung der Zwischenschicht angrenzenden Übergangsbereiche oder Spreadbereiche verwendet. Es ergibt sich hieraus eine weitere Optimierung des Durchlasswiderstands des MOSFET. Das beschriebene Design kann praktisch beispielsweise über ein Mehrfachimplant unterschiedlicher Tiefen in Kombination mit einem Maskenspacer realisiert werden.
- Eine spezielle Ausgestaltung der Erfindung sieht vor, dass die Bereiche erster Dotierung der Zwischenschicht ein doppeltrichterförmiges oder ein sanduhrförmiges Profil aufweisen. Mit anderen Worten verjüngt sich die horizontale Ausdehnung der Bereiche erster Dotierung der Zwischenschicht jeweils von oben und von unten zur Mitte der Zwischenschicht hin. Auch mit dieser Maßnahme lässt sich die Durchbruchspannung erhöhen. Alle beschriebenen Maßnahmen sind sofern geometrisch möglich selbstverständlich miteinander kombinierbar.
- Eine vorteilhafte Ausgestaltung der Erfindung sieht vor, dass ein Kanal des Sperrschichtfeldeffekttransistors und ein Kanal des MOSFET vertikal übereinander angeordnet sind Die Periodizität (Zellpitch) des Sperrschichtfeldeffekttransistors kann dabei dem halben Zellpitch der TrenchMOS-Zelle entsprechen.
- Auf diese Art lassen sich die Beiträge des Sperrschichtfeldeffekttransistors zum Widerstand RDSon minimieren. Ausgehend von einer optimalen Position ist die Funktion des Bauelements dabei relativ wenig sensibel gegen eine laterale Verschiebung (Dejustage) der JFET-Region gegenüber der MOS-Region beziehungsweise einer Änderung der Größe von dpJFET.
- Mit Vorteil ist vorgesehen, dass der funktionale Sperrschichtfeldeffekttransistor elektrisch in Reihe mit dem MOSFET geschaltet ist. Unter dem MOSFET wird hier der klassische, funktionale MOSFET innerhalb des Bauteils, also im Regelfall der oberhalb der Zwischenschicht angeordnete Bereich des Bauelements, verstanden. Hierdurch wird die Integration einer auf Kurzschlussfestigkeit ausgelegten MOSFET-JFET-Kaskade in einem einzigen Bauteil ermöglicht. Ein Vorteil dieser Konfiguration ist, dass der JFET über den Spannungsabfall der MOS-Region gegengekoppelt mit dem MOSFET ist und damit den Strom nach oben begrenzt: Steigt der Drainstrom soweit an, dass der Spannungsabfall über der MOS-Region in die Größenordnung des Betrages der Pinch-Spannung des JFET kommt, so trägt der JFET zur Strombegrenzung maßgeblich bei. Der Drainstrom wird dann durch das Erreichen der Schwellbedingung (Pinch-Spannung) des JFETs begrenzt. Eine Kanallängenmodulation und damit ein weiter ansteigender Sättigungsstrom des MOSFET bei hohen Drainspannungen werden somit vermieden. Das Erreichen der Schwellbedingung kann durch den Spannungsabfall über beziehungsweise die Dotierung der MOS-Region sowie die Pinch-Spannung in gewissen Grenzen eingestellt werden.
- Die JFET-Kanäle innerhalb der JFET-Region beziehungsweise innerhalb der Zwischenschicht können auch eine andere Periodizität und/oder eine andere Orientierung als die MOS-Zelle aufweisen. In anderen Worten können sich die Elemente der MOS-Struktur, die auf einer bestimmten Breite des Chips angeordnet sind, in Anzahl und Abstand von den Elementen der Zwischenschicht unterscheiden. Es kann auch ein beliebiger Winkel zwischen der Ausrichtung der Elemente der MOS-Ebene, also beispielsweise der Gateelektroden, und der Ausrichtung der Elemente der Zwischenebene vorhanden sein.
- Weiterhin sind andere JFET-Gateformen wie beispielsweise eine Wabenstruktur, eine Quadratstruktur oder ähnliches möglich. Eine typische Ausdehnung der Bereiche erster Dotierung der Zwischenschicht liegt im Bereich von 500 nm. Vorteilhafterweise ist die laterale Ausdehnung der Bereiche zweiter Dotierung der Zwischenschicht etwas größer als die der Bereiche erster Dotierung, beispielsweise um den Faktor 1,2 oder 1,5. Die Anzahl der Bereiche erster und zweiter Dotierung pro Einheitszelle der MOS-Struktur, also beispielsweise pro Gate-Trench, ergibt sich dann aus dem Verhältnis zwischen Abstand dieser MOS-Strukturen und der Periodizität der Zwischenschicht.
- Die MOS-Struktur kann auf dem Chip (Aufsicht beziehungsweise Layout) als Linienstruktur oder zweidimensionale Gitterstruktur vorhanden sein. Innerhalb der Ebene der JFET-Schicht beziehungsweise der Zwischenebene können hier auch dreidimensionale Strukturen wie Quadratgitter, Waben oder Hexagonalgitter vorhanden sein. Diese können prinzipiell mit einer beliebigen analogen periodischen JFET-Gitterstruktur kombiniert werden. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben und in der Beschreibung beschrieben.
- Zeichnungen
- Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert. Es zeigen:
-
1 ein Ersatzschaltbild einer Ausführungsform der Erfindung, -
2 einen Querschnitt durch ein Ausführungsbeispiel eines erfindungsgemäßen MOSFET, -
3 eine detaillierte Darstellung der Zwischenschicht aus2 , -
4 ein Diagramm, in dem mögliche Dotierungskonzentrationen aufgetragen sind, -
5 ein weiteres Diagramm, in dem mögliche Dotierungskonzentrationen aufgetragen sind, -
6 einen Querschnitt durch eine Ausführungsform, in den ein Pfad für ein Linienintegral schematisch eingezeichnet ist, -
7 einen Querschnitt durch eine Ausführungsform mit Übergangsschichten, -
8 eine Weiterbildung des in7 gezeigten Ausführungsbeispiels, -
9 ein weiteres Ausführungsbeispiel der Erfindung, -
10 eine alternative Möglichkeit zur Ausgestaltung der Zwischenschicht, -
11 drei Ausführungsformen, die sich in der Ausgestaltung der Epitaxieschicht oberhalb der Zwischenschicht unterscheiden, -
12 einen Längs- und einen Querschnitt durch ein Ausführungsbeispiel analog zu dem in den2 und3 gezeigten Ausführungsbeispiel, -
13 einen horizontalen Schnitt durch das Ausführungsbeispiel aus11 , -
14 eine Darstellung analog zu12 , -
15 zwei weitere Ausführungsformen des erfindungsgemäßen MOSFET, -
16 ein typisches Ausführungsbeispiel der Erfindung, und -
17 die Anwendbarkeit des Konzepts auf verschiedene Transistorkonzepte, und -
18 Ausgangskennlinien von Ausführungsbeispielen. - Ausführungsformen der Erfindung
-
1 zeigt ein Ersatzschaltbild einer Ausführungsform der Erfindung. Zu sehen sind dabei die typischen Elemente eines MOSFET1 , nämlich der Sourceanschluss2 , der Drainanschluss4 sowie der Gateanschluss6 . Darüber hinaus sind zwei Widerstände eingezeichnet, nämlich der Widerstand des MOS-Bereichs8 und der Widerstand der Driftregion10 . Durch die leitende Verbindung12 zwischen dem Sourceanschluss2 und dem JFET-Gate14 wird ein Sperrschichtfeldeffekttransistor gebildet, der hohe Ströme durch das Bauelement1 wirkungsvoll begrenzt. - Wenn die über der MOS-Region
6 und8 abfallende Spannung größer oder gleich dem Betrag der Pinch-Spannung des Sperrschichtfeldeffekttransistors wird, nimmt dieser die weitere Drainspannungszunahme auf. Eine Kanallängenmodulation und damit ein weiter ansteigender Sättigungsstrom des MOSFET bei hohen Drainspannungen werden somit vermieden. Die genaue Funktionsweise des Sperrschichtfeldeffekttransistors oder JFETs wird im Folgenden noch anhand der weiteren Figuren erläutert. -
2 zeigt einen Querschnitt durch ein Ausführungsbeispiel eines erfindungsgemäßen MOSFET20 . Gezeigt ist dabei nur ein Ausschnitt des Bauelements, typischerweise kann das Bauelement aus einer Vielzahl von Einheitszellen bestehen. Ebenfalls sind einige Elemente des MOSFET20 nicht vollständig dargestellt. - Auf einem typischerweise hochdotierten Substrat
21 ist eine n-dotierte Epitaxieschicht22 aufgebracht, in der wiederum eine Zwischenschicht24 eingebettet ist. Praktisch ist die Epitaxieschicht in einen oberen Bereich22.1 und einen unteren Bereich22.2 aufgeteilt. Nach unten hin stellt eine Metallisierung26 den Drainanschluss dar. Die Zwischenschicht24 ist in2 zunächst ohne weitere Details dargestellt. Im oberen Bereich der Figur sind die typischen Elemente eines Trench-MOSFET20 dargestellt: Es ist eine Metallisierung28 als Sourcekontakt2 und eine Metallisierung30 als Gatekontakt zu erkennen. Weiterhin sind der n-dotierte Sourcebereich34 sowie der in einem Trench, also einer Grabenstruktur, angeordnete Gatebereich36 dargestellt. Der Gatebereich36 wird durch eine isolierende Schicht38 vom Sourcebereich32 und von der Epitaxieschicht22 getrennt. Wird zwischen dem Sourcekontakt2 und dem Gatekontakt4 eine Spannung angelegt, so fließt ein elektrischer Strom in der Figur von oben nach unten, also vertikal, durch den MOSFET20 , wenn am Gatekontakt32 eine Spannung oberhalb der Thresholdspannung des MOSFET20 anliegt und am Drain26 eine gegenüber dem Sourcekontakt28 positive Spannung anliegt. -
3 zeigt eine detaillierte Darstellung der Zwischenschicht24 aus2 . Im oberen und im unteren Bereich der Figur sind darüber hinaus jeweils die oberen und unteren Teile der an die Zwischenschicht24 angrenzenden Epitaxieschicht22.1 ,22.2 zu sehen. Es wird deutlich, dass die Zwischenschicht24 in horizontaler beziehungsweise lateraler Richtung eine spezielle Struktur aufweist. So sind in der Zwischenschicht p-dotierte Bereiche40.1 ,40.2 und40.3 sowie n-dotierte Bereiche42.1 und42.2 vorhanden. Es sei an dieser Stelle noch einmal darauf hingewiesen, dass, wie bei MOSFETs üblich, die dargestellten Ausführungsbeispiele auch mit jeweils umgekehrter Dotierung hergestellt werden können. - Wichtige Designparameter für die Funktionalität des Bauelements
20 sind die Abmessungen der p-dotierten Bereiche40 sowie der n-dotierten Bereiche42 ebenso wie die Dicke Ijfet der Zwischenschicht22 . Die Zwischenschicht22 als solche bildet insgesamt die sogenannte JFET-Region. Die Breite der p-dotierten Bereiche40 wird dabei mit dpjfet und die Breite der n-dotierten Bereiche42 mit djfet bezeichnet. Schematisch eingezeichnet ist wiederum die leitende Verbindung12 , die die elektrische Verbindung zwischen den p-dotierten Bereichen40 und dem Sourceanschluss2 herstellt. Ebenfalls schematisch und lediglich zur Verdeutlichung des Funktionsprinzips ist das Schaltsymbol16 des Sperrschichtfeldeffekttransistors eingezeichnet, dessen Sourceanschluss17 im in der Figur oberen Bereich der Epitaxieschicht22 liegt, wohingegen der Drainanschluss18 des Sperrschichtfeldeffekttransistors16 sich im unteren Bereich der Epitaxieschicht22 befindet. Der Gateanschluss19 des Sperrschichtfeldeffekttransistors ist mit den p-dotierten Bereichen40 verbunden. Somit stellen diese p-dotierten Bereiche40 das Gate des Sperrschichtfeldeffekttransistors16 dar. - Ein weiterer wichtiger Designparameter sind die Dotierungen der Bereiche
40 und42 .4 zeigt ein Diagramm, in dem mögliche Dotierungskonzentrationen für die n-dotierten Bereiche42 in Abhängigkeit von der Breite der n-dotierten Bereiche42 für verschiedene JFET-Pinch-Spannungendas heißt, über eine entsprechende Wahl der Parameter kann die Pinch-Spannung des JFET eingestellt werden. Alle dargestellten Werte sind dabei für eine Dotierungskonzentration der p-dotierten Gebiete von 5·1018/cm3 berechnet worden. Kurve101 gilt für die minimale Größe für d_jfet für die jeweilige Dotierungskonzentration. Kurve102 gilt für eine JFET-Pinch-Spannung Ugthr = 5V, Kurve103 gilt für eine JFET-Pinch-Spannung Ugthr = 10V, Kurve104 gilt für eine JFET-Pinch-Spannung Ugthr = 20V und Kurve105 gilt für eine JFET-Pinch-Spannung Ugthr = 50V. -
5 zeigt ein Diagramm analog zu4 mit dem Unterschied, dass von einer Dotierungskonzentration von 5·1017/cm3 für die p-dotierten Bereiche ausgegangen wird. - Die Pinch-Spannungder JFET-Region, die zwischen dem Kontakt
17 und19 (siehe zum Beispiel2 und3 ) anliegt, ist dadurch gekennzeichnet, dass die n-seitigen Raumladungszonen gleich groß wie djfet werden, das heißt, zwischen den p-dotierten Bereichen40 verschwinden die quasineutralen Gebiete der n-Majoritätsladungsträger der n-dotierten Bereiche42 . Die Tiefe tjfet und die n-Dotierung innerhalb des MOS-Bereichs sind zur Berücksichtigung des Kurzschlussverhaltens so gewählt, dass für den angestrebten Sättigungsstrom IDsat bei anliegender Spannung Uds = Ucc, was typischerweise 50% der nominalen Sperrfestigkeit der Bauelemente entspricht, für n-Majoritätsladungsträger ein Potenzialabfall „UMOS“ bis zur n-Öffnung der JFET-Region24 erreicht wird, die den JFET in den strombegrenzenden Zustand versetzt. In anderen Worten vergrößert sich durch die Vorspannung die Raumladungszonen der die n-Schicht42 umschließenden pn-Verbindungen soweit, dass sie größer oder gleich djfet ist. UMOS hat zweckmäßigerweise Werte von mindestens 1V, typischerweise zwischen 5 V und 20 V. Eine sinnvolle Obergrenze kann 20% der Sperrspannung betragen. Es gilt wobei der Pfad für das Linienintegral in der6 als Int1 eingezeichnet ist. Das Linienintegral Int1 verläuft vom Sourcebereich34 durch die Epitaxieschicht22 zum n-dotierten Bereich42 . - Die laterale Ausdehnung und Dotierung der n-Gebiete
40 und der p-Gebiete42 innerhalb der JFET-Region sind so gewählt, dass bei Uds = 0V die n-Öffnung djfet größer als die doppelte n-seitige Raumladungszone der pn-Verbindung zwischen NA und ND ist, sodass im spannungslosen Zustand innerhalb des n-Gebiets der JFET-Region n-Majoritätsladungsträger für den Stromtransport übrig bleiben. Für den Fall des eindimensionalen abrupten pn-Übergangs ergibt sich hiernach folgende idealtypische Designregel: - Der Grenzwert für djfet entspricht jeweils der untersten als d_jfet_min eingezeichneten Kurve in
4 und5 . Für reale, räumliche Geometrien und Dotierverteilungen sind die entsprechenden Zusammenhänge analytisch nicht darstellbar, aber gleichermaßen vorhanden und numerisch lösbar. Ubi bezeichnet dabei die „eingebaute“ Spannung, die bereits ohne äußere angelegte Spannung aufgrund der Dotierungen im Valenz- und Leitungsband über dem pn-Übergang abfällt. NA ist die p-Dotierungskonzentration und ND die n-Dotierungskonzentration. -
7 zeigt einen Querschnitt durch eine Ausführungsform mit Übergangsschichten50.1 ,50.2 , die jeweils oberhalb und unterhalb der Zwischenschicht24 angeordnet sind. Die Übergangsschichten50.1 ,50.2 weisen jeweils eine n-Dotierung höherer Konzentration als die Epitaxieschicht22.1 beziehungsweise22.2 auf. Durch eine solche Ausgestaltung wird verhindert, dass sich große Raumladungszonen beziehungsweise Stromeinengungen an den vertikalen pn-Übergängen zu den p-dotierten Bereichen40 bilden. Eingezeichnet ist weiterhin pijfet als laterale Abmessung der JFET-Struktur. -
8 zeigt eine Weiterbildung des in6 gezeigten Ausführungsbeispiels, die sich durch eine dritte Übergangsschicht50.3 auszeichnet, die zwischen dem Sourcebereich34 und der Epitaxieschicht22 angeordnet ist. Es wird ebenfalls deutlich, dass die Dotierungen der drei Übergangsschichten nSp1, nSp2 und nSp3 unterschiedlich sein können. - In
9 ist eine Variante gezeigt, in der die Übergangsschichten nicht den gesamten Querschnitt des MOSFET abdecken, sondern sich nur bereichsweise in den angesprochenen Schichten erstrecken. Sie werden daher als Übergangsbereiche oder Spreadbereiche52.1 ,52.2 ,52.3 bezeichnet. Der Übergangsbereich52.1 befindet sich wiederum oberhalb der Zwischenschicht24 im Bereich zwischen der Zwischenschicht24 und der Epitaxieschicht22 . Der Übergangsbereich52.2 befindet sich unterhalb der Zwischenschicht24 zwischen der Zwischenschicht24 und der Epitaxieschicht22 . Die Übergangsbereiche52.1 ,52.2 überspannen dabei jeweils den n-dotierten Bereich42 zwischen zwei p-dotierten Bereichen40.1 ,40.2 . Darüber hinaus decken sie auf beiden Seiten des n-dotierten Bereichs der Zwischenschicht24 einen kleinen Teil des angrenzenden p-dotierten Bereichs40.1 ,40.2 ab. Die Ausdehnung der Übergangsbereiche52.1 ,52.2 über die „Lücke“ zwischen den p-dotierten Bereichen40.1 ,40.2 hinaus ist dabei etwa so groß wie die halbe Breite des n-dotierten Bereichs in der Zwischenschicht. - Der dritte Übergangsbereich
52.3 ist im Bereich, in welchem der Gatebereich36 , p-body64 und Epitaxieschicht22 aneinandergrenzen, angeordnet. Er weist eine relativ kleine Ausdehnung auf. Es wird deutlich, dass NA und ND, also ppjfet und njfet, NDEPI sowie die Dotierung zwischen dem MOSFET-Body und der JFET-Region nicht konstant sein müssen, sondern eine Ortsabhängigkeit aufweisen können. -
10 zeigt eine weitere Möglichkeit zur Ausgestaltung der Zwischenschicht24 . Auch hierbei ist es das Ziel, Stromeinengungen zu vermeiden. Im gezeigten Ausführungsbeispiel wird dies dadurch erreicht, dass die p-dotierten Bereiche40 in der Nähe der Epitaxieschicht22 etwas „zurückgezogen“ werden. Man kann die Zwischenschicht24 hier als aus drei separaten Schichten24.1 ,24.2 ,24.3 aufgebaut verstehen, welche prinzipiell identisch aufgebaut sind, sich aber in der lateralen Ausdehnung unterscheiden. Die mittlere Schicht24.2 ist im Wesentlichen wie in den bereits beschriebenen Ausführungsbeispielen aufgebaut. Sie kann die dickste der drei Schichten24.1 ,24.2 ,24.3 sein. Insbesondere ist die Breite des n-dotierten Bereichs42.2 der mittleren Schicht24.2 gleich der Breite der n-dotierten Bereiche40 in den bereits beschriebenen Ausführungsbeispielen. Die obere Schicht24.1 und die untere Schicht24.3 des n-dotierten Bereichs42 haben jedoch eine größere Ausdehnung. Es ergibt sich insgesamt ein grob sanduhrförmiger oder doppeltrichterförmiger Querschnitt für den n-dotierten Bereich40 . -
11 zeigt drei Ausführungsformen, die sich in der Ausgestaltung der Epitaxieschicht22.1 oberhalb der Zwischenschicht24 unterscheiden. Im linken Bereich der Figur ist ein Ausführungsbeispiel gezeigt, in dem unterhalb des Gate-Trenches39 in der Epitaxieschicht22 ein bis zur Zwischenschicht24 reichender p-dotierter Bereich62.1 eingebracht ist. In anderen Worten ist der Bereich zwischen Gate-Trench39 und Zwischenschicht24 zum größten Teil mit p-dotiertem Material gefüllt. Der Bereich der Zwischenschicht24 , der unterhalb des Gate-Trenches39 liegt, besteht ebenfalls aus p-dotiertem Material. Es ist somit im Vergleich zu den bisher beschriebenen Ausführungsformen unterhalb des Gate-Trenches39 n-dotiertes Material durch p-dotiertes Material ersetzt worden. - Im mittleren Bereich der
11 ist unterhalb des p-body-Bereichs64 ein weiterer p-dotierter Bereich62.2 angeordnet. Auch dieser Bereich ist im Wesentlichen deckungsgleich über einem p-dotierten Bereich40 der Zwischenschicht24 angeordnet. Im rechten Bereich der11 ist ein Ausführungsbeispiel gezeigt, das beide Versionen miteinander kombiniert, also sowohl den p-dotierten Bereich62.1 als auch den p-dotierten Bereich62.2 aufweist. Alle in11 gezeigten Ausführungsformen haben den Vorteil, dass p-Ladungen zur Verfügung gestellt werden, die nicht im Kanalbereich liegen. -
12 zeigt einen Längs- und einen Querschnitt durch ein Ausführungsbeispiel analog zu dem in den2 und3 gezeigten Ausführungsbeispiel. Die vertikal verlaufende gestrichelte Linie kennzeichnet die Schnittebene des im rechten Bereich von12 dargestellten Schnitts. Es ist zu erkennen, dass die p-dotierten Gebiete40 leitend mit dem Sourcepad2 verbunden sind. Weiterhin ist zu erkennen, dass die im Gate-Trench39 angeordnete Gateelektrode36 teilweise für die Kontaktierung unterbrochen wurde. Technisch lässt sich die Kontaktierung beispielsweise mittels eines Kontaktimplants im Trench39 in Verbindung mit p-dotierten Querstegen60 zwischen den p-dotierten Bereichen realisieren. Diese Querstege60 sind in13 gezeigt. - Ebenfalls möglich ist eine Kontaktierung über tiefen Kontaktimplant. Bei zwei JFET-Kanälen pro parallel verlaufender MOS-Zelle sind dann keine Querstege zur elektrischen Verbindung der p-Gebiete notwendig. Die Kontaktierungen beschränken sich dabei nicht auf parallel zum Trench laufende JFET-Strukturen sondern können auch punktuell an Kontaktpunkten zwischen JFET-Gitter (p-Gebiete der JFET-Region) und den Kontaktausführungen erfolgen. Ebenfalls ist eine Kontaktierung der p-Gebiete außerhalb der aktiven MOS-Zellen denkbar.
-
13 zeigt einen horizontalen Schnitt entlang der horizontalen gestrichelten Linie aus12 . Der Schnitt verläuft somit durch die Zwischenschicht24 und parallel zu dieser. Als gestrichelte Linien sind die an sich über der dargestellten Ebene liegenden Gatebereiche36 eingezeichnet. Nachdem die vertikale Kontaktierung der p-dotierten Gebiete40 mittels der Unterbrechungen der Trenches39 bewerkstelligt wird, ist hier zu erkennen, dass die einzelnen p-dotierten Gebiete40 miteinander verbunden werden, indem die n-dotierten Bereiche42 der Zwischenschicht24 unterbrochen werden. -
14 zeigt eine Darstellung analog zu13 . Anhand der wiederum als gestrichelte Linien eingezeichneten Gatebereiche36 wird deutlich, dass die Zwischenebene24 um einen beliebigen Winkel α zum Rest des MOSFET gedreht werden kann. Mit anderen Worten kann zwischen beispielsweise den Gate-Trenches39 und den n-dotierten Bereichen42 der Zwischenschicht24 ein Winkel von beispielsweise 20°, 45° oder auch 90° bestehen. Selbstverständlich können die n-dotierten Bereiche42 der Zwischenschicht24 aber auch parallel zu den Gatebereichen39 verlaufen. Ebenfalls sind unterschiedliche Periodizitäten möglich. -
15 zeigt zwei Ausführungsformen des erfindungsgemäßen MOSFET20 , die sich lediglich durch die Struktur der Zwischenschicht24 und hierbei wiederum durch Abstand und Anzahl der n-dotierten Bereiche42 und der p-dotierten Bereiche40 der Zwischenschicht24 unterscheiden. Im linken Bereich der Figur ist ein Beispiel gezeigt, das pro MOS-Zelle lediglich einen n-dotierten Bereich42 in der Zwischenschicht24 aufweist. Das im rechten Teil der Figur dargestellte Ausführungsbeispiel hingegen weist pro Einheitszelle fünf n-dotierte Bereiche42 auf, von denen einer zentral unter dem Gatetrench39 liegt und, da nur eine Halbzelle gezeigt ist, nur zur Hälfte dargestellt ist. Die zwischen den n-dotierten Bereichen42 liegenden p-dotierten Bereiche40 sind etwas breiter als die n-dotierten Bereiche40 ausgeführt. -
16 zeigt ein typisches Ausführungsbeispiel. Alle wichtigen Dimensionen sind in der Figur noch einmal verdeutlicht. Es gelten die aus den anderen Figuren bereits bekannten Bezugszeichen. -
17 zeigt die Anwendbarkeit des Konzepts auf verschiedene Transistorkonzepte. Im linken Teil der Figur ist die bereits bekannte Integration in einen Trench-MOSFET zu sehen. Im mittleren Teil der Figur ist ein DMOS (englisch: double-diffused metal-oxide semiconductor field effect transistor) mit einer erfindungsgemäßen Zwischenschicht24 zu sehen. Im rechten Teil der Figur ist ein VMOS (von englisch: v-groved MOS field-effect transistor) mit einer erfindungsgemäßen Zwischenschicht24 dargestellt. -
18 zeigt Ausgangskennlinien (107 ) von einem konventionellen MOSFET im Vergleich zu zwei erfindungsgemäßen MOSFETs (108 ), (109 ). In einem konventionellen MOSFET ist eine ausgeprägte Zunahme des Sättigungsstroms mit steigender Drainspannung zu erkennen. In den erfindungsgemäßen MOSFET ist bei kleinen Drainspannungen eine starke Stromzunahme zu erkennen (das heißt guter Durchlasswiderstand). Für höhere Drainspannungen tritt ein scharfer Übergang in eine fast horizontale Kennlinie auf. Erreicht die Drainspannung die Pinch-Spannung des Sperrschichtfeldeffekttransistors kommt es zum Übergang. Je nach Ausführung und Design kann der Sättigungsstrom bei hohen Drainspannungen, das heißt Spannungen oberhalb der Übergangsspannung, auf unterschiedliche Werte eingestellt werden, wie aus dem Vergleich der beiden erfindungsgemäßen MOSFET-Kennlinien zu entnehmen ist. Vorteilhafterweise wählt man die Lage der Pinch-Spannung des JFET so, dass sie deutlich oberhalb typischer Durchlassspannungen in eingeschalteten Zustand des MOSFET liegt aber sinnvoller Weise 20% der Sperrspannung des MOSFET nicht überschreitet. - In allen beschriebenen Ausführungsbeispielen lassen sich selbstverständlich die Vorzeichen der Dotierungen vertauschen, ohne vom erfindungsgemäßen Konzept abzuweichen. In anderen Worten können alle beschriebenen n-Dotierungen durch p-Dotierungen ausgetauscht werden und umgekehrt.
- ZITATE ENTHALTEN IN DER BESCHREIBUNG
- Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
- Zitierte Patentliteratur
-
- DE 10201400613 A1 [0009]
- Zitierte Nicht-Patentliteratur
-
- „Short Circuit Robustness of 1200 V SiC Junction Transistors and power MOSFETs“, Siddarth Sundaresan et al (GeneSiCSemiconductor) ICSCRM 2015 [0004]
- „Repetitive Short-Circuit tests on SiC VMOS devices”, Maxime Berthou et al (Laboratoire Ampere, France), ICSCRM 2015; “Concept with grounded Bottom Iayer from Mitsubishi” [0004]
- “Impact of Grounding the Bottom Oxide Protection Layer on the Short-Circuit Ruggedness of 4H-SiC TrenchMOSFETs”, R Tanaka et al (Mitsubishi Electr. Corp) ISPSD2014 [0004]
- “Temperature-Dependent Short-Circuit Capability of Silicon Carbide Power MOSFETs” Z. Wang et al. (Univ. of Tennessee) IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL. 31, NO. 2, FEBRUARY 2016 [0004]
- Kevin Matocha, „Challenges in SiC power MOSFET design“, Solid-State Electronics 52 (2008)1631–1635 [0005]
- “High Performance SiC Trench Devices with Ultra-low Ron”, T Nakamura et al., 2011 IEEE International Electron Devices Meeting p. 26.51–26.53 [0005]
- Nakamura et al. [0006]
- „High-Voltage Accumulation-Layer UMOSFET’s in 4H-SiC”, J. Tan et al., IEEE ELECTRON DEVICE LETTERS, VOL. 19, NO. 12, DECEMBER 1998 [0007]
- Shinsuke Harada et al., „Determination of optimum structure of 4H-SiC Trench MOSFET“, Proceedings of the 2012 24th International Symposium on Power Semiconductor Devices and ICs, pp. 253 ff [0008]
Claims (14)
- Vertikaler SiC-MOSFET (
20 ) mit einem Sourceanschluss (2 ), einem Drainanschluss (4 ) und einem Gatebereich (36 ) sowie mit einer zwischen dem Sourceanschluss (2 ) und dem Drainanschluss (4 ) angeordneten, eine Dotierung einer ersten Art aufweisenden Epitaxieschicht (22 ), wobei in die Epitaxieschicht (22 ) eine sich horizontal erstreckende Zwischenschicht (24 ) eingebettet ist, die Bereiche (40 ) mit einer von der Dotierung erster Art verschiedenen Dotierung zweiter Art aufweist, dadurch gekennzeichnet, dass zumindest die Bereiche mit Dotierung zweiter Art (40 ) elektrisch leitend mit dem Sourceanschluss (2 ) verbunden sind. - Vertikaler SiC-MOSFET (
20 ) nach Anspruch 1, wobei die Zwischenschicht (22 ) sowohl Bereiche erster Dotierung (42 ) als auch Bereiche zweiter Dotierung aufweist (40 ). - Vertikaler SiC-MOSFET (
20 ) nach Anspruch 1 oder 2, wobei die Bereiche zweiter Dotierung (40 ) nicht vollständig ausgeräumt werden, wenn eine Spannung kleiner oder gleich einer Sperrspannung des SiC-MOSFET (20 ) anliegt. - Vertikaler SiC-MOSFET (
20 ) nach einem der vorstehenden Ansprüche, wobei die Zwischenschicht (24 ) vollständig unterhalb des Gatebereichs (36 ) angeordnet ist. - Vertikaler SiC-MOSFET (
20 ) nach einem der vorstehenden Ansprüche, wobei die Zwischenschicht (24 ) zusammen mit der Epitaxieschicht (22 ) funktional einen Sperrschichtfeldeffekttransistor bildet. - Vertikaler SiC-MOSFET (
20 ) nach einem der vorstehenden Ansprüche, wobei die Pinch-Spannung des Sperrschichtfeldeffekttransistors im Bereich zwischen 1 V und 50% der Durchbruchspannung des SiC-MOSFET (20 ) liegt. - Vertikaler SiC-MOSFET (
20 ) nach einem der vorstehenden Ansprüche, wobei an die Zwischenschicht (24 ) vertikal in Richtung des Sourceanschlusses (2 ) und/oder in Richtung des Drainanschlusses (4 ) eine Übergangsschicht (50.1 ,50.2 ) mit einer im Vergleich zur Epitaxieschicht (22 ) stärkeren Dotierung erster Art angrenzt. - Vertikaler SiC-MOSFET (
20 ) nach einem der vorstehenden Ansprüche, wobei an die Epitaxieschicht (22 ) vertikal in Richtung des Sourceanschlusses (2 ) eine Übergangsschicht (50.3 ) mit einer im Vergleich zur Epitaxieschicht (22 ) stärkeren Dotierung erster Art angrenzt. - Vertikaler SiC-MOSFET (
20 ) nach einem der vorstehenden Ansprüche, wobei ein zwischen dem Sourceanschluss (2 ) und der Zwischenschicht (24 ) angeordneter oberer Teil der Epitaxieschicht (22.1 ) eine höhere Dotierung erster Art, insbesondere eine um den Faktor 2 bis 4 höhere Dotierung erster Art als ein zwischen der Zwischenschicht (24 ) und dem Drainanschluss (4 ) angeordneter unterer Teil der Epitaxieschicht (22.2 ) aufweist. - Vertikaler SiC-MOSFET (
20 ) nach einem der vorstehenden Ansprüche, wobei an die Bereiche erster Dotierung (42 ) der Zwischenschicht (24 ) vertikal in Richtung des Sourceanschlusses (2 ) und/oder in Richtung des Drainanschlusses (4 ) Übergangsbereiche (52 ) mit einer im Vergleich zur Epitaxieschicht (22 ) stärkeren Dotierung erster Art angrenzen, wobei an die Bereiche zweiter Dotierung (40 ) der Zwischenschicht (24 ) zumindest teilweise die Epitaxieschicht (22 ) angrenzt. - Vertikaler SiC-MOSFET (
20 ) nach einem der vorstehenden Ansprüche, wobei die Bereiche erster Dotierung (42 ) der Zwischenschicht (24 ) ein doppeltrichterförmiges Profil oder ein sanduhrförmiges Profil aufweisen. - Vertikaler SiC-MOSFET (
20 ) nach einem der Ansprüche 5 bis 11, wobei ein Kanal (56 ) des Sperrschichtfeldeffekttransistors und ein Kanal (58 ) des MOSFET vertikal übereinander angeordnet sind. - Vertikaler SiC-MOSFET (
20 ) nach einem der Ansprüche 5 bis 12, wobei der Sperrschichtfeldeffekttransistor elektrisch in Reihe mit dem MOSFET geschaltet ist. - Steuergerät für ein Fahrzeug, umfassend einen vertikalen SiC-MOSFET (
20 ) nach einem der vorstehenden Ansprüche.
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102016205331.0A DE102016205331A1 (de) | 2016-03-31 | 2016-03-31 | Vertikaler SiC-MOSFET |
CN201780021075.XA CN108886056B (zh) | 2016-03-31 | 2017-01-30 | 垂直SiC-MOSFET |
JP2018551347A JP6807948B2 (ja) | 2016-03-31 | 2017-01-30 | 縦型SiC‐MOSFET |
US16/086,212 US11164971B2 (en) | 2016-03-31 | 2017-01-30 | Vertical SiC MOSFET |
PCT/EP2017/051895 WO2017167469A1 (de) | 2016-03-31 | 2017-01-30 | Vertikaler sic-mosfet |
EP17703935.1A EP3437138A1 (de) | 2016-03-31 | 2017-01-30 | Vertikaler sic-mosfet |
TW106110836A TWI714749B (zh) | 2016-03-31 | 2017-03-30 | 垂直碳化矽金屬氧化物半導體場效電晶體 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE102016205331.0A DE102016205331A1 (de) | 2016-03-31 | 2016-03-31 | Vertikaler SiC-MOSFET |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102016205331A1 true DE102016205331A1 (de) | 2017-10-05 |
Family
ID=57995178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102016205331.0A Pending DE102016205331A1 (de) | 2016-03-31 | 2016-03-31 | Vertikaler SiC-MOSFET |
Country Status (7)
Country | Link |
---|---|
US (1) | US11164971B2 (de) |
EP (1) | EP3437138A1 (de) |
JP (1) | JP6807948B2 (de) |
CN (1) | CN108886056B (de) |
DE (1) | DE102016205331A1 (de) |
TW (1) | TWI714749B (de) |
WO (1) | WO2017167469A1 (de) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7206919B2 (ja) * | 2019-01-07 | 2023-01-18 | 株式会社デンソー | 半導体装置 |
DE102019212649A1 (de) * | 2019-08-23 | 2021-02-25 | Robert Bosch Gmbh | Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102014000613A1 (de) | 2014-01-18 | 2015-07-23 | Lanxess Deutschland Gmbh | Polyester Zusammensetzungen |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102004015921B4 (de) * | 2004-03-31 | 2006-06-14 | Infineon Technologies Ag | Rückwärts sperrendes Halbleiterbauelement mit Ladungskompensation |
JP4604241B2 (ja) * | 2004-11-18 | 2011-01-05 | 独立行政法人産業技術総合研究所 | 炭化ケイ素mos電界効果トランジスタおよびその製造方法 |
JP5052025B2 (ja) * | 2006-03-29 | 2012-10-17 | 株式会社東芝 | 電力用半導体素子 |
JP2008172007A (ja) * | 2007-01-11 | 2008-07-24 | Fuji Electric Device Technology Co Ltd | 絶縁ゲート型炭化珪素半導体装置とその製造方法。 |
JP2008177335A (ja) * | 2007-01-18 | 2008-07-31 | Fuji Electric Device Technology Co Ltd | 炭化珪素絶縁ゲート型半導体装置。 |
US7875951B2 (en) * | 2007-12-12 | 2011-01-25 | Infineon Technologies Austria Ag | Semiconductor with active component and method for manufacture |
US8203181B2 (en) * | 2008-09-30 | 2012-06-19 | Infineon Technologies Austria Ag | Trench MOSFET semiconductor device and manufacturing method therefor |
CN102171832A (zh) * | 2009-04-10 | 2011-08-31 | 住友电气工业株式会社 | 绝缘栅场效应晶体管 |
CN102723355B (zh) * | 2012-06-29 | 2015-06-10 | 电子科技大学 | 槽栅半导体功率器件 |
CN102779852B (zh) * | 2012-07-18 | 2014-09-10 | 电子科技大学 | 一种具有复合栅介质结构的SiC VDMOS器件 |
US8637922B1 (en) * | 2012-07-19 | 2014-01-28 | Infineon Technologies Ag | Semiconductor device |
US20140103439A1 (en) * | 2012-10-15 | 2014-04-17 | Infineon Technologies Dresden Gmbh | Transistor Device and Method for Producing a Transistor Device |
CN103840012A (zh) * | 2012-11-22 | 2014-06-04 | 无锡华润上华半导体有限公司 | 一种结型场效应晶体管及其制备方法 |
US9293558B2 (en) * | 2012-11-26 | 2016-03-22 | Infineon Technologies Austria Ag | Semiconductor device |
US9035380B2 (en) * | 2012-11-27 | 2015-05-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage drain-extended MOSFET having extra drain-OD addition |
DE102014200613A1 (de) * | 2014-01-15 | 2015-07-16 | Robert Bosch Gmbh | SiC-Trench-Transistor und Verfahren zu dessen Herstellung |
CN103915506B (zh) * | 2014-04-28 | 2016-08-31 | 重庆大学 | 一种具有纵向npn结构的双栅ldmos器件 |
JP6857351B2 (ja) * | 2017-02-28 | 2021-04-14 | 国立研究開発法人産業技術総合研究所 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
-
2016
- 2016-03-31 DE DE102016205331.0A patent/DE102016205331A1/de active Pending
-
2017
- 2017-01-30 CN CN201780021075.XA patent/CN108886056B/zh active Active
- 2017-01-30 WO PCT/EP2017/051895 patent/WO2017167469A1/de unknown
- 2017-01-30 EP EP17703935.1A patent/EP3437138A1/de active Pending
- 2017-01-30 US US16/086,212 patent/US11164971B2/en active Active
- 2017-01-30 JP JP2018551347A patent/JP6807948B2/ja active Active
- 2017-03-30 TW TW106110836A patent/TWI714749B/zh active
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102014000613A1 (de) | 2014-01-18 | 2015-07-23 | Lanxess Deutschland Gmbh | Polyester Zusammensetzungen |
Non-Patent Citations (9)
Title |
---|
"High Performance SiC Trench Devices with Ultra-low Ron", T Nakamura et al., 2011 IEEE International Electron Devices Meeting p. 26.51–26.53 |
"Impact of Grounding the Bottom Oxide Protection Layer on the Short-Circuit Ruggedness of 4H-SiC TrenchMOSFETs", R Tanaka et al (Mitsubishi Electr. Corp) ISPSD2014 |
"Temperature-Dependent Short-Circuit Capability of Silicon Carbide Power MOSFETs" Z. Wang et al. (Univ. of Tennessee) IEEE TRANSACTIONS ON POWER ELECTRONICS, VOL. 31, NO. 2, FEBRUARY 2016 |
„High-Voltage Accumulation-Layer UMOSFET’s in 4H-SiC", J. Tan et al., IEEE ELECTRON DEVICE LETTERS, VOL. 19, NO. 12, DECEMBER 1998 |
„Repetitive Short-Circuit tests on SiC VMOS devices", Maxime Berthou et al (Laboratoire Ampere, France), ICSCRM 2015; "Concept with grounded Bottom Iayer from Mitsubishi" |
„Short Circuit Robustness of 1200 V SiC Junction Transistors and power MOSFETs", Siddarth Sundaresan et al (GeneSiCSemiconductor) ICSCRM 2015 |
Kevin Matocha, „Challenges in SiC power MOSFET design", Solid-State Electronics 52 (2008)1631–1635 |
Nakamura et al. |
Shinsuke Harada et al., „Determination of optimum structure of 4H-SiC Trench MOSFET", Proceedings of the 2012 24th International Symposium on Power Semiconductor Devices and ICs, pp. 253 ff |
Also Published As
Publication number | Publication date |
---|---|
EP3437138A1 (de) | 2019-02-06 |
CN108886056B (zh) | 2022-05-17 |
US20200295186A1 (en) | 2020-09-17 |
CN108886056A (zh) | 2018-11-23 |
JP2019514206A (ja) | 2019-05-30 |
JP6807948B2 (ja) | 2021-01-06 |
US11164971B2 (en) | 2021-11-02 |
TW201803125A (zh) | 2018-01-16 |
WO2017167469A1 (de) | 2017-10-05 |
TWI714749B (zh) | 2021-01-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102018104581B4 (de) | Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren | |
DE112014000679B4 (de) | Isolierschichtsiliciumcarbidhalbleiterbauteil und Verfahren zu dessen Herstellung | |
DE19848828C2 (de) | Halbleiterbauelement mit kleiner Durchlaßspannung und hoher Sperrfähigkeit | |
DE102008057412B4 (de) | Halbleiterbauelement, insbesondere Leistungshalbeiterbauelement | |
DE102013205153B4 (de) | Halbleiteranordnung mit einem leistungstransistor und einem hochspannungsbauelement, die in einem gemeinsamen halbleiterkörper integriert sind | |
DE102012204420B4 (de) | Halbleitervorrichtung | |
DE102014111360B4 (de) | Halbleiterbauelement und elektronische schaltung zum schalten von hohen spannungen | |
DE102015104504B4 (de) | Grabentransistorbauelement | |
DE102019121859B3 (de) | Siliziumcarbid-vorrichtung mit graben-gate | |
EP0939446A1 (de) | Durch Feldeffekt steuerbares Leistungshalbleiterbauelement | |
DE112013004362T5 (de) | Halbleitervorrichtung | |
DE112012005981T5 (de) | Halbleitervorrichtung | |
DE102014107833B4 (de) | Halbleiterbauelement mit selbstladenden Feldelektroden | |
DE102004007197A1 (de) | Hochsperrendes Halbleiterbauelement mit niedriger Durchlassspannung | |
EP0760528B1 (de) | Halbleiterbauelement auf Siliciumbasis mit hochsperrendem Randabschluss | |
DE102014110006A1 (de) | Ladungskompensations-Halbleitervorrichtungen | |
DE112013004146T5 (de) | Halbleitervorrichtung | |
DE102021113288A1 (de) | Leistungshalbleitervorrichtung und verfahren zu dessen herstellung | |
EP0913000A1 (de) | Durch feldeffekt steuerbares halbleiterbauelement | |
EP1116276B1 (de) | Halbleiterbauelement mit feldformungsgebieten | |
DE102004047772B4 (de) | Lateraler Halbleitertransistor | |
DE102008028452B4 (de) | Leistungstransistor für hohe Spannungen in SOI-Technologie | |
DE102016205331A1 (de) | Vertikaler SiC-MOSFET | |
DE10243743B4 (de) | Quasivertikales Halbleiterbauelement | |
DE10213534B4 (de) | Halbleiteraufbau mit Schaltelement und Randelement |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed |