JP2008177335A - 炭化珪素絶縁ゲート型半導体装置。 - Google Patents
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Abstract
【課題】静電誘導トランジスタ構造の長所を生かしつつ、絶縁ゲート型電界効果トランジスタ構造のノーマリオフ型の利点が得られる組み合わせ構造としても、オン抵抗を小さくできる炭化珪素絶縁ゲート型半導体装置を提供すること。
【解決手段】SIT構造とMOSFET構造を同一のSiC半導体基板上に有する。SIT構造は、n+型SiC半導体基板37上に堆積されたn型ドリフト層38へのp+ゲート領域39と該ゲート領域上部の前記n型ドリフト層38の表面に堆積されるn+型第一ソース領域34を備える。MOSFET構造は前記第一ソース領域34の表面に堆積形成されたpウエル領域40と、このpウエル領域40の表面層に形成される第二ソース領域42と、この第二ソース領域42から前記第一ソース領域34に達する深さのトレンチ45内に形成されるMOSゲート構造とを有して前記SIT構造の上方に配置される。さらに、前記p+ゲート領域とソース電極との導電接続手段を有する。
【選択図】 図1
【解決手段】SIT構造とMOSFET構造を同一のSiC半導体基板上に有する。SIT構造は、n+型SiC半導体基板37上に堆積されたn型ドリフト層38へのp+ゲート領域39と該ゲート領域上部の前記n型ドリフト層38の表面に堆積されるn+型第一ソース領域34を備える。MOSFET構造は前記第一ソース領域34の表面に堆積形成されたpウエル領域40と、このpウエル領域40の表面層に形成される第二ソース領域42と、この第二ソース領域42から前記第一ソース領域34に達する深さのトレンチ45内に形成されるMOSゲート構造とを有して前記SIT構造の上方に配置される。さらに、前記p+ゲート領域とソース電極との導電接続手段を有する。
【選択図】 図1
Description
この発明は、炭化珪素(SiC)を主たる半導体材料とした、絶縁ゲートで電圧駆動が可能な縦型の電力用半導体装置(以下パワーデバイス)に関する。
従来、大きな電力を扱う、いわゆるパワーデバイスは、主としてシリコン半導体を用いて製造されてきている。パワーデバイスは大電流容量を可能にするため、チップの両主面間の厚さ方向(縦方向)へ電流を流す構造にされることが多い。そのような従来のパワーデバイスのうち、図9は従来の代表的な縦型絶縁ゲート型電界効果トランジスタ(MOSFET)の断面図である。
一方、図8に示す半導体基板の断面図はよく知られている静電誘導トランジスタ(以降SITと略す)と呼ばれるデバイスの基本構造であり、n+型半導体基板1上に堆積されたn型高抵抗ドリフト層3に選択的にp+型領域4が埋め込まれたゲートを備えている。このゲートに、前記半導体基板1の裏面に設けられたドレイン6に対して負バイアスを印加すると、ゲートであるp+型領域4の間に設けられたピンチオフ領域9に空乏層が広がり、ドレイン6からピンチオフ領域9、n+型ソース領域7を経てソース8へ至る電流経路が遮断される。このSITデバイスの特徴は基本的にはn型領域のみを電流が通過するモノポーラ構造であるので、理想に近い小さなオン抵抗が得られやすいという点である。既に、シリコン半導体以外でもSiC半導体を用いた前記SIT構造のデバイスが試作され、優れた特性が得られたとの報告がされている。しかし、前述のSITデバイスの基本構造ではゲート4がpn接合で形成されているので、この接合の劣化やゲート回路の障害によりゲートバイアスに障害が発生するとデバイスが導通状態のままになり、最悪の場合、回路の破壊という重大な事故をもたらす惧れがあるなど、ゲートバイアス条件に注意が必要であり、使いにくい面がある。
一方、前記パワーデバイスとしては、前記図9の断面図に示すような絶縁ゲート型デバイスに属する縦型MOSFETが汎用されている。図9ではゲート絶縁膜24とゲート電極23が半導体基板(20+22a)の主面上に平面状に形成される通常のプレーナゲート型MOSFETを示している。pウエル25内にはn+領域28、オーミックコンタクトをとるためのp+領域26が設けられている。この図9において、基板表面のpウエル25の外側のゲート絶縁膜24直下に設けられているn+表面領域22bは通常は形成されないことが多い。低オン抵抗化に伴うユニットパターンの微細化とともに、隣接するユニットパターン間でpウエル25に挟まれたゲート直下のn型領域が狭くなると、ドレイン29へバイアスを印加する際に広がる空乏層によるピンチオフ抵抗が大きくなる。このピンチオフ抵抗が大きくなってオン抵抗が大きくなることを防止するために、前記高濃度n+表面領域22bが設けられるのである。この濃度(不純物濃度)は最大でも1×1018cm−3未満程度である。それ以上の濃度にすると、表面に空乏層が広がらなくなり、耐圧が低下するからである。30aは層間絶縁膜、27はソースである。
この縦型MOSFETでは、SITと異なり、素子のオン抵抗として、n型半導体領域(特に高抵抗ドリフト領域)の抵抗分以外に、MOSFET部分のチャネル抵抗が加算される。一方、ユニットパターン毎に設けられるチャネルは、ユニットの集合からなる素子全体では等価回路的にチャネルが並列接続となるように構成されるので、素子全体におけるチャネル領域の全抵抗分はユニットパターンを微細化してチャネル密度を上げると、小さくなる。そのため、素子全体のオン抵抗を小さくするためにチャネル密度が高くなるようにユニットパターンが形成されることが好ましい。
図10の断面図は、微細化によるチャネル抵抗分の低下をさらに進展させることができるように考案された従来のトレンチゲート型のMOSFETである。図10の符号で図9と同符号は同様の機能領域を示す。同図の符号23、24、10により示されるMOSゲート構造部では、トレンチ10がpウエル25を貫通し、n−領域22aに達するように主面に垂直に掘り下げられているので、表面でのトレンチ密度を高めることが容易になる。このため、このMOSゲート構造(23、24、10)はチャネル密度を前記図9のプレーナゲート構造よりさらに上げ易くなる。さらに、この構造ではpウエルにはさまれたn型領域がないので、ピンチオフ抵抗が構造的に小さくなることから、ピンチオフ抵抗の観点からもプレーナゲート型MOSFETよりも有利になる。
しかしながら、シリコンパワーデバイスでは前記トレンチゲート構造の作成技術と共にLSIの微細加工技術などを駆使して前記チャネル密度を最大限に上げてきたので、その特性がほぼ材料限界に近づきつつある。そこで、半導体材料をシリコンからSiCやGaNなどのバンドギャップの広いものに変えて、この材料限界をブレークスルーしようという試みがなされている。これらの材料は最大破壊電界がシリコンと比較して一桁近く大きいことから、パワーデバイスにこれを利用すると、素子の抵抗が100分の1以下になることが期待されている。既に、シリコンと同様な構造のSiC−MOSFETやSiC−SITデバイスの試作が行われており、優れた特性が示されつつある。
さらに、公知文献に記されている、n+SiC基板上に積層されたn型ドリフト層に埋め込み形成される高濃度pゲート層上にさらに形成されるMOSチャネル領域を低濃度のp型堆積層とすることにより、オン抵抗を低減する構造のSiC−MOSFETにおいては、このp型堆積層をイオン注入により選択的にn型ベース領域に変換して電流通路を形成することが必要である。ところが、このn型ベース領域の厚さは、実用的にイオン注入可能な深さ(p型堆積層の厚さに等しい)により制限されて厚くできないので、ゲート絶縁膜に高電界がかかり、オフ電圧の向上を図ることができないという問題が生じる。この問題を解決するために、前記低濃度p型堆積膜とSITの高濃度ゲート層の間に低濃度のn型堆積層を介在させ、かつ、イオン注入によってn型に変換したベース領域を前記低濃度p型堆積膜内に選択的に形成して、前記高濃度ゲート層と前記低濃度p型堆積膜(チャネル領域)との間のn型堆積膜の厚さを大きくする構造とするSiC−MOSFETが発表されている(特許文献1)。
特開2006−147789号公報(要約)
前述したように、炭化珪素半導体からなるMOSFETはシリコン半導体と比較すると、その絶縁破壊電界が一桁大きいことから、優れた特性が期待されているが、実際には、ゲート絶縁膜としては、シリコン半導体と同様にSiO2膜が主に使用されることに起因する新たな問題の発生が見られる。たとえば、特にトレンチ型MOSFETにおいてはゲート絶縁膜にコーナー部分が発生し、このコーナー部分に電界集中し、過大な電界が印加されるので、SiC本来の電界を印加することができずに、はるかに小さな耐圧しか得られない。その結果、従来、SiCにおいてはゲート絶縁膜の絶縁破壊による低耐圧化問題を回避するため、プレーナゲート型MOSFETが試作されることが多い。
ところが、SiC半導体はシリコン半導体と比較してMOSFETのチャネル移動度が低いので、チャネル抵抗を低下させるには、できるだけチャネル密度を上げることが望まれるにもかかわらず、前述のように、プレーナゲート型MOSFETではチャネルの微細化のレベルに限界があって必ずしも充分には行えない。一方SITはゲート絶縁膜を使用していないことから、前述した問題は発生しない。しかしながら、SiC−MOSFETはシリコンデバイスと同様にゲートに電圧を印加しない無バイアス状態において、ソース−ドレイン間に導通がある、いわゆるノーマリオンデバイスであることが、実際に回路に適用する際に障害になり、使い難い。たとえば、ゲート回路が何らかのトラブルにより破壊され、ゲートに電圧を印加することができない場合に、パワーデバイスが電流を遮断する状態となる、いわゆるノーマリオフデバイスが安全上好ましいからである。
パワーデバイスから前記ノーマリオンデバイス機能を除く方法として、図7の等価回路に示すようなデバイス構成が提案されている。これはSIT18と直列に低耐圧のノーマリオフデバイスであるMOSFET17をカスコード接続して使用する構造である。ゲート15にオフ信号が印加されると、MOSFET17は遮断状態となりSIT18のソース領域の電位が上昇し、SITのゲート側に負バイアスが印加されて、SIT18がオフ状態となる。しかしながら、この構成では、SIT18にMOSFET17を追加したデバイスになり、小さなオン抵抗で面積を小さくできるSiC半導体装置の利点が奪われてしまう。
本発明は、以上述べた問題点に鑑みてなされたものであり、本発明の目的は、静電誘導トランジスタ構造の長所を生かしつつ、絶縁ゲート型電界効果トランジスタ構造の特徴とするノーマリオフ型の利点が得られるように両者を組み合わせた構造としても、オン抵抗を小さくできる炭化珪素絶縁ゲート型半導体装置およびその製造方法を提供することである。
本発明は、要するに、SIT構造とMOSFET構造を同一のSiC半導体基板上にモノリシックに搭載したものである。SIT構造は、高濃度n型SiC半導体基板上に堆積された低濃度n型ドリフト層へのp型埋め込みゲート領域と該ゲート領域上部の前記低濃度n型ドリフト層の表面に堆積される高濃度n型第一ソース領域を備える。MOSFET構造は前記第一ソース領域の表面に堆積形成されたp型ウエル領域と、このp型ウエル領域の表面層に形成される第二ソース領域と、この第二ソース領域から前記第一ソース領域に達する深さのトレンチ内に形成されるMOSゲート構造とを有して前記SIT構造の上方に配置される。さらに、前記p型埋め込みゲート領域とソース電極との導電接続手段を有する。この導電接続手段としては、前記p型ウエル領域表面から前記埋め込み型p型ゲート領域に達する凹部内表面に形成される金属膜であることが好ましい。さらに、このとき、SIT構造の第一ソース領域は電圧印加時にも全体が空乏化しない程度の、1×1018cm−3以上の高濃度領域になっていることが好ましい。
またさらに、前記p型ゲート領域と前記MOSゲート構造内のトレンチの平面形状がそれぞれストライプ状であり、相互に平行に配置されている炭化珪素絶縁ゲート型半導体装置とすることが好ましい。
またさらに、前記p型ゲート領域と前記MOSゲート構造内のトレンチの平面形状がそれぞれストライプ状であり、相互に垂直に配置されている炭化珪素絶縁ゲート型半導体装置とすることもできる。
またさらに、前記p型ゲート領域と前記MOSゲート構造内のトレンチの平面形状がそれぞれストライプ状であり、相互に垂直に配置されている炭化珪素絶縁ゲート型半導体装置とすることもできる。
本発明によれば、静電誘導トランジスタ構造の長所を生かしつつ、絶縁ゲート型電界効果トランジスタ構造の特徴とするノーマリオフ型の利点が得られるように両者を組み合わせた構造としても、オン抵抗を小さくできる炭化珪素絶縁ゲート型半導体装置およびその製造方法を提供することができる。
以下、添付図面を参照して、この発明にかかる炭化珪素絶縁ゲート型半導体装置の好適な実施の形態を詳細に説明する。ただし、この発明の要旨を超えないかぎり、本発明は以下説明する実施例の記載に限定されるものではない。
図1、2は、それぞれ本発明の実施例1にかかる炭化珪素絶縁ゲート型半導体装置の異なる位置での断面図である。図3は本発明の実施例2にかかる炭化珪素絶縁ゲート型半導体装置の斜視断面図である。図4は本発明の実施例1にかかる炭化珪素絶縁ゲート型半導体装置の、ソース側表面からソース電極を除去した平面図である。図5は本発明の実施例2にかかる炭化珪素絶縁ゲート型半導体装置の、ソース側表面からソース電極を除去した平面図である。図6は本発明にかかる炭化珪素絶縁ゲート型半導体装置の製造方法を説明するための断面図である。図7は本発明にかかる炭化珪素絶縁ゲート型半導体装置の等価回路図である。
図1、2は、それぞれ本発明の実施例1にかかる炭化珪素絶縁ゲート型半導体装置の異なる位置での断面図である。図3は本発明の実施例2にかかる炭化珪素絶縁ゲート型半導体装置の斜視断面図である。図4は本発明の実施例1にかかる炭化珪素絶縁ゲート型半導体装置の、ソース側表面からソース電極を除去した平面図である。図5は本発明の実施例2にかかる炭化珪素絶縁ゲート型半導体装置の、ソース側表面からソース電極を除去した平面図である。図6は本発明にかかる炭化珪素絶縁ゲート型半導体装置の製造方法を説明するための断面図である。図7は本発明にかかる炭化珪素絶縁ゲート型半導体装置の等価回路図である。
図1は、本発明にかかる実施例1を示したものである。図1において、SIT構造は半導体基板の表面側(図面の上方)からn+領域34(一導電型第一ソース領域)、p+ゲート領域39(他導電型ゲート領域)、このp+ゲート領域39が埋め込まれているn型ドリフト層38および前記各領域、各層の支持基板でもある高濃度炭化珪素半導体基板のn+基板37によって構成され、SIT構造のゲートはピンチオフ領域9を有するp+ゲート領域39である。
図1では、SIT構造のソースの役割を有するn+領域34は電極と直接には接続されずに、SIT構造の上側に配置されるMOSFET構造のドレイン領域を兼ねることにより、前記MOSFET構造に接続されている。このMOSFET構造は前記n+領域34をドレインとし、pウエル領域40と、全基板表面から前記n+領域34に達する深さに形成されるトレンチ45内に形成されるゲート絶縁膜43とゲート電極36および前記pウエル領域40の表面層に形成される第二ソース領域42と高濃度p+コンタクト領域41およびこれらの両表面領域に接するソース電極35などを有するように構成されている。符号31はゲート電極36から引き出されるゲート端子、符号32はソース電極35から引き出されるソース端子であり、半導体基板37の裏面側にはドレイン電極33が接触し、ドレイン端子30が引き出されている。
前記MOSFET構造のゲート電極36に閾値電圧以上の電圧が印加されると、トレンチ45側壁にゲート絶縁膜43を介して対向するpウエル40側壁表面にチャネル(図示せず)が形成される。一方、前記SIT構造は、そのソース領域34(第一ソース領域)が前記MOSFET構造のドレインを兼ねることにより、前記MOSFETと直列接続される。その結果、MOSFET構造のソース領域42(第二ソース領域)はソース電極35によって取り出されて、素子全体のソース領域となる。本発明の炭化珪素絶縁ゲート型半導体装置は高耐圧を維持する構造はSITの基本構造と同様であり、そのピンチオフ領域9によってSIT構造がオフになる。この炭化珪素絶縁ゲート型半導体装置は図7にSIT18とMOSFET17とをカスコード接続させた等価回路に示すように、MOSFETのゲート15(図1ではゲート端子31)に電圧を印加することでオンオフすることが可能である。
このデバイスは基本的にはSIT構造にMOSFET構造が直列に接続されていることで、ノーマリオフデバイスとすることが可能である。また、図1に示すトレンチ45内のコーナー部分に形成されたゲート絶縁膜43にはSIT構造のソースである高濃度の第一ソース領域34の分担電圧以上の電圧が印加されないことから、十分に大きな電圧がソース32−ドレイン30間に印加されても、電界集中によってゲート絶縁膜の耐圧が低下する構造ではないので、素子全体の耐圧がゲート絶縁膜の耐圧によって制約されることがない。さらに、前述のSIT構造の高濃度ソース領域34によりゲート絶縁膜への電界集中が回避できること以外にも、高濃度ソース領域34を有しているので、ピンチオフ領域9を微細化することができるという効果も有する。このことからSIT構造にMOSFET構造が直列に入っていても抵抗が増加することなく、素子全体の抵抗を小さく抑えることができるのである。さらに、このような本発明の構成とすることにより、SITデバイスとMOSFETデバイスのそれぞれの欠点を補い、両者の優れた特性を生かしたデバイスを提供することが可能となる。
さらに、本発明の炭化珪素絶縁ゲート型半導体装置はSIT構造とその上部に形成されるMOSFET構造との位置関係が固定されず、一定の制約下で、それぞれ別個に独立に設計可能になることが特徴である。図1で埋め込みp+領域39のSIT部分とトレンチゲートMOSFET36の部分とが同じピッチで描かれた例を示したが、たとえば、MOSFETの抵抗をさらに下げるためにゲート電極36のピッチ距離のみを短くしてもかまわない。また、SIT構造のp型ゲート領域39とソース電極35との接触について、ユニットパターン毎にそれぞれ形成する必要がなく、別途設けた
p型ゲート領域39とソース電極35とのコンタクト領域に設けた凹部またはトレンチ内に形成された金属膜により行われるので、前記トレンチ型MOSゲートチャネルの密度をいっそう高めることができることも特徴である。
p型ゲート領域39とソース電極35とのコンタクト領域に設けた凹部またはトレンチ内に形成された金属膜により行われるので、前記トレンチ型MOSゲートチャネルの密度をいっそう高めることができることも特徴である。
本発明にかかるSIT構造とMOSFET構造の各領域の不純物濃度については、SIT構造のp+ゲート領域39はできるだけ高濃度で低抵抗であることが好ましく、たとえば、1×1019cm−3〜1×1021cm−3程度の不純物濃度範囲がよい。MOSFET構造のpウエル領域40は、5×1016cm−3〜5×1017cm−3程度の不純物濃度範囲が好ましい。n+領域34(第一ソース領域)もまた、低抵抗である必要があることから、1×1019cm−3〜1×1021cm−3程度の不純物濃度範囲が好ましい。p+ゲート領域39の間の間隔であるSITのチャネル領域9の幅は0.5〜5μm程度である。なお、この図1に示す実施例1においては、SIT構造のn+領域34がチャネル領域9の直上だけでなく、p+ゲート領域39の直上にかけても一様に配置されているが、少なくともチャネル領域9の直上に存在すれば本来の役割を達成可能である。また、図1ではトレンチ状に形成されているMOSゲート構造部分は前記p+ゲート領域39間のチャネル領域9の直上に位置しているが、必ずしもその必要は無いし、相関をもって形成する必要もない。
また、本発明の炭化珪素絶縁ゲート型半導体装置(デバイス)は、SIT構造のp+ゲート領域39をこのデバイスのソース電極35に導電的に接触させる必要があるが、図1に示す断面図ではそのSITゲート−MOSソース接触手段は示されていない。そのSITゲート−MOSソース接触手段については、前記図1とは異なる箇所で本発明の炭化珪素絶縁ゲート型半導体装置を切断した図2の断面図により示す。このSITゲート−MOSソース接触手段49は同一半導体基板内で、図1で示される主電流を流す領域とは別の領域に形成される。この別の領域では図2の断面図において示すように、ドリフト層38上ではSIT構造の第一ソース領域34とMOSFET構造の第二ソース領域42の各n型領域は削除されてp型領域(40、41)のみにされた領域となっている。図2において、p+ゲート領域39は表面から垂直に形成されるコンタクト(接触)用トレンチ44にAl/Ti/Ni/Au膜の被覆やタングステン等の金属電極を埋め込んだ導電体48により表面のソース電極35とコンタクトが取られる。また、半導体基板のn型ドリフト層38のうち、前記コンタクト用トレンチ44の側壁と接触する領域47は、望むらくは高濃度のp+で覆われてn領域と直接に接触をしないようにするか、またはショトキー性を有する金属を介在させてショットキー接合を形成させることが望ましい。図2では前記接触する領域47としてp+領域が形成されている。このような接触手段49とすることによって、接触手段49はn型ドリフト領域38に対してpn接合(またはショットキー接合)によって短絡電流を阻止することができる。
図3は本発明の炭化珪素絶縁ゲート型半導体装置にかかる実施例2を示す斜視図である。炭化珪素絶縁ゲート型半導体装置の基本的動作は図1と同じであるが、SIT構造のp+ゲート領域39のストライプ平面形状の方向と、トレンチ45内に形成されているMOSゲート構造のストライプ平面形状の方向が相互に垂直に交差するパターン配置を有している点が図1とは異なる。
本発明にかかる実施例1と2について、表面のパターンの例を図4、5に平面図としてそれぞれ示した。実施例1にかかる図4においては、表面から見ると下層になるため、点線で示すp+ゲート領域39とMOSゲート構造のトレンチ45との平面形状が平行関係にあり、かつ同じピッチで配置されたケースについて示してある。図4の図面上部はソース電極35と下層のp+ゲート領域39とのコンタクトをとるために、主電流領域とは異なる別の領域であり、図面下部では主電流を流す領域である。ソース電極35と下層のp+ゲート領域39との(コンタクト)接触領域は、図4では図面下部の主電流を流す領域に対応する図面上部のすべてにわたって形成されているので、主電流領域中のユニットパターン毎に接触領域を設ける必要がなく、主電流領域でのSITチャネル領域9の幅を狭くでき、また、チャネル密度を高くしてオン抵抗を低下させることができる。また、図1ではn+第一ソース領域34が主電流を流す領域すべての上部に形成されているが、前述のようにp+ゲート領域39の間のチャネル領域9の直上にのみあれば、その機能を果たすことができる。
図5は図3のように、トレンチゲート構造45のストライプパターンとSIT構造のp+ゲート領域39のストライプパターンとが互いに垂直に交差する場合(ここでは垂直としたが、任意の角度で傾けてもよい。)の平面図を示している。ここではp+ゲート領域39とソース金属電極35(図示せず)とのコンタクト(接触)は図面上部のp+領域39下のみで取られている。このp+領域39は、基板厚さ方向に関して、上部にあったドリフト層34および領域、pウエル40p+領域41などをエッチングにより除去してp+領域39を露出させた領域である。前述のp+ゲート領域39とソース金属電極35(図示せず)とのコンタクト(接触)は、図5の平面図において、図示しない金属膜をトレンチゲート構造部を除いた表面に被覆することにより行われる。
本発明では、前記図1と前記図3に示すように、MOSFET構造のパターンとSIT構造のゲート領域のパターンをそれぞれ独自に形成することが可能であり、ゲート電極36とソース電極35の取り出し方に自由度があるので、必要に応じて図1と図3のどちらを選択してもよい。
図6は本発明にかかる炭化珪素絶縁ゲート型半導体装置の製造方法の一例を主要な製造プロセス毎の断面図により示す。図6では図1に示す炭化珪素絶縁ゲート型半導体装置の製造方法を前提に説明するが、製造方法の基本的な部分は図3に示す炭化珪素絶縁ゲート型半導体装置の製造方法においても、同様の製造工程で製造可能である。
図6は本発明にかかる炭化珪素絶縁ゲート型半導体装置の製造方法の一例を主要な製造プロセス毎の断面図により示す。図6では図1に示す炭化珪素絶縁ゲート型半導体装置の製造方法を前提に説明するが、製造方法の基本的な部分は図3に示す炭化珪素絶縁ゲート型半導体装置の製造方法においても、同様の製造工程で製造可能である。
高濃度SiC単結晶基板37上に、耐圧に応じて厚さと濃度の制御されたnドリフト領域38をエピタキシャルに形成したウエハを用いる。下記説明する半導体領域は特に言及しないが、すべてSiC半導体である。SITのゲートとなる領域を形成するため、同図(a)においてp型不純物、たとえばボロンやアルミニウムを矢印50で示すイオン注入する。このイオン注入により形成した領域51はSITのゲートとなるため、できるだけ高濃度が好ましく、望むらくは1×1019cm−3以上が必要である。このとき、500℃前後の高温にて注入すると、その後の熱処理において活性化が容易となるため、イオン注入マスクの52は高温に耐えるSiO2膜などが用いられる。同図(b)において、その後の活性化熱処理してp+ゲート領域39の形成後、ドリフト領域38と同程度の不純物濃度のn型エピタキシャル層を0.5〜3μm程度形成する。同図(c)においてSITのソース領域34(第一ソース領域)の形成のための矢印54で示すイオン注入を行い領域55を形成する。不純物濃度は1×1019cm−3〜1×1021cm−3程度である。n型の不純物、窒素やリンのイオン注入を行って同図(d)にて高温熱処理にて活性化を行いソース領域34とする。同図(d)ではさらにそれに引き続いてp型エピタキシャル成長によりpウエル40に相当する領域を堆積させる。同図(e)でMOSFETのソース領域(第二ソース領域)となる領域58をSiO2膜57をマスクとして矢印56で示すイオン注入にて形成する。この場合も、n型不純物である窒素やリンのイオン注入56を、やはり高温にて行うほうが後の熱処理での活性化が容易になる。このときの濃度は、ともに低抵抗で電極とオーミックが容易に形成され、ほとんど内部に空乏層の広がらない条件として、1×1019cm−3〜1×1021cm−3範囲の不純物濃度の程度とする。同図(f)ではさらにpウエルと電極とのオーミック形成を容易にするために、高濃度のp+領域41形成のためのp型不純物のイオン注入を行い領域61を形成する。同図(g)では、その後の高温熱処理によって、イオン注入したn型、p型の不純物の電気的活性化を行いn+ソース領域42、p+領域41とする。同図(h)でMOSFETのゲートとなる領域のトレンチ45形成および、その表面に熱酸化やCVD膜形成によりゲートとなるSiO2膜などのゲート絶縁膜43を形成し、その上にゲート電極36を形成する。以下、電極形成の工程は省いた。図2のSITのp+ゲート領域39とソース金属電極35とのコンタクト形成は同図(h)以降に行った方が好ましい。このとき、図2の断面図に示すコンタクトトレンチ44の側壁で、この側壁表面に被覆された金属電極膜35とn型ドリフト領域38との直接接触を避けるために、pウエル40のトレンチ44側の側壁面にp+型領域を形成しておくか、またはこの部分の接触金属としてn型炭化珪素との間にショットキー接合になるような金属材料を選んで電極を被覆する。そのような条件を満足するショットキー金属としてはNiやTi、Au、Ptなどがある。
以上のように、本発明にかかる縦型半導体装置は、インバータや電力変換装置に利用されており、近年では自動車などのモーター駆動へも利用される。
30 ドレイン端子
31 ゲート端子
32 ソース端子
33 ドレイン電極
34 SITのn+ソース領域(一導電型第一ソース領域)
35 ソース電極
36 ゲート電極
37 n+炭化珪素半導体基板(一導電型高不純物濃度炭化珪素半導体基板)
38 n型低濃度ドリフト層(一導電型炭化珪素半導体のドリフト層)
39 SITのp+型ゲート領域(埋め込み型他導電型ゲート領域)
40 MOSFETのpウエル(他導電型ウエル領域)
41 p+コンタクト領域
42 MOSFETのn+ソース領域(一導電型第二ソース領域)
43 ゲート絶縁膜
44 SITゲート領域のコンタクト用トレンチ
45 MOSゲート用トレンチ
47 コンタクト用トレンチ側壁のpウエルコンタクト領域
50、59 p型不純物イオン注入
51、55、58、60 イオン注入領域
52、57、60 イオン注入マスク
54、56 n型不純物イオン注入。
31 ゲート端子
32 ソース端子
33 ドレイン電極
34 SITのn+ソース領域(一導電型第一ソース領域)
35 ソース電極
36 ゲート電極
37 n+炭化珪素半導体基板(一導電型高不純物濃度炭化珪素半導体基板)
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39 SITのp+型ゲート領域(埋め込み型他導電型ゲート領域)
40 MOSFETのpウエル(他導電型ウエル領域)
41 p+コンタクト領域
42 MOSFETのn+ソース領域(一導電型第二ソース領域)
43 ゲート絶縁膜
44 SITゲート領域のコンタクト用トレンチ
45 MOSゲート用トレンチ
47 コンタクト用トレンチ側壁のpウエルコンタクト領域
50、59 p型不純物イオン注入
51、55、58、60 イオン注入領域
52、57、60 イオン注入マスク
54、56 n型不純物イオン注入。
Claims (5)
- 一導電型高不純物濃度炭化珪素半導体基板と、該基板の一主面上に堆積され、前記基板の不純物濃度より低濃度である一導電型炭化珪素半導体のドリフト層と、該ドリフト層中に前記基板主面に平行な方向に所定の間隔を有する埋め込み型他導電型ゲート領域と、少なくとも前記所定の間隔の上方に位置する前記ドリフト層の表面層に形成される一導電型第一ソース領域とを有する静電誘導型トランジスタ構造部と、前記ドリフト層表面に堆積される他導電型ウエル領域と、該他導電型ウエル領域の表面層に形成される一導電型第二ソース領域と、該一導電型第二ソース領域表面から前記他導電型ウエル領域を貫通して前記一導電型第一ソース領域に達するトレンチ内に、該トレンチ側壁表面を覆うゲート絶縁膜を介して埋め込まれるゲート電極とを有するトレンチゲートとを有するMOSFET構造部とを備え、前記第二ソース領域表面を含む表面に被覆されるソース電極と前記埋め込み型他導電型ゲート領域との導電接続手段を備えることを特徴とする炭化珪素絶縁ゲート型半導体装置。
- 前記ソース電極と前記埋め込み型他導電型ゲート領域との前記導電接続手段が前記他導電型ウエル領域表面から前記埋め込み型他導電型ゲート領域に達する凹部内表面に形成される金属であることを特徴とする請求項1記載の炭化珪素絶縁ゲート型半導体装置。
- 前記一導電型第一ソース領域の不純物濃度が電圧印加時にも全体が空乏化しない1×1018cm−3以上であることを特徴とする請求項2記載の炭化珪素絶縁ゲート型半導体装置。
- 前記他導電型ゲート領域と前記トレンチゲートの平面形状がそれぞれストライプ状であって、相互に平行に配置されていることを特徴とする請求項3記載の炭化珪素絶縁ゲート型半導体装置。
- 前記他導電型ゲート領域と前記トレンチゲートの平面形状がそれぞれストライプ状であって、相互に垂直に配置されていることを特徴とする請求項3記載の炭化珪素絶縁ゲート型半導体装置。
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