以下、添付される図面を参照しながら実施の形態について説明する。
なお、図面は概略的に示されるものであり、異なる図面にそれぞれ示される画像の大きさと位置との相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を省略する場合がある。
また、以下に記載される説明において、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
<第1の実施の形態>
以下、本実施の形態に関する半導体装置について説明する。説明の便宜上、まず、SBD内臓のMOSFETについて説明する。
図10は、本実施の形態に関する半導体装置における、ゲートパッド近傍の構造を概略的に例示する断面図である。また、図11は、本実施の形態に関する半導体装置における、素子外周部近傍の構造を概略的に例示する断面図である。また、図12は、本実施の形態に関する半導体装置の構成を概略的に例示する平面図である。
ここで、図10は、図12におけるX−X’断面図に相当する。また、図11は、図12におけるY−Y’断面図に相当する。
図10および図11に例示されるように、半導体装置は、n型の半導体基板10の上面に形成されるn型のドリフト層20を備える。また、半導体装置は、n型の半導体基板10の下面に形成される裏面オーミック電極73を備える。また、半導体装置は、裏面オーミック電極73の下面に形成されるドレイン電極85を備える。
そして、活性領域においては、n型のドリフト層20の表層において、ウェル領域31が形成される。ウェル領域31の表層においては、ソース領域40と高濃度ウェル注入領域35とが形成される。
そして、複数のウェル領域31の間の領域である離間領域21の上面に跨って、ゲート絶縁膜50が形成される。また、ゲート絶縁膜50の上面に、ゲート電極60が形成される。また、ゲート電極60を覆って、層間絶縁膜55が形成される。
一方、複数のウェル領域31の間の他の領域である離間領域22の上面に跨って、第1のショットキー電極75が形成される。また、第1のショットキー電極75を、図10および図11に例示される断面において挟んで、第1のオーミック電極71が形成される。第1のオーミック電極71は、ソース領域40の表層と高濃度ウェル注入領域35の表層とに跨って形成される。
そして、層間絶縁膜55、第1のオーミック電極71、および、第1のショットキー電極75を覆って、ソース電極80が形成される。
また、図10における終端領域側、すなわち、ゲートパッド81側においては、n型のドリフト層20の表層において、ウェル領域32Aが形成される。ウェル領域32Aの表層においては、高濃度ウェル注入領域36が形成される。
そして、高濃度ウェル注入領域36の表層において、第2のオーミック電極72が形成される。ソース電極80は、ウェルコンタクトホール91において、第2のオーミック電極72も覆って形成される。
また、n型のドリフト層20の表層における、平面視でウェル領域32Aの終端領域側に、junction termination extension(JTE)領域37が形成される。
また、ウェル領域32Aの上面、および、JTE領域37の上面に跨って、フィールド絶縁膜52が形成される。層間絶縁膜55は、フィールド絶縁膜52も覆って形成される。
また、終端領域側における層間絶縁膜55の上面には、ゲートパッド81が形成される。
また、図11における終端領域側、すなわち、ゲート配線82側においては、n型のドリフト層20の表層において、ウェル領域32Aが形成される。ウェル領域32Aの表層においては、高濃度ウェル注入領域36が形成される。
そして、高濃度ウェル注入領域36の表層において、第2のオーミック電極72が形成される。ソース電極80は、ウェルコンタクトホール91において、第2のオーミック電極72も覆って形成される。
また、n型のドリフト層20の表層における、平面視でウェル領域32Aの終端領域側に、JTE領域37が形成される。
また、ウェル領域32Aの上面、および、JTE領域37の上面に跨って、フィールド絶縁膜52が形成される。層間絶縁膜55は、フィールド絶縁膜52も覆って形成される。
また、終端領域側における層間絶縁膜55の上面には、ゲート配線82が形成される。ゲート配線82は、ゲートコンタクトホール95において、ゲート電極60を覆う。
ソース電極80の下方の一部に第1のショットキー電極75が形成される。そして、第1のショットキー電極75が、ウェル領域31を部分的に欠損させて形成された離間領域22と接触する。そうすることで、SBDが形成される。
一方で、図10に例示されたゲートパッド81近傍の領域、または、図11に例示された素子終端部近傍の領域では、ソース電極80よりも終端領域側へ張り出したウェル領域32Aが形成される。
ウェル領域32Aは、ドリフト層20との間で寄生pnダイオードを形成する。また、ウェル領域32Aが形成される箇所では、第1のショットキー電極75が形成されていない。
還流動作、すなわち、ソース電極80の電位がドレイン電極85の電位を上回った際、活性領域では内蔵SBDに電流が流れる。そのため、ウェル領域31とドリフト層20とによって形成されるpnダイオードには順方向電流が流れない。
この場合、SBD電流は離間領域22、ドリフト層20、または、半導体基板10で電圧降下を生じる。その結果として、pn接合の拡散電位を超える電圧が、ソース電極80とドレイン電極85との間に発生する。
このとき、ウェル領域32AではSBD電極が形成されていないため、ウェル領域32Aとドリフト層20とによって形成されるpnダイオードに、ソース電極80の電圧、および、ドレイン電極85の電圧が印加される。そして、pnダイオードに順方向電流が流れてしまう。
このような箇所に基底面転位など起点が存在すると、積層欠陥が拡張し、トランジスタの耐圧が劣化してしまうことがある。具体的には、トランジスタがオフ状態のときに漏れ電流が発生し、発熱によって素子または回路が破壊されてしまうことがある。
この問題を回避するために、ウェル領域32Aとドリフト層20とによって形成されるpnダイオードにバイポーラ電流が流れないよう、ソース−ドレイン間の印加電圧を一定値以下に制限する。具体的にはチップサイズを拡大させ、還流電流が流れた際に発生するソース−ドレイン間の電圧を低減する。その場合、チップサイズが大きくなり、コストが増大するデメリットが伴う。
チップサイズを拡大させずに、ウェル領域32Aとドリフト層20とによって形成されるpnダイオードの順方向動作を抑制する方法として、ウェル領域32Aと、ソース電極80の間に形成される通電経路の抵抗を高める方法が考えられる。
具体的には、ウェル領域32Aとソース電極80との間のコンタクト抵抗を高めたり、ウェル領域32Aとソース電極80との間を外部抵抗を用いて接続したり、ウェル領域32Aのシート抵抗を高めたりするなどの方法が挙げられる。
これらのようにすると、ウェル領域32Aとドリフト層20とによって形成されるpnダイオードに積層欠陥が成長しない程度の微小な順方向電流が流れた際に、抵抗成分によって電圧降下が生じる。そのため、ウェル領域32Aの電位がソース電位と乖離し、その分、pnダイオードにかかる順方向電圧が低減する。そのため、順方向電流の通電を抑制することができる。
一方、炭化珪素に代表されるワイドギャップ半導体装置においては、変位電流において素子が破壊するという課題が存在する。これは、たとえば、MOS構造を有する炭化珪素半導体装置がスイッチングしたときに、ウェル領域32A内をチップ平面方向に変位電流が流れ、この変位電流とウェル領域32Aのシート抵抗によって、ウェル領域32Aの電位が変動することが原因となる。
たとえば、ウェル領域32Aの電位が50V以上に変動し、かつ、ウェル領域32Aの上面には厚さ50nmのゲート酸化膜、および、略0Vのゲート電極60が形成されている場合、ゲート酸化膜に、たとえば、10MV/cmといった高電界が印加される。その結果、ゲート酸化膜が破壊されてしまう。
この問題が炭化珪素に代表されるワイドギャップ半導体装置において特徴的に発生する理由は、以下の2つの原因に依る。
1つは、シリコンに比べて炭化珪素に形成されたウェル領域の方が不純物準位が深いため、シート抵抗が格段に高くなるためである。
もう1つは、シリコン半導体装置に比べ、ワイドギャップ半導体装置では、ワイドギャップ半導体が絶縁破壊電界が高いメリットを活かして低抵抗なドリフト層20が形成されるため、ドリフト層20の不純物濃度が高く設計されることによる。ドリフト層20の不純物濃度が高く設計されることにより、結果として、ソース−ドレイン間の空乏容量が格段に大きくなる。そして、スイッチングのときに大きな変位電流が発生する。
スイッチング速度が大きくなるほど変位電流が大きくなり、それに伴い、ウェル領域32Aの発生電圧も大きくなる。そのため、上記の問題を避けるためには、スイッチング速度を小さくすればよいが、その場合には、スイッチング損失が増大してしまう。
素子損失が大きくなって素子温度が許容できない高温になることを避けるために、チップサイズを大きくして素子損失を下げる必要があり、結果として高コストなチップが必要となる。
スイッチング速度を下げずに、スイッチングにおける素子破壊を避けるためには、ウェル領域32Aのそれぞれの箇所とソース電極80との間の抵抗を下げることが望ましく、具体的には、ウェル領域32Aとソース電極80とのコンタクト抵抗を低くしたり、ウェル領域32Aのシート抵抗を低くしたりする方法が挙げられる。
以上のことから、ワイドギャップ半導体を用いる半導体装置である、活性領域にユニポーラ型ダイオードが内蔵されたユニポーラ型トランジスタでは、素子の信頼性を高めるために、ウェル領域32Aにおいて、シート抵抗を下げたいという事情とシート抵抗を上げたいという事情との、二律背反の事情が存在する。
<半導体装置の構成について>
本願明細書に記載される実施の形態においては、半導体装置の一例として、炭化珪素(SiC)半導体装置であり、第1の導電型をn型、第2の導電型をp型としたnチャネル炭化珪素MOSFETを例に挙げて説明する。途中、電位の高低について述べる場合があるが、第1の導電型をp型、第2の導電型をn型とした場合には、その電位の高低の記述も逆となる。
本願明細書においては、半導体装置全体のうち、ユニットセルが周期的に並ぶ領域を活性領域とする。また、活性領域以外の領域を、終端領域とする。
本実施の形態に関する半導体装置の構成について説明する。図1は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。また、図2は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する平面図である。
図1に例示されるように、4Hのポリタイプを有する、n型(第1の導電型)で低抵抗の炭化珪素からなる半導体基板10の第1の主面上に、n型(第1の導電型)の炭化珪素からなるドリフト層20が形成される。炭化珪素からなる半導体基板10は、第1の主面の面方位が(0001)面であり、かつ、第1の主面がc軸方向に対して4°傾斜されている。
ドリフト層20は、n型(第1の導電型)の第1の不純物濃度を有する。半導体基板10の第1の主面と反対側の面である第2の主面、すなわち、裏面側には、裏面オーミック電極73を介してドレイン電極85が形成される。
まず、図1の左側に例示される活性領域の構成について説明する。
ドリフト層20の表層には、p型(第2の導電型)の不純物であるアルミニウム(Al)を含有するp型(第2の導電型)のウェル領域31が形成される。ウェル領域31は、p型(第2の導電型)の第2の不純物濃度を有する。
このウェル領域31は、ユニットセル内の断面視において2箇所離間されており、それぞれを離間領域21、および、離間領域22と呼ぶ。すなわち、離間領域21、および、離間領域22は、ドリフト層20の表層における、n型(第1の導電型)の領域である。離間領域22は、ウェル領域31の表層から深さ方向に貫通して形成される。
図1の断面視において、それぞれのウェル領域31の内側の表層側には、n型(第1の導電型)の不純物である窒素(N)を含有する、n型(第1の導電型)のソース領域40が形成される。ソース領域40が形成される深さは、ウェル領域31が形成される深さよりも浅い。
また、ドリフト層20の表層側で、望ましくはソース領域40と離間領域22との間に挟まれた領域において、p型(第2の導電型)の不純物であるアルミニウム(Al)を含有するp型(第2の導電型)の高濃度ウェル注入領域35が形成される。
また、離間領域21の上面と、ウェル領域31の上面と、ソース領域40の一部の上面とに跨って、酸化珪素で構成されるゲート絶縁膜50が形成される。
さらに、ゲート絶縁膜50の上面の、離間領域21と、ウェル領域31と、ソース領域40の端部とに対応する位置に、ゲート電極60が形成される。すなわち、ゲート電極60は、ソース領域40とドリフト層20とに挟まれるウェル領域31の上面に、ゲート絶縁膜50を挟んで形成される。
なお、ウェル領域31のうち、離間領域21とソース領域40とに挟まれ、かつ、ゲート絶縁膜50を介してゲート電極60の下方に位置する領域を、チャネル領域という。チャネル領域は、オン動作時に反転層が形成される領域である。
ゲート絶縁膜50の上面には、ゲート電極60を覆いつつ、酸化珪素で構成される層間絶縁膜55が形成される。
ソース領域40のうちゲート絶縁膜50で覆われていない領域の上面と、高濃度ウェル注入領域35のうちソース領域40と接触する側の一部の上面とには、炭化珪素との接触抵抗を低減するための第1のオーミック電極71が形成される。
なお、ウェル領域31は、低抵抗の高濃度ウェル注入領域35を介して、第1のオーミック電極71との間で、電子または正孔の授受を容易に行うことができる。
離間領域22の上面には第1のショットキー電極75が形成される。第1のショットキー電極75と離間領域22に対応するドリフト層20の上面とはショットキー接続される。
第1のショットキー電極75は、離間領域22の上面を少なくとも包含することが望ましいが、包含していなくてもよい。
第1のオーミック電極71の上面、第1のショットキー電極75の上面、および、層間絶縁膜55の上面には、ソース電極80が形成される。ソース電極80は、第1のオーミック電極71と第1のショットキー電極75とを電気的に短絡させる。すなわち、第1のオーミック電極71と第1のショットキー電極75とは電気的に接続される。第1のショットキー電極75と離間領域22との接触で形成されるSBDの拡散電位は、pn接合の拡散電位よりも低い。
次に、図1の右側に例示される終端領域の構成について説明する。
図1において、平面視における活性領域の周囲には、最外周のユニットセルのウェル領域31から、離間領域21とおおよそ同じ間隔のn型領域を挟んで、p型のウェル領域32が形成される。ウェル領域32の形成面積は、ウェル領域31の形成面積よりも広い。
さらに、ウェル領域32に終端領域側から隣接する、n型の分断領域25が形成される。分断領域25の上面には、絶縁体が接触する。
そして、n型の分断領域25に終端領域側から隣接する、p型のウェル領域33が形成される。ウェル領域33は、ウェル領域32を平面視において挟んで形成される。ウェル領域33の形成面積は、ウェル領域32の形成面積よりも広い。
ウェル領域33の上面の少なくとも一部には、ゲート絶縁膜50よりも膜厚が厚いフィールド絶縁膜52が形成される。
ゲート電極60は、活性領域からウェル領域33の上方に対応する位置まで延びており、ウェル領域33の上面におけるゲート絶縁膜50と、ウェル領域33の上面におけるフィールド絶縁膜52とに跨って形成される。
そして、フィールド絶縁膜52が存在する領域で、層間絶縁膜55に開けられたゲートコンタクトホール95を介して、ゲート電極60とゲート配線82とが接触する。
また、ゲートパッド81、または、ゲート配線82は、平面視においてウェル領域33に包含される。これは、ドレイン電極85に印加される高電圧をウェル領域33が遮蔽し、ドレイン電圧に対して格段に電位の低い配線であるゲート配線82の、その下部にあるフィールド絶縁膜52に、高電圧が印加されること防ぐためである。
また、ゲート電極60は、平面視において、ウェル領域31、ウェル領域32、ウェル領域33、離間領域21、および、分断領域25を足し合わせた領域に包含される。これによって、ゲート電極60の下方に形成されたゲート絶縁膜50、または、フィールド絶縁膜52に高電圧が印加されることを防ぐことができる。
なお、離間領域21、および、分断領域25はn型であるが、近接するウェル領域からそれぞれのn型領域に空乏層が伸びるため、それらの上面に形成されたゲート絶縁膜50、または、フィールド絶縁膜52に高電圧がかかることは避けられる。
ウェル領域33のさらに終端領域側(素子外周側)には、ウェル領域33よりも不純物濃度の低いp型のJTE領域37が形成される。JTE領域37は、ウェル領域33と接続される。
ウェル領域32は、ゲート絶縁膜50、および、層間絶縁膜55に開けられたウェルコンタクトホール91において、ソース電極80に接続される。ここで、ゲート電極60がソース電極80と接触することを避けるために、ウェルコンタクトホール91が形成される箇所では、ゲート電極60が部分的に除去されている。
ウェルコンタクトホール91における、炭化珪素の層とソース電極80とが接触する部分には、第2のオーミック電極72が形成される。
第2のオーミック電極72に接触するウェル領域32の表層には、高濃度ウェル注入領域36が形成される。高濃度ウェル注入領域36は、高濃度ウェル注入領域35と同様に、第2のオーミック電極72とウェル領域32との接触抵抗を下げる。
一方、ウェル領域33は、直接、または、同じp型である高濃度ウェル注入領域を介してであっても、ソース電極80とはオーミック接続されない。
また、分断領域25は、その上面がゲート絶縁膜50に接触し、かつ、その下面がn型のドリフト層20に接続される。そのため、ウェル領域32からウェル領域33に向かって、p型、または、導電体を伝った伝導経路がない。すなわち、ウェル領域33からソース電極80に対してオーミックとなる導電経路が存在しない。
このような構造であることにより、ウェル領域33とソース電極80との間の電気伝導は、分断領域25を介して行われることとなる。
ウェル領域32と、分断領域25と、ウェル領域33とは、平面方向にpnpの接触構造となる。いずれの電圧方向にもpn接合の逆バイアスが通電経路内に存在するため、一般的には電流を通すことはできないと認識される。しかしながら、実際には分断領域25の幅を狭めた場合、所定の電圧を印加することで通電することができる。
これは、分断領域25とどちらか一方のウェル領域との接合界面Aから分断領域25内部に向かって伸びた空乏層が、分断領域25と他方のウェル領域との接合界面Bまで到達することで、接合界面Bに形成されていた多数キャリアにとってのバンド障壁が消失して通電が起こるパンチスルーと呼ばれる現象が生じるためである。したがって、パンチスルー電圧が印加されるまでは、電流はほとんど流れないが、パンチスルー電圧を超える電圧が印加されると、電流が急激に流れる特性を示す。
このパンチスルー電圧は、ウェル領域32の不純物濃度とウェル領域33の不純物濃度とが、ともに分断領域25の不純物濃度よりも高いという仮定のもと、
の一次元ポアソン方程式から、x=Wの解として、
のように導出される。
ここで、qは素電荷であり、Nは分断領域25の実効不純物濃度であり、Wは分断領域25の幅であり、εは半導体の誘電率である。なお、分断領域25の幅とは、ウェル領域32とウェル領域33とを結ぶ方向における幅を意味するものであり、図1においては、左右方向の幅である。
なお、分断領域25のn型の不純物濃度が深さ方向に一定ではない構造が考えうるが、その場合のパンチスルー電圧は、式(2)のNとして、分断領域25の中、すなわち、ウェル領域32とウェル領域33との間に挟まれ、かつ、ウェル領域32とウェル領域33とのうちの少なくとも一方よりも深さの浅い領域となる範囲内で、最も低い不純物濃度を与えることで導かれる。これは、最も不純物濃度が低い箇所が最も早くパンチスルーが生じるからである。
なお、分断領域25をゲート絶縁膜50に接触させる理由は、分断領域25の上面に導電性の構造が形成される場合、分断領域25を迂回し、かつ、短距離で低抵抗な電流経路が形成される可能性があるからである。
たとえば、分断領域25の上面に金属が接触する構造であると、分断領域25が形成されていても金属を伝った伝導が生じてしまうため、本実施の形態に関する半導体装置の効果が得られない。
なお、本実施の形態に関する構成では、分断領域25の上面に形成される構造としてゲート絶縁膜50が挙げられたが、フィールド絶縁膜52、または、層間絶縁膜55が形成されていてもよく、また、不導体の構造であれば他の材料でもよい。
<半導体装置の動作について>
次に、本実施の形態に関するSBD内蔵MOSFETの動作を説明する。半導体材料として炭化珪素を例に考える。この場合、pn接合の拡散電位は略2Vである。
<環流動作について>
まず、還流動作を考える。還流動作では、ソース電圧に対しドレイン電圧が低くなり、数Vの電圧が発生する。
SBDの存在しないウェル領域32とウェル領域33とのうち、ウェルコンタクトホール91が形成されたウェル領域32中のpn接合では、ソース−ドレイン間の電圧の多くがpn接合に印加される。そのため、pnダイオードに順方向電流が流れる。
一方で、ウェル領域33中のpn接合では、ソース−ドレイン間の電流経路に分断領域25が介在するため、ソース−ドレイン間の電圧の多くが分断領域25に印加されることで、pn接合に印加される電圧を低減することができる。pn接合に印加される電圧をpn接合の拡散電位に相当する2Vよりも低い電圧とすることで、pnダイオードに順方向電流が流れることを抑制することができる。
すなわち、分断領域25は、ソース−ドレイン間の発生電圧からpn接合の拡散電位を引いた電圧に等しい数Vの電圧を遮断することができれば、上記の効果が享受される。たとえば、ソース−ドレイン間の発生電圧が5Vの場合、分断領域25のパンチスルー電圧を3V以上となるよう設計することで、ウェルコンタクトホール91からみて、分断領域25よりも遠い位置ではpn接合にかかる順方向電圧を2V以下とすることができ、この領域でのpnダイオードの順方向通電を防止することができる。
なお、分断領域25のパンチスルー電圧がこれに満たない場合でも、pn接合に印加される電圧を減らすことができ、pnダイオードの順方向電流を低減し、故障に至る確率を低減する一定の効果は享受することができる。
前述の通り、ゲート電極60と、ゲートパッド81と、ゲート配線82とは、平面視においてウェル領域31と、ウェル領域32と、ウェル領域33と、離間領域21と、分断領域25とを足し合わせた平面領域に包含される必要がある。
すなわち、活性領域外では、小面積である分断領域25を除き、ゲート電極60と、ゲートパッド81と、ゲート配線82とは、ウェル領域32、および、ウェル領域33のうちの少なくとも1つに包含させる必要がある。
ウェル領域32、および、ウェル領域33が形成される領域では、ワイヤーボンドを形成するための広いゲートパッド81、または、ゲートパッド81またはゲート配線82とゲート電極60との間のコンタクトを形成するための領域などを包含する必要がある。そのため、広い面積が必要となる。
これらの領域内において、pnダイオードの順方向通電が生じる面積を減らすため、分断領域25の形成位置をウェルコンタクトホール91に近づけ、さらに、ウェル領域33の面積を大きくする代わりに、ウェル領域32の面積を極力小さくすることが望ましい。
これにより、pn接合に拡散電位を超える順方向電圧が印加されることを抑制することができる領域が増え、大部分の領域におけるpnダイオードの順方向通電を防止することができる。したがって、格段に信頼性の向上した半導体装置を得ることができる。以上より、ウェル領域32の面積は、ウェル領域33の面積よりも小さいことが望ましい。
<ターンオフ動作について>
次に、ターンオフ動作を例にスイッチング状態を考える。前述の通り、ターンオフ中は、ドレイン電極85の電位が急激に増大する。そして、ウェル領域32およびウェル領域33内にホールが発生する。
そして、上記のホールが、ウェル領域32およびウェル領域33とドリフト層20との間に形成されるpn接合面から、ソース電極80に向かうことで、チップ平面方向に変位電流が流れる。
このとき、ウェル領域33から発生した変位電流は、分断領域25を通過する。そのため、分断領域25が存在しない場合に比べて、ウェル領域33の発生電圧は分断領域25のパンチスルー電圧に相当する電圧分だけ増大する。
したがって、ウェル領域33とゲート電位となるゲートパッド81との間に挟まれる、または、ウェル領域33とゲート配線82との間に挟まれる、または、ウェル領域33とゲート電極60との間に挟まれるゲート絶縁膜50の絶縁破壊電圧に対し、式(2)で求められる分断領域25のパンチスルー電圧を低く設計する必要がある。
ここで、炭化珪素を用いたMOSFETのゲート絶縁膜50には、一般に厚さ50nm程度の酸化珪素が用いられる。この場合、酸化珪素の絶縁破壊電界が約10MV/cmであることから、絶縁耐圧は約50Vとなる。
すなわち、ウェル領域33とゲート電極60との間に挟まれたゲート絶縁膜50が形成される場合、式(2)でのVを50V以下に設定する必要がある。
また、絶縁膜に絶縁破壊電界の半分を超える高電界が印加されると、信頼性が懸念されることを考慮して、さらに望ましくは、式(2)のVをゲート絶縁膜50の絶縁破壊電圧の半分以下、すなわち、25V以下にすることが望ましい。
このように、ウェル領域32とウェル領域33との間に分断領域25を形成した上で、そのパンチスルー電圧を、還流動作時のソース−ドレイン間の発生電圧からpn接合の拡散電位を差し引いた値よりも大きく、かつ、ウェル領域33の上面に形成されたゲート絶縁膜50の破壊電圧よりも小さく(さらに望ましくは、ゲート絶縁膜50の破壊電圧の半分以下となるように)設計すれば、ウェル領域33における還流動作時のpnダイオードの通電を抑制しつつ、スイッチング動作中のゲート絶縁膜50の破壊を抑制することができる。
<半導体装置の製造方法について>
続いて、本実施の形態に関する半導体装置であるSBD内蔵のMOSFETの製造方法について説明する。
まず、第1の主面の面方位が(0001)面であり、4Hのポリタイプを有する、n型で低抵抗の炭化珪素からなる半導体基板10の上面に、化学気相堆積(chemical vapor deposition、すなわち、CVD)法によって、たとえば、1×1015cm−3以上、かつ、1×1017cm−3以下のn型の不純物濃度で、たとえば、5μm以上、かつ、50μm以下の厚さの炭化珪素からなるドリフト層20をエピタキシャル成長させる。
次に、ドリフト層20の上面にフォトレジストなどにより注入マスクを形成し、p型の不純物であるAlをイオン注入する。このとき、Alのイオン注入の深さは、ドリフト層20の厚さを超えない、たとえば、0.5μm以上、かつ、3μm以下とする。また、イオン注入されたAlの不純物濃度は、たとえば、1×1017cm−3以上、かつ、1×1019cm−3以下の範囲であり、ドリフト層20の第1の不純物濃度より多いものとする。
その後、注入マスクを除去する。本工程によりAlがイオン注入された領域がウェル領域31となる。
続いて、ウェル領域32となる領域、および、ウェル領域33となる領域を、ウェル領域31と同様の手法で形成する。当該工程は、ウェル領域31を形成する工程と同時に行われる工程であってもよい。その場合、工程数を削減することができる。
分断領域25は、ウェル領域32とウェル領域33とを形成しない残りの部分として形成する。分断領域25の第1の導電型の不純物濃度は、ドリフト層20の不純物濃度と同等とする。
また、分断領域25には追加でN型の不純物注入を施して、ドリフト層20と異なる所望の不純物濃度に調整してもよい。N型の不純物濃度を高めることで、同じパンチスルー電圧を実現するときに必要となる分断領域25の幅を小さくし、チップサイズの縮小、または、耐圧の向上を期待することができる。
次に、ドリフト層20の上面に、フォトレジストなどにより注入マスクを形成する。そして、注入マスクの上から、p型の不純物であるAlをイオン注入する。
このとき、Alのイオン注入の深さは、ドリフト層20の厚さを超えない、たとえば、0.5μm以上、かつ、3μm以下とする。また、イオン注入されたAlの不純物濃度は、たとえば、1×1016cm−3以上、かつ、1×1018cm−3以下の範囲であり、ドリフト層20の第1の不純物濃度よりも高く、かつ、ウェル領域31のAl濃度よりも低いものとする。
その後、注入マスクを除去する。本工程によって、Alがイオン注入された領域がJTE領域37となる。
次に、ドリフト層20の上面にフォトレジストなどにより注入マスクを形成し、n型の不純物であるN(窒素)をイオン注入する。Nのイオン注入深さは、ウェル領域31の厚さより浅いものとする。また、イオン注入したNの不純物濃度は、たとえば、1×1018cm−3以上、かつ、1×1021cm−3以下の範囲であり、かつ、ウェル領域31のp型の第2の不純物濃度を超えるものとする。本工程でNが注入された領域のうち、n型を示す領域がソース領域40となる。
次に、ドリフト層20の上面にフォトレジストなどにより注入マスクを形成し、p型の不純物であるAlをイオン注入する。そして、注入マスクを除去する。本工程によってAlが注入された領域が高濃度ウェル注入領域35となる。
高濃度ウェル注入領域35は、ウェル領域31と第1のオーミック電極71との良好な電気的接触を得るために設けられる領域であり、高濃度ウェル注入領域35のp型の不純物濃度は、ウェル領域31のp型の第2の不純物濃度よりも高濃度に設定されることが望ましい。
本工程でp型の不純物をイオン注入する際には、高濃度ウェル注入領域35を低抵抗化する目的で、半導体基板10、または、ドリフト層20を150℃以上に加熱してイオン注入することが望ましい。
続いて、高濃度ウェル注入領域35の形成と同様の工程を繰り返すことで、高濃度ウェル注入領域36を形成する。
ここで、高濃度ウェル注入領域35と高濃度ウェル注入領域36とを同時に形成して、作製のための工程数を減らしてもよい。作製のための工程数を減らすことでプロセスコストが小さくなり、チップコストを低減することができる。
次に、熱処理装置によって、アルゴン(Ar)ガスなどの不活性ガス雰囲気中で、たとえば、1300℃以上、かつ、1900℃以下の温度で、時間を、たとえば、30秒以上、かつ、1時間以下とするアニールを行う。このアニールにより、イオン注入されたN、および、Alを電気的に活性化させる。
続いて、CVD法、または、フォトリソグラフィー技術などを用いて、上述の活性領域にほぼ対応した位置以外の領域に、膜厚が、たとえば、0.5μm以上、かつ、2μm以下の酸化珪素膜からなるフィールド絶縁膜52を形成する。
このとき、たとえば、フィールド絶縁膜52を全面に形成した後、セル領域にほぼ対応した位置のフィールド絶縁膜52を、フォトリソグラフィー技術、または、エッチングなどで除去すればよい。
続いて、フィールド絶縁膜52に覆われていない炭化珪素の上面を熱酸化して、所望の厚みのゲート絶縁膜50である酸化珪素を形成する。
次に、ゲート絶縁膜50の上面に、導電性を有する多結晶珪素膜を減圧CVD法により形成する。そして、この多結晶珪素膜をパターニングすることにより、ゲート電極60を形成する。
続いて、層間絶縁膜55を減圧CVD法によって形成する。続いて、層間絶縁膜55とゲート絶縁膜50とを貫き、かつ、ユニットセルの高濃度ウェル注入領域35とソース領域40とに到達するコンタクトホールを形成し、同時にウェルコンタクトホール91を形成する。
次に、スパッタ法などによってNiを主成分とする金属膜の形成した後、たとえば、600℃以上、かつ、1100℃以下の温度の熱処理を行う。そして、Niを主成分とする金属膜と、コンタクトホール内の炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。
続いて、上記の反応によって形成されたシリサイド以外の、層間絶縁膜55上に残留した金属膜を、ウェットエッチングにより除去する。これにより、第1のオーミック電極71が形成される。
続いて、半導体基板10の裏面(第2の主面)にNiを主成分とする金属を形成し、さらに、熱処理することにより、半導体基板10の裏側に裏面オーミック電極73を形成する。
次に、フォトレジストなどによるパターニングを用いて、離間領域22の上面における層間絶縁膜55と、ゲート絶縁膜50となる位置に形成された層間絶縁膜55と、ゲートコンタクトホール95となる位置に形成された層間絶縁膜55とを除去する。除去する方法としては、SBD界面となる炭化珪素の上面にダメージを与えないウェットエッチングが好ましい。
続いて、スパッタ法などによって、第1のショットキー電極75を堆積する。第1のショットキー電極75としては、たとえば、Ti、Mo、Niなどを堆積することが好ましい。
その後、ここまで処理してきた半導体基板10の上面に、スパッタ法、または、蒸着法によって、Alなどの配線金属を形成する。そして、当該配線金属をフォトリソグラフィー技術によって所定の形状に加工することで、第1のオーミック電極71および第1のショットキー電極75に接触するソース電極80と、ゲート電極60に接触するゲート配線82とを形成する。
さらに、半導体基板10の裏面に形成された裏面オーミック電極73の下面に、金属膜であるドレイン電極85を形成する。
<第2の実施の形態>
本実施の形態に関する半導体装置について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
<半導体装置の構成について>
図3は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。
第1の実施の形態では、ウェル領域31を有する活性領域と、ウェル領域32とを明確に区分されたが、図3に例示されるように、ウェル領域32を存在させず、ウェル領域31のうち最も外側(終端領域側)のウェル領域31と、ウェル領域33との間に、分断領域25が形成されてもよい。
この場合、ウェル領域31とウェル領域33との間に形成された分断領域25が、ウェル領域31とウェル領域32との間に形成された分断領域25と同じ役割を果たす。すなわち、ウェル領域32が存在しない形態では、最も外側のウェル領域31を第2のウェルと読み替えて、第1の実施の形態における説明を解釈することができる。
<第3の実施の形態>
本実施の形態に関する半導体装置について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
<半導体装置の構成について>
図4は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。また、図5は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する平面図である。
本実施の形態に関する半導体装置では、図4、および、図5に例示されるように、ウェル領域32B周りの分断領域25Bが、平面視において、ウェル領域32Bと、第2のオーミック電極72と、ウェルコンタクトホール91とを取り囲んで形成される。
このような構造であることによって、pnダイオードの通電が生じうるウェル領域32Bの面積を狭めることができるため、信頼性の高い半導体装置を得ることができる。
本実施の形態に関する半導体装置の作製方法は、第1の実施の形態に例示された場合とほとんど変わらず、単にウェル領域32Bとウェル領域33Bとを形成するためのマスクパターンを変更すればよい。
<第4の実施の形態>
本実施の形態に関する半導体装置について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
<半導体装置の構成について>
図6は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。
本実施の形態に関する半導体装置では、図6に例示されるように、ウェルコンタクトホール91が形成される領域内に、SBD領域が形成される。
具体的には、ウェル領域32Cが部分的に欠損したn型の離間領域23が形成される。離間領域23は、ウェル領域32Cの表層から深さ方向に貫通して形成される。そして、離間領域23の上面に、第2のショットキー電極76が形成される。
なお、離間領域23が形成される平面部分においては、第2のオーミック電極72、および、高濃度ウェル注入領域36Cも欠損している。
このような構造であることによって、ウェル領域32Cの下部にもSBD電流を通電させることができる。その結果、ウェル領域32Cの下層のドリフト層20、または、半導体基板10において電圧降下が発生し、その分だけ、ウェル領域32Cとドリフト層20との間に形成されるpn接合に印加される順方向電圧が減少する。その結果、ウェル領域32Cにおけるpnダイオードの通電が抑制され、より信頼性の高い半導体装置を得ることができる。
本実施の形態に関する半導体装置の作製方法は、第1の実施の形態に例示された場合とほとんど変わらず、単にウェル領域32C、ウェル領域33、および、高濃度ウェル注入領域36Cを形成するためのマスクパターンを変更した上で、第2のショットキー電極76を第1のショットキー電極75と同じ方法で形成すればよい。
<第5の実施の形態>
本実施の形態に関する半導体装置について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
<半導体装置の構成について>
図7は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。
本実施の形態に関する半導体装置では、図7に例示されるように、平面視でウェル領域33とゲート電極60とが重なる全領域において、フィールド絶縁膜52Dが形成される。特に、図7においては、フィールド絶縁膜52Dは、ウェル領域33の上面全体を覆って形成される。
すなわち、平面視でウェル領域33とゲート電極60とが重なる全領域において、ゲート絶縁膜50Dが形成されない。換言すれば、ゲート絶縁膜50Dとフィールド絶縁膜52Dとの境界が、ウェル領域32Dの上面に位置すると表現することもできる。
このような構造であることによって、スイッチング動作中の変位電流による破壊を抑制することができる。
たとえば、第1の実施の形態に例示される構造であれば、ウェル領域33においてゲート絶縁膜50の絶縁破壊電圧よりも高い電圧が発生した場合に、ゲート絶縁膜50が破壊されることによって、素子故障に至ってしまう。
これに対し、本実施の形態に例示される構造であれば、ウェル領域33の上面にはゲート絶縁膜が形成されておらず、代わりに、絶縁破壊電圧が圧倒的に高いフィールド絶縁膜52Dが形成されている。
そのため、素子破壊に至るウェル領域32Dの電圧変動が格段に増大する。別の見方をした場合、分断領域25のパンチスルー電圧をより大きく設計することができるため、pnダイオードの順方向通電をより抑制することができる。
<第6の実施の形態>
本実施の形態に関する半導体装置について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
<半導体装置の構成について>
図8は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する断面図である。
本実施の形態に関する半導体装置では、図8に例示されるように、p型の高濃度ウェル注入領域38が、ウェル領域33Eの表層において比較的広範囲に渡り形成される。ここで、高濃度ウェル注入領域38の不純物濃度は、ウェル領域31の不純物濃度よりも高い。
このような構造であることによって、ウェル領域33Eのチップ平面方向の抵抗、すなわち、シート抵抗を下げることができる。
したがって、ウェル領域33Eのうちの、ウェルコンタクトホール91から遠い箇所においても、スイッチング動作中のウェル領域33Eの電圧変動を小さくすることができる。したがって、高速スイッチング動作において故障しにくい、信頼性の高い半導体装置を得られる。
一方、還流状態では、ウェル領域33Eのシート抵抗が下がるため、ウェル領域33Eのうちのウェルコンタクトホール91から遠い箇所でpn接合にかかる順方向電圧が増大してしまう。しかしながら、分断領域25のパンチスルー電圧を十分に大きく設計することで、ウェル領域33Eとドリフト層20とで形成されるpn接合に順方向電流が流れる問題は生じない。
本実施の形態に関する半導体装置の作製方法は、第1の実施の形態に例示された場合に加えて、高濃度ウェル注入領域38を形成する注入工程を加えればよい。または、高濃度ウェル注入領域35の注入、または、高濃度ウェル注入領域36の注入と同時に高濃度ウェル注入領域38の注入を行えば、工数を増大させずに本実施の形態に関する半導体装置の構造を得ることができる。
<第7の実施の形態>
本実施の形態に関する半導体装置について説明する。以下では、以上に記載された実施の形態で説明された構成と同様の構成については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
<半導体装置の構成について>
図9は、本実施の形態に関する半導体装置を実現するための構成を概略的に例示する平面図である。
本実施の形態に関する半導体装置では、図9に例示されるように、分断領域25Fの、たとえば、表層の一部にp型の補助導電領域34が形成される。図9においては、補助導電領域34は複数形成される。補助導電領域34によって、ウェル領域32とウェル領域33とが電気的に接続される。
このような構造であることによって、ウェル領域33の電位がフローティングにならず、チャージアップして耐圧特性が変動するなどの不具合を抑制することができる。
このとき、図9における領域Zのような、ウェル領域33のうちの補助導電領域34近傍においては、分断領域25Fを介さずに補助導電領域34を通る電流が流れるため、耐圧劣化が生じうる。
しかしながら、図9における領域Wのような、補助導電領域34から平面的に遠い箇所においては、ウェル領域33を平面的に長く伝導する必要があるので、ウェル領域33のシート抵抗によって大きな電圧降下が生じる。そのため、バイポーラ通電が抑制される。
分断領域25Fに対して補助導電領域34の比率が増えると、上記のバイポーラ通電を抑制する効果が弱くなり、ウェル領域33において、pn接合の順方向電流が通電する領域が増えてしまう。したがって、チップ内で補助導電領域34が形成される長さの合計は、分断領域25Fが形成される長さの合計に対して短いことが望ましい。
ここで、補助導電領域34が形成される長さ、および、分断領域25Fが形成される長さにおける「長さ」とは、ウェル領域32とウェル領域33とを結ぶ方向と交差する方向における長さをいう。
それによって、本実施の形態に関する半導体装置の構造を用いない場合に比べて、耐圧劣化が生じる可能性を半分程度に減らすことができる。さらに望ましくは、補助導電領域34が形成される長さの合計を分断領域25Fが形成される長さの合計の1/10以下とすることで、耐圧劣化が生じる可能性を約1/10以下に低減し、素子の信頼性を格段に高めることができる。
本実施の形態に関する半導体装置の作製方法は、第1の実施の形態と大きく変わらず、補助導電領域34が形成される注入工程を加えればよい。または、JTE領域37、ウェル領域31、ウェル領域32、および、ウェル領域33のいずれかと補助導電領域34とが同時に注入されるように、マスクパターンを変更すればよい。
<以上に記載された実施の形態によって生じる効果について>
以下に、以上に記載された実施の形態によって生じる効果を例示する。なお、以下では、以上に記載された実施の形態に例示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例示される他の具体的な構成と置き換えられてもよい。
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
以上に記載された実施の形態によれば、半導体装置は、第1の導電型のドリフト層20と、第2の導電型の第1のウェル領域と、第1の導電型の第1の離間領域と、第1の導電型のソース領域40と、第1のショットキー電極75と、第1のオーミック電極71と、第2の導電型の第2のウェル領域と、第2の導電型の第3のウェル領域と、第2のオーミック電極72と、第1の導電型の分断領域25と、ソース電極80とを備える。ここで、ウェル領域31は、第1のウェル領域に対応するものである。また、離間領域22は、第1の離間領域に対応するものである。また、ウェル領域32は、第2のウェル領域に対応するものである。また、ウェル領域33は、第3のウェル領域に対応するものである。ドリフト層20は、第1の導電型の半導体基板10の上面に設けられるワイドギャップ半導体層である。ウェル領域31は、ドリフト層20の表層において互いに離間して複数設けられる。離間領域22は、それぞれのウェル領域31の表層から深さ方向に貫通して設けられる。ソース領域40は、それぞれのウェル領域31の表層に設けられる。第1のショットキー電極75は、離間領域22の上面に設けられる。第1のオーミック電極71は、ソース領域40の表層に少なくとも一部が設けられる。ウェル領域32は、ドリフト層20の表層において複数のウェル領域31全体を平面視で挟んで設けられ、かつ、それぞれのウェル領域31よりも面積が広い。ウェル領域33は、ドリフト層20の表層においてウェル領域32を平面視で挟んで設けられ、かつ、ウェル領域32よりも面積が広い。第2のオーミック電極72は、ウェル領域32の一部に設けられる。分断領域25は、ウェル領域32と、ウェル領域33との間に設けられ、かつ、上面が絶縁体に接触する。ソース電極80は、第1のショットキー電極75と、第1のオーミック電極71と、第2のオーミック電極72とに接続される。
このような構成によれば、積層欠陥の発生に起因する順方向電圧のシフトを効果的に抑制することができる。具体的には、還流動作に際しては、分断領域25が電流を遮断することによって、pnダイオードに順方向電流が流れる領域を大幅に狭めることができる。したがって、積層欠陥の拡張に起因して耐圧の劣化が生じる可能性を大幅に抑制することができる。一方で、スイッチング動作中には、分断領域25に電流が流れることによって、素子破壊を抑制することができる。したがって、半導体装置の信頼性を格段に向上させることができる。または、高速スイッチングを維持することによって、スイッチング損失を低減させることができる。さらには、通電することができる還流電流を増大させることができる。また、チップサイズを小さくすることが可能となるため、低コスト化を実現することができる。
なお、これらの構成以外の本願明細書に例示される他の構成については適宜省略することができる。すなわち、これらの構成のみで、以上に記載された効果を生じさせることができる。
しかしながら、本願明細書に例示される他の構成のうちの少なくとも1つを以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては記載されなかった本願明細書に例示される他の構成を以上に記載された構成に追加した場合でも、同様に以上に記載された効果を生じさせることができる。
また、以上に記載された実施の形態によれば、半導体装置は、ゲート電極60を備える。ゲート電極60は、ソース領域40とドリフト層20とに挟まれるウェル領域31の上面にゲート絶縁膜50を挟んで設けられる。また、ゲート電極60は、ウェル領域33の上面に対応する領域にも設けられる。このような構成によれば、積層欠陥の発生に起因する順方向電圧のシフトを効果的に抑制することができる。
また、以上に記載された実施の形態によれば、ウェル領域33は、ソース電極80へのオーミック接続を有さない。このような構成によれば、ウェル領域33とソース電極80との間の電気伝導は、分断領域25を介して行われることとなる。そのため、ソース−ドレイン間の電圧の多くが分断領域25に印加されることで、pn接合に印加される電圧を低減することができる。そして、pn接合に印加される電圧をpn接合の拡散電位に相当する2Vよりも低い電圧とすることで、pnダイオードに順方向電流が流れることを抑制することができる。
また、以上に記載された実施の形態によれば、分断領域25のウェル領域32とウェル領域33とを結ぶ方向における幅をW、分断領域25の実効不純物濃度をN、半導体の誘電率をε、素電荷をqとする場合、
から得られる電圧Vが50V以下である。このような構成によれば、ウェル領域32とウェル領域33との間に分断領域25を形成した上で、そのパンチスルー電圧を、還流動作時のソース−ドレイン間の発生電圧からpn接合の拡散電位を差し引いた値よりも大きく、かつ、ウェル領域33の上面に形成されたゲート絶縁膜50の破壊電圧よりも小さく設定することによって、ウェル領域33における還流動作時のpnダイオードの通電を抑制しつつ、スイッチング動作中のゲート絶縁膜50の破壊を抑制することができる。
また、以上に記載された実施の形態によれば、分断領域25Bは、平面視において、第2のオーミック電極72を囲むものである。このような構成によれば、pnダイオードの通電が生じうるウェル領域32Bの面積を狭めることができるため、信頼性の高い半導体装置を得ることができる。
また、以上に記載された実施の形態によれば、半導体装置は、第1の導電型の第2の離間領域と、第2のショットキー電極76とを備える。ここで、離間領域23は、第2の離間領域に対応するものである。離間領域23は、ウェル領域32Cの表層から深さ方向に貫通して設けられる。第2のショットキー電極76は、離間領域23の上面に設けられる。このような構成によれば、ウェル領域32Cの下部にもSBD電流を通電させることができる。その結果、ウェル領域32Cの下層のドリフト層20、または、半導体基板10において電圧降下が発生し、その分だけ、ウェル領域32Cとドリフト層20との間に形成されるpn接合に印加される順方向電圧が減少する。
また、以上に記載された実施の形態によれば、半導体装置は、ウェル領域33の上面の少なくとも一部に設けられるフィールド絶縁膜52を備える。フィールド絶縁膜52の厚さは、ゲート絶縁膜50の厚さよりも厚い。また、ゲート電極60は、フィールド絶縁膜52が設けられる領域においては、フィールド絶縁膜52を挟んでウェル領域33の上面に設けられる。このような構成によれば、スイッチング動作中の変位電流による破壊を抑制することができる。
また、以上に記載された実施の形態によれば、ゲート電極60は、ウェル領域33の上面に対応する領域においては、フィールド絶縁膜52Dを挟んでウェル領域33の上面に設けられるものである。このような構成によれば、スイッチング動作中の変位電流による破壊を抑制することができる。すなわち、素子破壊に至るウェル領域32Dの電圧変動が格段に増大する。
また、以上に記載された実施の形態によれば、半導体装置は、第2の導電型のウェル注入領域を備える。ここで、高濃度ウェル注入領域38は、ウェル注入領域に対応するものである。高濃度ウェル注入領域38は、ウェル領域33Eの表層に設けられる。高濃度ウェル注入領域38の不純物濃度は、ウェル領域31の不純物濃度よりも高い。このような構成によれば、ウェル領域33Eのチップ平面方向の抵抗、すなわち、シート抵抗を下げることができる。したがって、ウェル領域33Eのうちの、ウェルコンタクトホール91から遠い箇所においても、スイッチング動作中のウェル領域33Eの電圧変動を小さくすることができる。
また、以上に記載された実施の形態によれば、半導体装置は、少なくとも1つの第2の導電型の補助導電領域34を備える。補助導電領域34は、分断領域25Fの表層に設けられる。また、補助導電領域34は、ウェル領域32とウェル領域33とを電気的に接続するものである。このような構成によれば、ウェル領域33の電位がフローティングにならず、チャージアップして耐圧特性が変動するなどの不具合を抑制することができる。
また、以上に記載された実施の形態によれば、補助導電領域34が設けられる長さの合計は、分断領域25Fが設けられる長さの合計の1/10以下である。ここで、補助導電領域34が設けられる長さは、補助導電領域34が、ウェル領域32とウェル領域33とを結ぶ方向と交差する方向において設けられる長さである。また、分断領域25Fが設けられる長さは、分断領域25Fが、ウェル領域32とウェル領域33とを結ぶ方向と交差する方向において設けられる長さである。このような構成によれば、ウェル領域33の電位がフローティングにならず、チャージアップして耐圧特性が変動するなどの不具合を抑制することができる。さらには、耐圧劣化が生じる可能性を約1/10以下に低減し、素子の信頼性を格段に高めることができる。
<以上に記載された実施の形態における変形例について>
以上に記載された実施の形態では、ユニポーラ型ダイオードを内蔵したユニポーラ型トランジスタとして、SBD内蔵のMOSFETが例示された。しかしながら、上記の内容は、他のユニポーラ型デバイスにも応用することができる。
たとえば、ユニポーラ型トランジスタはMOSFETではなく、junction field effect transistor(JFET)であってもよい。また、ユニポーラ型ダイオードとしてSBDを内蔵させる代わりに、たとえば、特許第5159987号公報に示された、ゲート電極にオフ電位が与えられた状態で、ソースからドレインへの方向のみの通電を許容するチャネル特性を有する電界効果トランジスタ(field−effect transistor、すなわち、FET)が用いられてもよい。
炭化珪素と同様に、再結合エネルギーが珪素よりも大きいワイドギャップ半導体では、炭化珪素と同様に寄生pnダイオードに順方向電流が流れた場合に結晶欠陥が生成されると考えられる。上記の実施の形態では、半導体材料として炭化珪素が例示されたが、他のワイドギャップ半導体にも適用することができる。
なお、ワイドギャップ半導体とは、一般に、およそ2eV以上の禁制帯幅をもつ半導体を指し、窒化ガリウム(GaN)などの3族窒化物、酸化亜鉛(ZnO)などの2族酸化物、セレン化亜鉛(ZnSe)などの2族カルコゲナイド、ダイヤモンドおよび炭化珪素などが知られる。
また、以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面において例示であって、本願明細書に記載されたものに限られることはないものとする。
したがって、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも1つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも1つの実施の形態における少なくとも1つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
また、矛盾が生じない限り、以上に記載された実施の形態において「1つ」備えられるものとして記載された構成要素は、「1つ以上」備えられていてもよいものとする。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、1つの構成要素が複数の構造物から成る場合と、1つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が1つの構造物に備えられる場合とを含むものとする。
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
また、以上に記載された実施の形態では、プレーナ型のMOSFETについて説明されたが、ドリフト層20の上面にトレンチが形成されたトレンチ型のMOSFETに適用される場合も想定することができるものとする。トレンチ型のMOSFETの場合、ドリフト層20の上面に溝部(トレンチ)が形成され、当該溝部内のドリフト層20の上面、すなわち、トレンチの底面上に、ゲート絶縁膜を介してゲート電極が埋め込まれる。