CN112466922A - 半导体装置 - Google Patents

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semiconductor
electrode
semiconductor layer
gate
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Fuji Electric Co Ltd
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Abstract

提供能抑制边缘终端区处的破坏的半导体装置(600)，具备有源区(150)；包围有源区的周围的栅极环区(160)；包围栅极环区的周围的源极环区(170)。有源区具有第一导电型的半导体基板；第一导电型的第一半导体层；第二导电型的第二半导体层(6)；第一导电型的第一半导体区(7)；栅极绝缘膜(9)；第一栅电极(10a)；层间绝缘膜(11)；第一个第一电极(12a)；第二电极(13)。源极环区具有半导体基板；第一半导体层；第二半导体层(6)；第三半导体区(3)；第二个第一电极(12b)。在源极环区中，在与第二个第一电极对置的位置的、第三半导体区的底面设置有第一或第二导电型的第二半导体区(30、31)。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，作为控制高电压、大电流的功率半导体装置的构成材料，使用硅(Si)。功率半导体装置有双极晶体管、IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)等多个种类，这些种类根据用途而区分使用。
例如，双极晶体管、IGBT与MOSFET相比，电流密度高且能够大电流化，但是无法高速地进行开关。具体而言，双极晶体管在数kHz程度的开关频率下的使用是极限，IGBT在数十kHz程度的开关频率下的使用是极限。另一方面，功率MOSFET虽然与双极晶体管、IGBT相比电流密度低且难以大电流化，但是能够进行直到数MHz程度的高速开关动作。
然而，市场上对于兼具大电流和高速性的功率半导体装置的要求强烈，针对IGBT、功率MOSFET的改良倾注全力，目前开发已经进行到几乎接近于材料极限的地步。从功率半导体装置的观点考虑，研究了代替硅的半导体材料，作为能够制作(制造)低导通电压、高速特性、高温特性优异的下一代功率半导体装置的半导体材料，碳化硅(SiC)备受关注。
碳化硅是化学上非常稳定的半导体材料，带隙宽至3eV，即使在高温下也能够作为半导体而极其稳定地使用。另外，由于碳化硅的最大电场强度也比硅大1个数量级以上，所以作为能够充分减小通态电阻的半导体材料而备受期待。这样的碳化硅的特长也适用于其他带隙比硅的带隙更宽的宽带隙半导体、例如氮化镓(GaN)。因此，通过使用宽带隙半导体，能够实现半导体装置的高耐压化。
以垂直型MOSFET为例对现有的碳化硅半导体装置的结构进行说明。图22是表示现有的碳化硅半导体装置的结构的俯视图。如图22所示，半导体芯片(垂直型MOSFET)1600，在供主电流流通的有源区1150的外周部设置有包围有源区1150的周围且保持耐压的边缘终端区1168。在有源区1150，设置有与栅电极电连接的栅电极焊盘1100以及与源电极电连接的源电极焊盘1104。另外，在有源区1150与边缘终端区1168之间设置有栅极环区1160，所述栅极环区1160形成有用于将栅电极与栅电极焊盘1100连接的布线。
为了进一步提高碳化硅半导体装置的可靠性，提出了在与半导体芯片1600同一半导体基板配置有电流感测部、温度感测部(未图示)和过电压保护部(未图示)等高功能区1400的半导体装置。在采用高功能结构的情况下，为了稳定地形成高功能区1400，与主半导体元件的单位单元分离且与边缘终端区1168相邻地在有源区1150设置仅配置有高功能区1400的区域。有源区1150是在主半导体元件导通时有主电流流通的区域。边缘终端区1168是用于缓和半导体基板的正面侧的电场而保持耐压(耐电压)的区域。耐压是指不会引起元件误动作或破坏的极限的电压。
在电流感测部设置有与有源区1150相同结构的电流感测部的有源区1230和电流检测用的电流感测部焊盘1202。温度感测部具有利用二极管的温度特性检测半导体芯片的温度的功能。
图23是表示现有的碳化硅半导体装置的结构的图22的A-A截面图。图23是表示现有的沟槽型的碳化硅半导体装置的结构的截面图。在沟槽型MOSFET 1600中，在n+型碳化硅基板1001的正面堆积n型碳化硅外延层1002。在有源区1150中，在n型碳化硅外延层1002的与n+型碳化硅基板1001侧相反侧的表面侧设置有n型高浓度区1005。另外，在n型高浓度区1005，以覆盖沟槽1016的整个底面的方式选择性地设置有第二p+型基区1004。在n型高浓度区1005的与n+型碳化硅基板1001侧相反侧的表面层，选择性地设置有第一p+型基区1003。
另外，在现有的沟槽型MOSFET 1600的有源区1150，进一步设置有p型基层1006、n+型源区1007、p++型接触区1008、栅极绝缘膜1009、栅电极1010、层间绝缘膜1011、源电极1012、背面电极1013、沟槽1016、源电极焊盘(未图示)和漏电极焊盘(未图示)。
源电极1012是在n+型源区1007、p++型接触区1008上依次层叠有NiSi电极1015、第一TiN膜1020、第一Ti膜1021、第二TiN膜1022、第二Ti膜1033和Al合金膜1029而成的多层膜。另外，在源电极1012上部设置有镀膜1014、焊料1024、外部电极引脚1026、第一保护膜1023和第二保护膜1025。
另外，在现有的沟槽型MOSFET 1600的栅极环区1160，设置有第一p+型基区1003、p型基层1006、p++型接触区1008。在p++型接触区1008上设置有绝缘膜1530、栅电极1010、层间绝缘膜1011、栅极布线电极1017和第一保护膜1023。
另外，在现有的沟槽型MOSFET 1600的边缘终端区1168，在整个区域除去p型基层1006、p++型接触区1008，且在正面形成使边缘终端区1168比有源区1150降低而成的(向漏极侧凹陷而成的)台阶，并在台阶的底面露出n型碳化硅外延层1002。
另外，在边缘终端区1168，设置有邻接地配置了多个p+型区(这里为2个，第一JTE区1163、第二JTE区1165)而成的JTE结构。另外，在JTE结构的外侧(芯片端部一侧)设置有作为沟道截止区发挥作用的n+型半导体区1167。
第一JTE区1163、第二JTE区1165分别选择性地设置于n型碳化硅外延层1002的、在台阶的底面露出的部分。在施加高电压时，除了有源区1150以外的区域的横向的高电压通过该第一JTE区1163、第二JTE区1165与n型碳化硅外延层1002之间的pn结来确保。
另外，公知如下半导体装置，即该半导体装置包含：n-型外延层，其具有单元部和配置于单元部周围的外周部；以及表面绝缘膜，其被配置为跨单元部和外周部，且在单元部中被形成得比在外周部中的部分薄，且该半导体装置能够在不牺牲现有的耐压特性的情况下提高表面金属层的平坦性(例如参照下述专利文献1)。
另外，公知如下半导体装置：在高功能区的与边缘终端区的边界，在半导体基板的正面上设置有具有引出在主半导体元件关断时从边缘终端区流向高功能区的空穴电流的功能的引出电极，能够抑制边缘终端区处的破坏(例如参照下述专利文献2)。
现有技术文献
专利文献
专利文献1：日本特开2014-175314号公报
专利文献2：国际公开2019/069580号公报
发明内容
技术问题
在上述的现有的半导体装置(参照图23)中，由于使用宽带隙半导体作为半导体材料，所以与使用硅作为半导体材料的情况相比，能够将边缘终端区1168的宽度缩小1/5倍～1/2倍的程度。并且，能够使边缘终端区1168的厚度减薄1/2倍以上。因此，通过缩小边缘终端区1168的宽度、减薄边缘终端区1168的厚度，从而能够实现MOSFET的低通态电阻(RonA)化。
然而，通过缩小边缘终端区1168的宽度、减薄边缘终端区1168的厚度，从而使在MOSFET关断时从p型基层1006与n型碳化硅外延层1002的pn结向芯片端部一侧沿与半导体基板的正面平行的方向(横向)延伸的耗尽层的电容(pn结电容)减小。因此，在MOSFET开关时(特别是MOSFET关断时)，如果因为例如浪涌等噪声而引起漏极-源极间电压在微小时间发生变化(以下称为dv/dt浪涌)，则流通于pn结电容的位移电流明显增大。具体而言，在pn结电容的充放电时流通的位移电流的电流值成为使用硅作为半导体材料的情况下的电流值的如下倍，即该倍数的值是边缘终端区1168减少的体积的值。
在MOSFET关断时，由空穴引起的位移电流(以后简称为空穴电流)从边缘终端区1168流向有源区1150，从有源区1150的p++型接触区1008被引向源电极1012。栅极环区1160由于没有配置n+型源区1007等，所以p++型接触区1008的面积比有源区1150的其他部分的p++型接触区1008的面积多。因此，特别是，空穴电流集中于栅极环区1160，但是在栅极环区1160中，由于在栅电极1010与p++型接触区1008之间配置有绝缘膜1530，所以空穴电流不会被引出。因此，由于空穴电流集中于有源区1150的端部的MOSFET，所以有可能在有源区1150的端部导致元件被破坏。
本发明为了消除上述现有技术的问题，目的在于提供能够抑制边缘终端区处的破坏的半导体装置。
技术方案
为了解决上述课题，实现本发明的目的，本发明的半导体装置具有如下特征。半导体装置具备：有源区，其供主电流流通；栅极环区，其包围上述有源区的周围；环区，其包围上述栅极环区的周围；以及终端区，其包围上述环区的周围。有源区具有：第一导电型的第一半导体层，其设置于上述半导体基板的正面，且杂质浓度比上述半导体基板的杂质浓度低；第二导电型的第二半导体层，其设置于上述第一半导体层的、与上述半导体基板侧相反侧的表面；第一导电型的第一半导体区，其选择性地设置于上述第二半导体层的、与上述半导体基板侧相反侧的表面层；栅极绝缘膜，其与上述第二半导体层接触；第一栅电极，其设置于上述栅极绝缘膜的、与上述第二半导体层接触的面相反侧的表面；层间绝缘膜，其设置于上述第一栅电极上；第一个第一电极，其设置于上述第二半导体层和上述第一半导体区的表面；以及第二电极，其设置于上述半导体基板的背面。上述环区具有：上述半导体基板；上述第一半导体层；上述第二半导体层；第二个第一电极，其设置于上述第二半导体层的表面；以及第二导电型的第三半导体区，其以与上述第二半导体层接触的方式设置于上述第一半导体层的表面，且杂质浓度比上述第二半导体层的杂质浓度高。在上述环区中，在上述第三半导体区的底面的、与上述第二个第一电极对置的位置设置有第一导电型或第二导电型的第二半导体区。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述环区还具有第二沟槽，所述第二沟槽贯穿上述第一半导体区和上述第二半导体层，并到达上述第三半导体区，上述第二个第一电极设置于上述第二沟槽的内部。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二半导体区在俯视时呈四边形，且在边部也设置有角部。
为了解决上述课题，实现本发明的目的，本发明的半导体装置具有如下特征。半导体装置具备：有源区，其供主电流流通；栅极环区，其包围上述有源区的周围；环区，其包围上述栅极环区的周围；以及终端区，其包围上述环区的周围。有源区具有：第一导电型的半导体基板；第一导电型的第一半导体层，其设置于上述半导体基板的正面，且杂质浓度比上述半导体基板的杂质浓度低；第二导电型的第二半导体层，其设置于上述第一半导体层的、与上述半导体基板侧相反侧的表面；第一导电型的第一半导体区，其选择性地设置于上述第二半导体层的、与上述半导体基板侧相反侧的表面层；栅极绝缘膜，其与上述第二半导体层接触；第一栅电极，其设置于上述栅极绝缘膜的与上述第二半导体层接触的面相反侧的表面；层间绝缘膜，其设置于上述第一栅电极上；第一个第一电极，其设置于上述第二半导体层和上述第一半导体区的表面；以及第二电极，其设置于上述半导体基板的背面。上述环区具有：上述半导体基板；上述第一半导体层；上述第二半导体层；第二个第一电极，其设置于上述第二半导体层的表面；以及第二导电型的第三半导体区，其以与上述第二半导体层接触的方式设置于上述第一半导体层的表面，且杂质浓度比上述第二半导体层的杂质浓度高。在上述环区中，在与上述第二个第一电极对置的位置的、由上述第一半导体层和上述第三半导体区构成的pn结处设置有寿命控制区。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述寿命控制区的上述第二电极侧的面到达上述半导体基板。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述环区还具有第二沟槽，所述第二沟槽贯穿上述第一半导体区和上述第二半导体层，并到达上述第三半导体区，上述第二个第一电极设置于上述第二沟槽的内部。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述有源区还具有：第一沟槽，其贯穿上述第一半导体区和上述第二半导体层，并到达上述第一半导体层；以及第二导电型的第四半导体区，其选择性地设置于上述第一半导体层的内部的、在深度方向上与上述沟槽的底部对置的位置，在相邻的上述沟槽间设置有上述第三半导体区，上述第一栅电极隔着上述栅极绝缘膜设置于上述第一沟槽的内部。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述环区还具有选择性地设置于上述第二个第一电极上的镀膜。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述第二半导体区的底部比上述第四半导体区的底部深。
另外，本发明的半导体装置的特征在于，在上述的发明中，上述栅极环区具有：上述半导体基板；上述第一半导体层；上述第二半导体层；上述第三半导体区；第一绝缘膜，其与上述第二半导体层接触；第二栅电极，其设置于上述第一绝缘膜的与上述第二半导体层接触的面相反侧的表面；以及栅极布线电极，其设置于上述第二栅电极上。
根据上述的发明，以包围栅极环区的方式在栅极环区与边缘终端区之间设置有源极环区。在源极环区设置有源电极，具有将在主半导体元件关断时从边缘终端区流向有源区的位移电流介由p型基层引出的功能。因此，通过源极环区，能够缓和电场向有源区集中。另外，在沿深度方向与第二源电极对置的位置设置有p+型区或n+型区。通过位移电流向p+型区或n+型区流通，从而进一步容易向源电极引出位移电流，能够进一步缓和电场向有源区的集中。
发明效果
根据本发明的半导体装置，起到能够抑制边缘终端区处的破坏的效果。
附图说明
图1是表示实施方式1的碳化硅半导体装置的结构的俯视图。
图2是表示实施方式1的碳化硅半导体装置的结构的图1的A-A截面图。
图3是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之一)。
图4是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之二)。
图5是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之三)。
图6是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之四)。
图7是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之五)。
图8是表示实施方式1的碳化硅半导体装置的制造过程中的状态的截面图(之六)。
图9是表示实施方式2的碳化硅半导体装置的结构的俯视图。
图10是表示实施方式2的碳化硅半导体装置的结构的图9的A-A截面图。
图11是表示实施方式3的碳化硅半导体装置的结构的俯视图。
图12是表示实施方式3的碳化硅半导体装置的结构的图11的A-A截面图。
图13是表示实施方式4的碳化硅半导体装置的结构的俯视图。
图14是表示实施方式4的碳化硅半导体装置的结构的图13的A-A截面图。
图15是表示实施方式5的碳化硅半导体装置的结构的截面图。
图16是表示实施方式5的碳化硅半导体装置的结构的另一截面图。
图17是表示实施方式5的碳化硅半导体装置的结构的另一俯视图。
图18是表示实施方式6的碳化硅半导体装置的结构的截面图。
图19是表示实施方式6的碳化硅半导体装置的结构的另一截面图。
图20是表示实施方式7的碳化硅半导体装置的结构的截面图。
图21是表示实施方式8的碳化硅半导体装置的结构的截面图。
图22是表示现有的碳化硅半导体装置的结构的俯视图。
图23是表示现有的碳化硅半导体装置的结构的图22的A-A截面图。
符号说明
1、1001：n+型碳化硅基板
2、1002：n型碳化硅外延层
2a：第一n型碳化硅外延层
2b：第二n型碳化硅外延层
3、1003：第一p+型基区
3a：下部第一p+型基区
3b：上部第一p+型基区
4、1004：第二p+型基区
5、1005：n型高浓度区
5a：下部n型高浓度区
5b：上部n型高浓度区
6、1006：p型基层
7、1007：n+型源区
8、1008：p++型接触区
9、1009：栅极绝缘膜
10、1010：栅电极
10a：第一栅电极
10b：第二栅电极
11、1011：层间绝缘膜
12、1012：源电极
12a：第一源电极
12b：第二源电极
13、1013：背面电极
14、1014：镀膜
14a：第一镀膜
14b：第二镀膜
15、1015：NiSi电极
16、1016：沟槽
16a：第一沟槽
16b：第二沟槽
17、1017：栅极布线电极
20、1020：第一TiN膜
21、1021：第一Ti膜
22、1022：第二TiN膜
23、1023：第一保护膜
24、1024：焊料
24a：第一焊料
24b：第二焊料
25、1025：第二保护膜
25a：第一个第二保护膜
25b：第二个第二保护膜
26、1026：外部电极引脚
26a：第一外部电极引脚
26b：第二外部电极引脚
29、1029：Al合金膜
30：p+型区
31：n+型区
32：寿命控制区
33、1033：第二Ti膜
34：p型区
100、1100：栅电极焊盘
104、1104：源电极焊盘
150、1150：有源区
150a：有效区域
160、1160：栅极环区
163、1163：第一JTE区
165、1165：第二JTE区
167、1167：n+型截止区
168、1168：边缘终端区
170：源极环区
202、1202：电流感测部的电极焊盘
230、1230：电流感测部的有源区
400、1400：高功能区
500：短路电极
530、1530：绝缘膜
532：第二绝缘膜
540：金属棒(短路电极)
550：隔断区域
600、1600：半导体芯片
具体实施方式
以下，参照附图详细说明本发明的半导体装置的优选的实施方式。在本说明书和附图中，前缀有n或p的层、区域分别表示电子或空穴为多数载流子。另外，n、p上标注的+和-分别表示比未标注的层、区域的杂质浓度高和低。在包含+和-的n、p的标注相同的情况下，表示相近的浓度，不限于浓度相同。应予说明，在以下的实施方式的说明和附图中，对同样的构成标注相同符号，省略重复的说明。另外，在本说明书中，在米勒指数的表示中，“-”是标注在其之后的指数上的符号，通过在指数前标注“-”来表示负的指数。
(实施方式1)
实施方式1的半导体装置使用带隙比硅(Si)宽的半导体(记为宽带隙半导体)而构成。以使用例如碳化硅(SiC)作为宽带隙半导体的情况为例对该实施方式1的半导体装置的结构进行说明。图1是表示实施方式1的碳化硅半导体装置的结构的俯视图。在图1中示出配置于半导体基板(半导体芯片)的各元件的电极焊盘和各区域的布局。
图1所示的实施方式1的碳化硅半导体装置在由碳化硅构成的同一半导体基板具有主半导体元件以及例如电流感测部、温度感测部(未图示)、过电压保护部(未图示)和运算电路部(未图示)等高功能部，所述高功能部作为用于保护、控制主半导体元件的电路部。主半导体元件是在导通状态下沿纵向(半导体基板的深度方向z)流通漂移电流的沟槽型MOSFET 600，由邻接地配置的多个单位单元(功能单位：未图示)构成，进行主动作。
主半导体元件设置于有源区150的有效区域(作为MOS栅极发挥作用的区域)150a。有源区150的有效区域150a是在主半导体元件导通时有主电流流通的区域，其周围被栅极环区160包围。在有源区150的有效区域150a中，在半导体基板的正面上设置有主半导体元件的源电极12。源电极12(第一源电极12a)覆盖例如有源区150的有效区域150a的大致整面。另外，在源电极12的正面上设置有具有例如矩形状的平面形状的源电极焊盘104。
边缘终端区168是有源区150与芯片(半导体基板)侧面之间的区域，是用于缓和半导体基板的正面侧的电场而保持耐压(耐电压)的区域。在边缘终端区168配置有例如保护环、构成后述的结终端(JTE：Junction Termination Extension)结构的p型区、场板、降低表面电场结构等耐压结构(未图示)。耐压是指不会引起元件误动作、破坏的极限的电压。
另外，在有源区150，以与栅极环区160邻接的方式设置有高功能区400。高功能区400具有例如大致矩形状的平面形状。在高功能区400设置有电流感测部、温度感测部(未图示)、过电压保护部(未图示)和运算电路部(未图示)等高功能部。在图1中仅图示电流感测部作为高功能部，但是在高功能区400也可以配置电流感测部以外的其他高功能部。
电流感测部具有检测在主半导体元件中流通的过电流(OC：Over Current)的功能。电流感测部设置于电流感测部的电极焊盘202之下(半导体基板的深度方向z)，是在电流感测部的有源区230具备数个程度的与主半导体元件相同构成的单位单元的垂直型MOSFET。
另外，在高功能区400中，在半导体基板的正面上，主半导体元件的栅电极焊盘100、电流感测部的电极焊盘202以彼此接触的方式沿着有源区150与边缘终端区168的边界且与源电极12(第一源电极12a)和边缘终端区168分离而设置。这些电极焊盘具有例如大致矩形状的平面形状。
栅电极焊盘100介由设置于栅极环区160的栅极流道(栅极布线电极，参照图2)与主半导体元件的所有的单位单元的栅电极(参照图2)电连接。栅极环区160以包围有源区150的方式设置在有源区150与边缘终端区(终端区)168之间。
另外，在栅极环区160与边缘终端区168之间，以包围栅极环区160的方式设置有源极环区(环区)170。源极环区170如后所述设置有第二源电极12b，并介由后述的p型基层6固定在有源区150的第一源电极12a的电位(源极电位)。源极环区170具有将在主半导体元件关断时从边缘终端区168流向有源区150的空穴电流介由p型基层6引出的功能。由于源极环区170包围栅极环区160，所以通过将从边缘终端区168流入的空穴电流介由p型基层6引出，能够消除对有源区150的影响。
接下来，对上述的有源区150、栅极环区160、边缘终端区168和源极环区170的截面结构的一个例子进行说明。图2是表示实施方式1的碳化硅半导体装置的结构的图1的A-A截面图。仅示出主半导体元件的邻接的2个单位单元，省略主半导体元件的与该单位单元的芯片(半导体基板)中央部一侧邻接的其他单位单元的图示。
主半导体元件是在半导体基板的正面(p型基层6侧的面)侧具备沟槽栅极结构的MOS栅极的沟槽型MOSFET 600。碳化硅半导体基体是通过在由碳化硅构成的n+型碳化硅基板(第一导电型的半导体基板)1上依次使n型碳化硅外延层(第一导电型的第一半导体层)2和p型基层(第二导电型的第二半导体层)6外延生长而成的。可以使n型高浓度区5在n型碳化硅外延层2上外延生长。
在有源区150设置有MOS栅极，MOS栅极由p型基层6、n+型源区(第一导电型的第一半导体区)7、p++型接触区8、沟槽16、栅极绝缘膜9和第一栅电极10a构成。
具体而言，沟槽16从半导体基板的正面起沿深度方向z贯穿p型基层6而到达后述的n型高浓度区5(在没有设置n型高浓度区5的情况下为n型碳化硅外延层2，以下称为(2))。深度方向z是从半导体基板的正面朝向背面的方向。沟槽16例如配置成条纹状。
从半导体基板的正面侧观察，沟槽16例如可以配置成矩阵状。在沟槽16的内部，沿着沟槽16的内壁设置有栅极绝缘膜9，在栅极绝缘膜9上，以埋入到沟槽16的内部的方式设置有第一栅电极10a。由1个沟槽16内的第一栅电极10a以及夹着该第一栅电极10a相邻的台面区(相邻的沟槽16间的区域)构成主半导体元件的1个单位单元。
在n型碳化硅外延层2的源极侧(第一源电极12a侧)的表面层，可以以与p型基层6接触的方式设置有n型区(以下记为n型高浓度区)5。n型碳化硅外延层2的源极侧的表面层指在n型碳化硅外延层2的内部中靠源极侧最近且在n型碳化硅外延层2的表面露出的层，以后的“表面层”以此类推。n型高浓度区5是使载流子的扩散阻力降低的所谓的电流扩散层(Current Spreading Layer：CSL)。该n型高浓度区5例如以覆盖沟槽16的内壁的方式沿与基板正面(半导体基板的正面)平行的方向均匀地设置。
n型高浓度区5从其与p型基层6的界面起到达与沟槽16的底面相比靠漏极侧(背面电极13侧)更深的位置。在n型高浓度区5的内部可以分别选择性地设置有第一p+型基区3、第二p+型基区4。第一p+型基区(第三半导体区)3以与第二p+型基区(第四半导体区)4和沟槽16分离的方式设置于相邻的沟槽16间(台面区)，且与p型基层6接触。第二p+型基区4覆盖沟槽16的底面和底面角部中的至少底面。沟槽16的底面角部是指沟槽16的底面与侧壁的边界。
第一p+型基区3、第二p+型基区4与n型高浓度区5(2)的pn结形成在与沟槽16的底面相比靠漏极侧更深的位置。可以不设置n型高浓度区5，而是在n型碳化硅外延层2的内部设置第一p+型基区3、第二p+型基区4。只要第一p+型基区3、第二p+型基区4与n型高浓度区5(2)的pn结处于与沟槽16的底面相比靠漏极侧更深的位置，则第一p+型基区3、第二p+型基区4的漏极侧端部的深度位置可以根据设计条件进行各种改变。通过第一p+型基区3、第二p+型基区4，能够防止在沿着沟槽16的底面的部分对栅极绝缘膜9施加高电场。
在p型基层6的内部选择性地设置有n+型源区7。可以以与n+型源区7接触的方式选择性地设置有p++型接触区8。n+型源区7与沟槽16的侧壁的栅极绝缘膜9接触，且隔着沟槽16的侧壁的栅极绝缘膜9与第一栅电极10a对置。
层间绝缘膜11以覆盖第一栅电极10a和后述的栅极环区160的第二栅电极10b的方式设置于半导体基板的整个正面。所有的第一栅电极10a介由栅极环区160的第二栅电极10b和栅极布线电极17与栅电极焊盘100(参照图1)电连接。在层间绝缘膜11，开设有沿深度方向z贯穿层间绝缘膜11并到达基板正面的接触孔。
第一源电极(第一个第一电极)12a在接触孔内与半导体基板(n+型源区7)欧姆接触，且通过层间绝缘膜11与第一栅电极10a电绝缘。第一源电极12a是在n+型源区7上依次层叠有NiSi电极15、第一TiN膜20、第一Ti膜21、第二TiN膜22、第二Ti膜33和Al合金膜29而成的多层膜。在设置有p++型接触区8的情况下，第一源电极12a与p++型接触区8欧姆接触。
在第一源电极12a上，介由第一镀膜(第一镀膜)14a和第一焊料(第一焊料)24a接合有第一外部电极引脚(第一电极引脚)26a的一个端部。其中，第一镀膜14a相当于源电极焊盘104。第一外部电极引脚26a的另一个端部接合到以与半导体基板的正面对置的方式配置的金属棒(未图示)。另外，第一外部电极引脚26a的另一个端部在贴装了半导体芯片的壳体(未图示)的外侧露出，与外部装置(未图示)电连接。第一源电极12a的表面的、除了第一镀膜14a以外的部分被第一保护膜23覆盖。具体而言，以覆盖第一源电极12a的方式设置第一保护膜23，在第一保护膜23的开口部设置第一镀膜14a。第一外部电极引脚26a介由第一焊料24a接合在第一镀膜14a的表面。为了限制第一焊料24a的区域，可以在第一镀膜14a的表面设置第一个第二保护膜25a。第一保护膜23、第二保护膜25例如为聚酰亚胺膜。
在n+型碳化硅基板1的背面设置有成为漏电极的背面电极(第二电极)13。在背面电极13上设置有漏电极焊盘(未图示)。
另外，在栅极环区160中，在碳化硅半导体基体的p++型接触区8上隔着绝缘膜(第一绝缘膜)530设置有第二栅电极10b。通过绝缘膜530，将第二栅电极10b与p++型接触区8绝缘。第二栅电极10b被层间绝缘膜11覆盖。在层间绝缘膜11，开设有沿深度方向z贯穿层间绝缘膜11并到达第二栅电极10b的接触孔。在接触孔内埋入有栅极布线电极17。栅极布线电极17将有源区150的第一栅电极10a与栅电极焊盘100电连接。另外，在层间绝缘膜11和栅极布线电极17上设置有第一保护膜23。
在边缘终端区168中，在整个区域除去p++型接触区8和p型基层6，并且在碳化硅半导体基体的正面形成使边缘终端区168比有源区150降低而成的(向漏极侧凹陷而成的)台阶，在台阶的底面露出n型碳化硅外延层2。另外，在边缘终端区168，设置有将多个p+型区(这里为2个，第一JTE区163、第二JTE区165)邻接配置而成的JTE结构。另外，在JTE结构的外侧(芯片端部一侧)设置有作为沟道截止区发挥作用的n+型截止区167。
第一JTE区163、第二JTE区165分别选择性地设置于n型碳化硅外延层2的、在台阶的底面露出的部分。在施加高电压时，除了有源区150以外的区域的横向的高耐压通过该第一JTE区163、第二JTE区165与n型碳化硅外延层2之间的pn结来确保。
另外，在源极环区170中，在碳化硅半导体基体的p++型接触区8(未设置p++型接触区8的情况下为p型基层6，以下称为(6))上设置有层间绝缘膜11。在层间绝缘膜11，开设有沿深度方向z贯穿层间绝缘膜11并到达p++型接触区8(6)的接触孔。在接触孔内埋入有第二源电极12b。因此，第二源电极(第二个第一电极)12b与第一源电极12a同样地，设置于p++型接触区8(6)上。第二源电极12b与第一源电极12a同样地，是层叠有NiSi电极15、第一TiN膜20、第一Ti膜21、第二TiN膜22、第二Ti膜33和Al合金膜29而成的多层膜。在碳化硅半导体基体内部，由于设置于有源区150的下部的p型区(p++型接触区8(6)等)和设置于源极环区170的下部的p型区连接，所以第二源电极12b成为与第一源电极12a相同电位。
在第二源电极12b的表面设置有镀膜(第二镀膜)14，除了第二镀膜14b以外的部分被第一保护膜23覆盖。具体而言，以覆盖第二源电极12b的方式设置有第一保护膜23，在第一保护膜23的开口部设置有第二镀膜14b。第二镀膜14b和第一保护膜23的一部分可以被第二个第二保护膜25b覆盖。第二镀膜14b可以设置于第二源电极12b的整面，也可以选择性地例如仅设置于源极环区170的角部的第二源电极12b。
如上所述，源极环区170具有将在主半导体元件关断时从边缘终端区168流向有源区150的空穴电流介由p型基层6引出的功能。因此，通过源极环区170，能够缓和电流向有源区150的端部的集中。另外，通过在第二源电极12b上设置第二镀膜14b，能够降低第二源电极12b的电阻，改善第二源电极12b的破坏耐量。另外，通过在有源区150和边缘终端区168的角部处使源极环区170向外侧膨出，从而能够使源极环区170的宽度比直线部的宽度宽，使第二源电极12b的角部的宽度比直线部的宽度宽(参照图1的区域S)。在图1中，仅使1个角扩展，但是也可以使4个角全部扩展，还可以仅使2个角扩展。由此，进一步容易引出空穴电流而进一步缓和电流向有源区150的集中。另外，第二源电极12b与碳化硅半导体基体(p++型接触区8，在没有设置p++型接触区8时为p型基层6)接触的面积优选比第一源电极12a与碳化硅半导体基体(p++型接触区8，在没有设置p++型接触区8时为p型基层6)接触的面积大2倍以上。
(实施方式1的碳化硅半导体装置的制造方法)
接下来，对实施方式1的碳化硅半导体装置的制造方法进行说明。图3～图8是表示实施方式的碳化硅半导体装置的制造过程中的状态的截面图。
首先，准备由n型的碳化硅形成的n+型碳化硅基板1。然后，在该n+型碳化硅基板1的第1主面上边掺杂n型杂质、例如氮原子(N)边使由碳化硅形成的第一n型碳化硅外延层2a外延生长到例如30μm左右的厚度。将至此为止的状态示于图3。
接下来，在第一n型碳化硅外延层2a的表面上，通过光刻技术，例如利用氧化膜形成具有预定的开口部的离子注入用掩模。然后，将铝等p型杂质注入到氧化膜的开口部，形成深度0.5μm左右的下部第一p+型基区3a和第二p+型基区4。
另外，使相邻的下部第一p+型基区3a与第二p+型基区4之间的距离形成为1.5μm左右。将下部第一p+型基区3a和第二p+型基区4的杂质浓度设定在例如5×1018/cm3左右。
接下来，可以除去离子注入用掩模的一部分，并在开口部进行氮等n型杂质的离子注入，在第一n型碳化硅外延层2a的表面区域的一部分形成例如深度0.5μm左右的下部n型高浓度区5a。将下部n型高浓度区5a的杂质浓度设定为例如1×1017/cm3左右。将至此为止的状态示于图4。
接下来，在第一n型碳化硅外延层2a的表面上，以0.5μm左右的厚度形成掺杂了氮等n型杂质的第二n型碳化硅外延层2b。第二n型碳化硅外延层2b的杂质浓度设定为3×1015/cm3左右。以后，将第一n型碳化硅外延层2a和第二n型碳化硅外延层2b合并为n型碳化硅外延层2。
接着，在第二n型碳化硅外延层2b的表面上，通过光刻法，例如利用氧化膜形成具有预定的开口部的离子注入用掩模。然后，将铝等p型杂质注入到氧化膜的开口部，以与下部第一p+型基区3a重叠的方式形成深度0.5μm左右的上部第一p+型基区3b。下部第一p+型基区3a和上部第一p+型基区3b形成连续的区域，成为第一p+型基区3。将上部第一p+型基区3b的杂质浓度设定为例如5×1018/cm3左右。
接下来，可以除去离子注入用掩模的一部分，在开口部进行氮等n型杂质的离子注入，在第二n型碳化硅外延层2b的表面区域的一部分形成例如深度0.5μm左右的上部n型高浓度区5b。将上部n型高浓度区5b的杂质浓度设定为例如1×1017/cm3左右。该上部n型高浓度区5b和下部n型高浓度区5a形成为至少一部分接触，形成n型高浓度区5。其中，有该n型高浓度区5形成于基板整个面的情况以及不形成于基板整个面的情况。将至此为止的状态示于图5。
接着，在n型碳化硅外延层2的表面上，通过外延生长，以1.1μm左右的厚度形成p型基层6。p型基层6的杂质浓度设定为4×1017/cm3左右。在通过外延生长形成p型基层6之后，可以在p型基层6进一步进行铝等p型杂质的离子注入。
接下来，在p型基层6的表面上，通过光刻法，例如利用氧化膜形成具有预定的开口部的离子注入用掩模。在该开口部进行氮(N)、磷(P)等n型杂质的离子注入，在p型基层6的表面的一部分形成n+型源区7。接下来，可以除去用于形成n+型源区7的离子注入用掩模，并利用同样的方法形成具有预定的开口部的离子注入用掩模，在p型基层6的表面的一部分进行磷等p型杂质的离子注入，形成p++型接触区8。p++型接触区8的杂质浓度设定得比p型基层6的杂质浓度高。将至此为止的状态示于图6。
接下来，在1700℃左右的惰性气体气氛下进行热处理(退火)，实施第一p+型基区3、第二p+型基区4、n+型源区7和p++型接触区8的活化处理。应予说明，可以如上所述通过1次的热处理使各离子注入区域集中活化，也可以在每次进行离子注入时进行热处理而使其活化。
接着，在p型基层6的表面上，通过光刻法，例如利用氧化膜形成具有预定的开口部的沟槽形成用掩模。接下来，通过干式蚀刻形成贯穿p型基层6并到达n型高浓度区5(2)的沟槽16。沟槽16的底部可以到达形成于n型高浓度区5(2)的第二p+型基区4。接下来，除去沟槽形成用掩模。将至此为止的状态示于图7。
接下来，沿着n+型源区7的表面和沟槽16的底部及侧壁形成栅极绝缘膜9。该栅极绝缘膜9可以通过在氧气氛中进行1000℃左右的温度的热氧化来形成。另外，该栅极绝缘膜9还可以通过利用像高温氧化(High Temperature Oxide：HTO)等那样的化学反应进行堆积的方法来形成。
接着，在栅极绝缘膜9上设置掺杂了例如磷原子的多晶硅层。该多晶硅层可以以埋入到沟槽16内的方式形成。通过光刻法使该多晶硅层图案化，并残留于沟槽16内部由此而形成第一栅电极10a。
接下来，以覆盖栅极绝缘膜9和第一栅电极10a的方式例如以1μm左右的厚度进行磷玻璃的成膜，形成层间绝缘膜11。接着，可以以覆盖层间绝缘膜11的方式形成由钛(Ti)或氮化钛(TiN)或钛与氮化钛的层叠构成的势垒金属。通过光刻法使层间绝缘膜11和栅极绝缘膜9图案化，形成使n+型源区7和p++型接触区8露出的接触孔。其后，进行热处理(回流)而使层间绝缘膜11平坦化。将至此为止的状态示于图8。另外，在层间绝缘膜11形成接触孔之后，可以形成由钛(Ti)或氮化钛(TiN)或钛与氮化钛的层叠构成的势垒金属。此时，在势垒金属也设置使n+型源区7和p++型接触区8露出的接触孔。
接下来，在设置于层间绝缘膜11的接触孔内和层间绝缘膜11上形成要成为NiSi电极15的导电性的膜。导电性的膜例如为镍(Ni)膜。另外，在n+型碳化硅基板1的第2主面上也同样地形成镍(Ni)膜。其后，例如在970℃左右的温度下进行热处理，使接触孔内部的镍膜硅化物化而成为NiSi电极15。同时，形成于第2主面的镍膜成为与n+型碳化硅基板1形成欧姆接合的背面电极13。其后，选择性地除去未反应的镍膜，例如仅在接触孔内残留NiSi电极15。在源极环区170也同样地形成第一栅电极10a和NiSi电极15。
接着，例如通过溅射法，以覆盖碳化硅半导体基体的正面的NiSi电极15和层间绝缘膜11的方式依次层叠第一TiN膜20、第一Ti膜21、第二TiN膜22、第二Ti膜33，进而以厚度成为例如5μm左右的方式形成Al合金膜29。Al合金膜29也可以为Al膜。Al合金膜29例如为Al-Si膜或Al-Si-Cu膜。通过光刻法使该导电性的膜图案化，并残留于整个元件的有源区150，由此而形成第一源电极12a。在源极环区170也同样地依次层叠第一TiN膜20、第一Ti膜21、第二TiN膜22、第二Ti膜33，进而形成Al合金膜29，形成第二源电极12b。
接下来，在Al合金膜29上形成聚酰亚胺膜之后，通过光刻法和蚀刻选择性地除去该聚酰亚胺膜，形成第一保护膜23，并且在第一保护膜23形成开口部。接下来，将第一镀膜14a形成于在第一保护膜23的开口部露出的Al合金膜29上。在源极环区170也同样地形成第一镀膜14b和第一保护膜23。
接下来，以覆盖第一镀膜14a与第一保护膜23的边界的方式形成第一个第二保护膜25a。第一个第二保护膜25a例如为聚酰亚胺膜。其后，在第一镀膜14a隔着第一焊料24a形成第一外部电极引脚26a。
如上所述，完成图1所示的半导体装置。
如上所述，根据实施方式1的碳化硅半导体装置，以包围栅极环区的方式在栅极环区与边缘终端区之间设置有源极环区。在源极环区设置有第二源电极，具有将在主半导体元件关断时从边缘终端区流向有源区的空穴电流介由p型基层引出的功能。因此，利用源极环区能够缓和电流向有源区端部的集中。此外，即使因宇宙射线而导致雪崩载流子急增，也能够通过源极环将其吸收，所以能够阻止雪崩载流子影响有源区，能够改善破坏耐量。另外，通过在源极环区的第二源电极上设置镀膜，能够降低第二源电极的电阻，改善第二源电极的破坏耐量。
(实施方式2)
接下来，对实施方式2的碳化硅半导体装置的结构进行说明。图9是表示实施方式2的碳化硅半导体装置的结构的俯视图。实施方式2的碳化硅半导体装置与实施方式1的碳化硅半导体装置的不同之处在于设置有将有源区150的第一源电极12a与源极环区170的第二源电极12b连接的短路电极500。
具体而言，在栅极环区160设置隔断区域550，在隔断区域550不设置第二栅电极10b和栅极布线电极17而是设置短路电极500。图10是表示实施方式2的碳化硅半导体装置的结构的图9的A-A截面图。图10是设置有短路电极500的部分的截面。如图10所示，在栅极环区160中，在碳化硅半导体基体的p++型接触区8上设置有绝缘膜530和层间绝缘膜11，在层间绝缘膜11上设置有短路电极500。通过利用短路电极500将第一源电极12a与第二源电极12b连接，从而能够使源极环区170所引出的空穴电流从第二源电极12b流向第一源电极12a，能够进一步缓和电流向有源区150的端部的集中。
短路电极500在半导体芯片600中至少有1个即可。然而，为了减小第一源电极12a与第二源电极12b之间的电阻，优选像图9那样在各边设置1个以上的短路电极500。另外，在设置有隔断区域550的部分中，从第二栅电极10b到栅电极焊盘100的路径变长，电阻变大。因此，在设置有隔断区域550的部分中，优选不构成MOS结构，例如不设置n+型源区7。在此，由于在隔断区域550中没有形成第二栅电极10b和栅极布线电极17，所以第二栅电极10b不成为环状。因此，在设置多个隔断区域550的情况下，为了使得对第二栅电极10b施加全部电压，优选将沟槽16的条纹方向的对置的2边的隔断区域550的位置错开。
如上所述，根据实施方式2，通过设置将第一源电极与第二源电极连接的短路电极，能够使源极环区所引出的空穴电流流向第一源电极，能够进一步缓和电流向有源区端部的集中。进而能够获得与实施方式1同样的效果。
(实施方式3)
接下来，对实施方式3的碳化硅半导体装置的结构进行说明。图11是表示实施方式3的碳化硅半导体装置的结构的俯视图。实施方式3的碳化硅半导体装置与实施方式2的碳化硅半导体装置的不同之处在于不设置隔断区域550而设置有将有源区150的第一源电极12a与源极环区170的第二源电极12b连接的短路电极500。
图12是表示实施方式3的碳化硅半导体装置的结构的图11的A-A截面图。如图12所示，在栅极环区160的设置短路电极500的位置，以覆盖栅极布线电极17的方式设置有第二绝缘膜(第二绝缘膜)532，在第二绝缘膜532上设置有短路电极500。通过第二绝缘膜532将短路电极500与第二栅电极10b绝缘。
另外，可以采用在栅极环区160的设置短路电极500的位置不设置栅极布线电极17的构成，可以是在覆盖第二栅电极10b的层间绝缘膜11上设置短路电极500的方式。
在上述的实施方式2中，由于利用短路电极500隔断栅极布线电极17，所以在靠近隔断位置的第二栅电极10b处，有时到栅电极焊盘100的路径变长。另一方面，在实施方式3中，由于至少第二栅电极10b没有被隔断，所以到栅电极焊盘100的路径不会变长。
如上所述，根据实施方式3，通过在至少不隔断第二栅电极的情况下设置将第一源电极与第二源电极连接的短路电极，从而能够防止第二栅电极与栅电极焊盘的路径变长。进而，能够得到与实施方式1和实施方式2同样的效果。
(实施方式4)
接下来，对实施方式4的碳化硅半导体装置的结构进行说明。图13是表示实施方式4的碳化硅半导体装置的结构的俯视图。实施方式4的碳化硅半导体装置与实施方式2的碳化硅半导体装置的不同之处在于，在第一外部电极引脚26a和第二外部电极引脚26b上设置有将有源区150的第一源电极12a与源极环区170的第二源电极12b连接的短路电极500。
图14是表示实施方式4的碳化硅半导体装置的结构的图13的A-A截面图。如图14所示，在源极环区170中，在镀膜(第二镀膜)14上介由第二焊料(第二焊料)24b接合有第二外部电极引脚(第二电极引脚)26b。第二焊料24b可以被第二个第二保护膜25b包围。将第二外部电极引脚26b的另一个端部利用第二焊料24b与金属棒540连接，该金属棒540以与碳化硅半导体基体的正面对置的方式配置。该金属棒540成为短路电极500。在实施方式4中，由于也与实施方式3同样地没有隔断栅极布线电极17，所以到栅电极焊盘100的路径不变长。在图13中，在3个位置设置有成为短路电极500的金属棒540，但也可以仅在1个位置设置金属棒540。
如上所述，根据实施方式4，通过在第一外部电极引脚、第二外部电极引脚上设置将第一源电极与第二源电极连接的短路电极，从而能够防止第二栅电极与栅电极焊盘的路径变长。进而，能够得到与实施方式1和实施方式2同样的效果。
(实施方式5)
接下来，对实施方式5的碳化硅半导体装置的结构进行说明。图15是表示实施方式5的碳化硅半导体装置的结构的截面图。俯视图与实施方式1的俯视图相同，因此省略记载。实施方式5的碳化硅半导体装置与实施方式1～4的碳化硅半导体装置的不同之处在于，在源极环区170的n型碳化硅外延层2中，在沿深度方向与第二源电极12b对置的位置处较深地形成有第一p+型基区3。将该较深地形成的部分称为p+型区(第二导电型的第二半导体区)30。
如图15所示，优选p+型区30在源极环区170的n型碳化硅外延层2的表面层被设置成环状，且其宽度比第二源电极12b的宽度宽。优选p+型区30的宽度至少比在层间绝缘膜11开设的接触孔的宽度宽。由于p+型区30是将第一p+型基区3形成得较深而成的部分，所以其杂质浓度与第一p+型基区3的杂质浓度是相同程度。另外，优选p+型区30的深度不到达n+型碳化硅基板1。
通过设置p+型区30，从而在关断时从边缘终端区168流向有源区150的空穴电流流向电阻比n型碳化硅外延层2的电阻低的p+型区30，能够进一步容易向第二源电极12b引出空穴电流，进一步缓和电流向有源区150的集中。
图16是表示实施方式5的碳化硅半导体装置的结构的另一截面图。如图16所示，可以是设置n+型区(第一导电型的第二半导体区)31的方式来代替p+型区30。为了与p+型区30同样地使空穴电流容易向n+型区31流通，n+型区31的杂质浓度比n型碳化硅外延层2的杂质浓度高。另外，n+型区31的深度、宽度可以与p+型区30相同。另外，如果n+型区31的杂质浓度比n型碳化硅外延层2的杂质浓度高，则空穴电流通过n+型区31的上部，空穴电流容易向第二源电极12b流通，所以n+型区31的杂质浓度设为比n型碳化硅外延层2的杂质浓度高的浓度。
图17是表示实施方式5的碳化硅半导体装置的结构的另一俯视图。在本例中，与图15相同之处在于p+型区30、第二源电极12b、第二镀膜14b在俯视时为四边形，但是不同之处在于在边部也有意地设置有角部。具体而言，在图17中，使p+型区30、第二源电极12b、第二镀膜14b成为凹凸状。这样，通过使p+型区30、第二源电极12b、第二镀膜14b成为有角部的闭环状，从而p+型区30的径向的宽度变宽，且电场集中于p+型区30的角部，因此得到容易引出空穴电流的效果。另外，即使第二源电极12b、第二镀膜14b成为与图15相同的直线状，仅使p+型区30成为凹凸状，也得到相同的效果。应予说明，p+型区30只要是在边的直线部分包含角部的闭环形状即可，可以为各种形状。例如，不仅为凹凸状，还可以为锯齿状。另外，还可以将p+型区30变更成n+型区31。
另外，在实施方式5的碳化硅半导体装置中，示出了实施方式1的第一源电极12a与第二源电极12b没有通过短路电极500电连接的方式，但是也可以像实施方式2那样设置短路电极500。此时，俯视图与图9相同。另外，也可以如实施方式3那样，在不设置隔断区域550的情况下设置短路电极500。此时，俯视图与图11相同。另外，也可以如实施方式4那样，在第一外部电极引脚26a、第二外部电极引脚26b上设置金属棒540(短路电极)。此时，俯视图与图13相同。
如上所述，根据实施方式5，在沿深度方向与第二源电极对置的位置较深地形成第一p+型基区，设置p+型区。或者，在与p+型区相同的位置设置n+型区。空穴电流向p+型区或n+型区流通，能够进一步容易将空穴电流引出到第二源电极，进一步缓和电流向有源区端部的集中。进而，能够得到与实施方式1相同的效果。另外，通过设置与实施方式2～4相同的短路电极，能够得到与实施方式2～4相同的效果。
(实施方式6)
接下来，对实施方式6的碳化硅半导体装置的结构进行说明。图18是表示实施方式6的碳化硅半导体装置的结构的截面图。俯视图与实施方式1的俯视图相同，因此省略记载。实施方式6的碳化硅半导体装置与实施方式5的碳化硅半导体装置的不同之处在于，源极环区170的第二源电极12b设置在沟槽16内。以下，将有源区150的沟槽16称为第一沟槽(第一沟槽)16a，将源极环区170的沟槽16称为第二沟槽(第二沟槽)16b。
如图18所示，第二沟槽16b贯穿层间绝缘膜11、p++型接触区8、p型基层6并到达第一p+型基区3。在第二沟槽16b内埋入有第二源电极12b。第二源电极12b与实施方式1同样地是层叠有NiSi电极15、第一TiN膜20、第一Ti膜21、第二TiN膜22、第二Ti膜33和Al合金膜29而成的多层膜。第二源电极12b的一部分从第二沟槽16b的上方向第二个第二保护膜25b侧突出。
在第二源电极12b的表面设置有第二镀膜14b。第二源电极12b的表面的、第二镀膜14b以外的部分被第一保护膜23覆盖。具体而言，以覆盖第二源电极12b的方式设置第一保护膜23，在第一保护膜23的开口部设置有第二镀膜14b。第二镀膜14b可以被第二个第二保护膜25b包围。第二镀膜14b可以设置于第二源电极12b的整个面，也可以选择性地例如仅设置于源极环区170的角部的第二源电极12b。另外，实施方式6的第二源电极12b的宽度可以与实施方式1～5的第二源电极12b的宽度是相同程度。
另外，可以在第二沟槽16b的底部设置p+型区30。p+型区30与第二p+型基区4同样地保护第二沟槽16b，并且与实施方式5的p+型区30同样地容易向第二源电极12b引出空穴电流。这样，通过在第二沟槽16b内设置第二源电极12b，从而能够增加第二源电极12b与p型区(p++型接触区8、第一p+型基区3和p型基层6)的接触面积，降低接触电阻。
图19是表示实施方式6的碳化硅半导体装置的结构的另一截面图。如图19所示，可以是设置有n+型区31的方式来代替p+型区30。为了与p+型区30同样地使空穴电流容易向n+型区31流通，例如，n+型区31的杂质浓度比n型碳化硅外延层2的杂质浓度高。另外，n+型区31的深度、宽度可以与p+型区30相同。
另外，在实施方式6的碳化硅半导体装置中，示出了实施方式1的第一源电极12a与第二源电极12b没有通过短路电极500电连接的方式，但是也可以像实施方式2那样设置短路电极500。此时，俯视图与图9相同。另外，也可以像实施方式3那样，在不设置隔断区域550的情况下设置短路电极500。此时，俯视图与图11相同。另外，也可以像实施方式4那样，在第一外部电极引脚26a、第二外部电极引脚26b上设置金属棒540(短路电极)。此时，俯视图与图13相同。
如上所述，根据实施方式6，通过在第二沟槽内设置第二源电极，从而能够增加第二源电极与p型区的接触面积，降低接触电阻。另外，在第二沟槽底部设置有p+型区或n+型区。空穴电流向p+型区或n+型区流通，能够进一步容易从第二源电极引出空穴电流，进一步缓和电流向有源区端部集中。进而，能够得到与实施方式1同样的效果。另外，通过设置与实施方式2～4相同的短路电极，能够得到与实施方式2～4同样的效果。
(实施方式7)
接下来，对实施方式7的碳化硅半导体装置的结构进行说明。图20是表示实施方式7的碳化硅半导体装置的结构的截面图。俯视图与实施方式1的俯视图相同，因此省略记载。实施方式7的碳化硅半导体装置与实施方式1～4的碳化硅半导体装置的不同之处在于，在源极环区170的n型碳化硅外延层2与第一p+型基区3的界面处，在沿深度方向与第二源电极12b对置的位置设置有寿命控制区32。
如图20所示，寿命控制区32设置在源极环区170的n型碳化硅外延层2与第一p+型基区3的界面处。换言之，寿命控制区32的第二源电极12b侧的表面设置于第一p+型基区3内，寿命控制区32的漏电极13侧的表面设置于n型碳化硅外延层2内。寿命控制区32的漏电极13侧的表面可以到达n+型碳化硅基板1。优选寿命控制区32的宽度比第二源电极12b的宽度宽。优选寿命控制区32的宽度至少比在层间绝缘膜11开设的接触孔的宽度宽。
寿命控制区32是例如通过照射电子束、质子(H+)、氦(He)、铂(Pt)等而在晶体结构设有损伤的区域。通过设置寿命控制区32，能够缩短源极环区170中的载流子的寿命，能够减少从边缘终端区168向有源区150流入的空穴电流，能够进一步缓和电流向有源区150的集中。另外，可以是设置寿命控制区32和p+型区30这两方的方式，也可以是设置寿命控制区32和n+型区31这两方的方式。
另外，在实施方式7的碳化硅半导体装置中，示出了实施方式1的第一源电极12a与第二源电极12b没有通过短路电极500电连接的方式，但是也可以像实施方式2那样设置短路电极500。此时，俯视图与图9相同。另外，也可以像实施方式3那样，在不设置隔断区域550的情况下设置短路电极500。此时，俯视图与图11相同。另外，也可以像实施方式4那样，在第一外部电极引脚26a、第二外部电极引脚26b上设置金属棒540(短路电极)。此时，俯视图与图13相同。
如上所述，根据实施方式7，在沿深度方向与第二源电极对置的位置设置寿命控制区。通过寿命控制区，能够缩短源极环区中的载流子的寿命，能够减少从边缘终端区流向有源区的空穴电流，能够进一步缓和电流向有源区端部的集中。进而，能够得到与实施方式1同样的效果。另外，通过设置与实施方式2～4相同的短路电极，能够得到与实施方式2～4相同的效果。
(实施方式8)
接下来，对实施方式8的碳化硅半导体装置的结构进行说明。图21是表示实施方式8的碳化硅半导体装置的结构的截面图。俯视图与实施方式1的俯视图相同，因此省略记载。实施方式8的碳化硅半导体装置与实施方式7的碳化硅半导体装置的不同之处在于，将源极环区170的第二源电极12b设置于第二沟槽16b内。
如图21所示，第二沟槽16b贯穿层间绝缘膜11、p++型接触区8和p型基层6并到达第一p+型基区3。在第二沟槽16b内埋入有第二源电极12b。第二源电极12b与实施方式1同样地是层叠有NiSi电极15、第一TiN膜20、第一Ti膜21、第二TiN膜22、第二Ti膜33和Al合金膜29而成的多层膜。第二源电极12b的一部分从第二沟槽16b的上方向第二个第二保护膜25b侧突出。
在第二源电极12b的表面设置有第二镀膜14b。第二源电极12b的表面的、第二镀膜14b以外的部分被第一保护膜23覆盖。具体而言，以覆盖第二源电极12b的方式设置第一保护膜23，在第一保护膜23的开口部设置有第二镀膜14b。第二镀膜14b可以被第二个第二保护膜25b包围。第二镀膜14b可以设置于第二源电极12b的整个面，也可以选择性地例如仅设置于源极环区170的角部的第二源电极12b。另外，实施方式8的第二源电极12b的宽度可以与实施方式1～4的第二源电极12b的宽度是相同程度。
如图21所示，寿命控制区32设置于源极环区170的n型碳化硅外延层2与第一p+型基区3的界面处。换言之，寿命控制区32的第二源电极12b侧的表面设置于第一p+型基区3内，寿命控制区32的漏电极13侧的表面设置于n型碳化硅外延层2内。寿命控制区32的漏电极13侧的表面可以到达n+型碳化硅基板1。优选寿命控制区32的宽度比第二沟槽16b的宽度宽。
寿命控制区32是例如通过照射电子束、质子(H+)、氦(He)、铂(Pt)等而在晶体结构设有损伤的区域。通过设置寿命控制区32，能够缩短源极环区170中的载流子的寿命，能够减少从边缘终端区168向有源区150流入的空穴电流，能够进一步缓和电流向有源区150的集中。
另外，在实施方式8的碳化硅半导体装置中，示出了实施方式1的第一源电极12a与第二源电极12b没有通过短路电极500电连接的方式，但是也可以像实施方式2那样设置短路电极500。此时，俯视图与图9相同。另外，也可以像实施方式3那样在不设置隔断区域550的情况下设置短路电极500。此时，俯视图与图11相同。另外，也可以像实施方式4那样，在第一外部电极引脚26a、第二外部电极引脚26b上设置金属棒540(短路电极)。此时，俯视图与图13相同。
如上所述，根据实施方式8，通过在第二沟槽内设置第二源电极，从而能够增加第二源电极与p型区的接触面积，降低接触电阻。另外，在第二沟槽底部设置有寿命控制区。通过寿命控制区，能够缩短源极环区中的载流子的寿命，能够减少从边缘终端区流向有源区的空穴电流，能够进一步缓和电流向有源区端部的集中。进而，能够得到与实施方式1同样的效果。另外，通过设置与实施方式2～4相同的短路电极，能够得到与实施方式2～4相同的效果。
以上，本发明在不脱离本发明的主旨的范围内能够进行各种改变，在上述的各实施方式中，例如各部的尺寸、杂质浓度等根据所要求的规格等进行各种设定。另外，在上述的各实施方式中，以使用碳化硅作为宽带隙半导体的情况为例进行了说明，但是也能够适用于碳化硅以外的例如氮化镓(GaN)等宽带隙半导体。另外，在各实施方式中，将第一导电型设为n型，将第二导电型设为p型，但是本发明将第一导电型设为p型，将第二导电型设为n型也同样成立。
工业实用性
如上，本发明的半导体装置对逆变器等电力变换装置、各种工业用机械等的电源装置、汽车的点火器等中使用的功率半导体装置有用。

Claims (10)

1.一种半导体装置，其特征在于，具备：
有源区，其有主电流流通；
栅极环区，其包围所述有源区的周围；
环区，其包围所述栅极环区的周围；以及
终端区，其包围所述环区的周围，
所述有源区具有：
第一导电型的半导体基板；
第一导电型的第一半导体层，其设置于所述半导体基板的正面，且杂质浓度比所述半导体基板的杂质浓度低；
第二导电型的第二半导体层，其设置于所述第一半导体层的与所述半导体基板侧相反侧的表面；
第一导电型的第一半导体区，其选择性地设置于所述第二半导体层的与所述半导体基板侧相反侧的表面层；
栅极绝缘膜，其与所述第二半导体层接触；
第一栅电极，其设置于所述栅极绝缘膜的与所述第二半导体层接触的面相反侧的表面；
层间绝缘膜，其设置于所述第一栅电极上；
第一个第一电极，其设置于所述第二半导体层和所述第一半导体区的表面；以及
第二电极，其设置于所述半导体基板的背面，
所述环区具有：
所述半导体基板；
所述第一半导体层；
所述第二半导体层；
第二个第一电极，其设置于所述第二半导体层的表面；以及
第二导电型的第三半导体区，其以与所述第二半导体层接触的方式设置于所述第一半导体层的表面，且杂质浓度比所述第二半导体层的杂质浓度高，
在所述环区中，在所述第三半导体区的底面的与所述第二个第一电极对置的位置设置有第一导电型或第二导电型的第二半导体区。
2.根据权利要求1所述的半导体装置，其特征在于，所述环区还具有第二沟槽，所述第二沟槽贯穿所述第一半导体区和所述第二半导体层，并到达所述第三半导体区，
所述第二个第一电极设置于所述第二沟槽的内部。
3.根据权利要求1所述的半导体装置，其特征在于，所述第二半导体区在俯视时呈四边形，且边部也设置有角部。
4.一种半导体装置，其特征在于，具备：
有源区，其有主电流流通；
栅极环区，其包围所述有源区的周围；
环区，其包围所述栅极环区的周围；以及
终端区，其包围所述环区的周围，
所述有源区具有：
第一导电型的半导体基板；
第一导电型的第一半导体层，其设置于所述半导体基板的正面，且杂质浓度比所述半导体基板的杂质浓度低；
第二导电型的第二半导体层，其设置于所述第一半导体层的与所述半导体基板侧相反侧的表面；
第一导电型的第一半导体区，其选择性地设置于所述第二半导体层的与所述半导体基板侧相反侧的表面层；
栅极绝缘膜，其与所述第二半导体层接触；
第一栅电极，其设置于所述栅极绝缘膜的与所述第二半导体层接触的面相反侧的表面；
层间绝缘膜，其设置于所述第一栅电极上；
第一个第一电极，其设置于所述第二半导体层和所述第一半导体区的表面；以及
第二电极，其设置于所述半导体基板的背面，
所述环区具有：
所述半导体基板；
所述第一半导体层；
所述第二半导体层；
第二个第一电极，其设置于所述第二半导体层的表面；以及
第二导电型的第三半导体区，其以与所述第二半导体层接触的方式设置于所述第一半导体层的表面，且杂质浓度比所述第二半导体层的杂质浓度高，
在所述环区中，在与所述第二个第一电极对置的位置中由所述第一半导体层和所述第三半导体区构成的pn结处设置有寿命控制区。
5.根据权利要求4所述的半导体装置，其特征在于，所述寿命控制区的所述第二电极侧的面到达所述半导体基板。
6.根据权利要求4所述的半导体装置，其特征在于，所述环区还具有第二沟槽，所述第二沟槽贯穿所述第一半导体区和所述第二半导体层，并到达所述第三半导体区，
所述第二个第一电极设置于所述第二沟槽的内部。
7.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述有源区还具有：
第一沟槽，其贯穿所述第一半导体区和所述第二半导体层，并到达所述第一半导体层；以及
第二导电型的第四半导体区，其选择性地设置于所述第一半导体层的内部的在深度方向上与所述第一沟槽的底部对置的位置，
在相邻的所述第一沟槽间设置有所述第三半导体区，
所述第一栅电极隔着所述栅极绝缘膜设置于所述第一沟槽的内部。
8.根据权利要求1～7中任一项所述的半导体装置，其特征在于，所述环区还具有选择性地设置于所述第二个第一电极上的镀膜。
9.根据权利要求7所述的半导体装置，其特征在于，所述第二半导体区的底部比所述第四半导体区的底部深。
10.根据权利要求1～6中任一项所述的半导体装置，其特征在于，所述栅极环区具有：
所述半导体基板；
所述第一半导体层；
所述第二半导体层；
所述第三半导体区；
第一绝缘膜，其与所述第二半导体层接触；
第二栅电极，其设置于所述第一绝缘膜的与所述第二半导体层接触的面相反侧的表面；以及
栅极布线电极，其设置于所述第二栅电极上。
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