JP6649183B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失且つ高温動作可能な半導体デバイスを実現することができる。
炭化珪素を用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）には、通常の動作モードに加えて、逆導通状態と称される動作モードある。通常の動作モードでは、ドレイン電極がソース電極に対して、正にバイアスされドレイン電極からソース電極に向かって電流が流れる。一方、逆導通状態では、ドレイン電極がソース電極に対して負にバイアスされ、ソース電極からドレイン電極に向かって電流が流れる。逆導通状態では、ＭＯＳＦＥＴの内蔵ダイオードがオンすることにより電流が流れる。
ＭＯＳＦＥＴの内蔵ダイオードは、ｐｎ接合ダイオードである。逆導通状態では、ドリフト層にソース電極側から正孔が、ドレイン電極側から電子が注入される。ドリフト層に注入された正孔と電子の再結合エネルギーにより、ドリフト層内の転位から積層欠陥が成長する恐れがある。ドリフト層内に積層欠陥が成長すると、オン抵抗が増大する。この問題は、通電劣化と称される。通電劣化によりＭＯＳＦＥＴの信頼性が低下する。
特許４０６６９４６号公報
本発明が解決しようとする課題は、通電劣化の抑制を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、少なくとも一部が前記第１の電極と前記第２の電極との間に設けられた炭化珪素層と、前記炭化珪素層内に設けられたｎ型の第１の炭化珪素領域と、前記炭化珪素層内に設けられ、前記ｎ型の第１の炭化珪素領域と前記第１の電極との間に設けられ、第１の方向に伸長する複数のｐ型の第２の炭化珪素領域と、前記炭化珪素層内に設けられ、前記ｐ型の第２の炭化珪素領域と前記第１の電極との間に設けられ、前記ｎ型の第１の炭化珪素領域よりもｎ型不純物濃度が高く、前記第１の電極に電気的に接続された複数のｎ型の第３の炭化珪素領域と、前記複数のｐ型の第２の炭化珪素領域の内の隣り合う２つの前記ｐ型の第２の炭化珪素領域の間に設けられた前記ｎ型の第１の炭化珪素領域に接し、前記第１の方向に伸長し、第１の周期で設けられ、前記第１の電極に電気的に接続された複数の第１の導電層と、前記複数の第１の導電層の内の隣り合う２本の第１の導電層の間に設けられ、前記第１の方向に伸長するｎ（ｎ＝２、３、４、５）本の第１のゲート電極と、前記ｎ本の第１のゲート電極と前記ｎ型の第１の炭化珪素領域との間に設けられた複数の第１のゲート絶縁層と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式平面図。 第３の実施形態のゲートフィンガー領域の模式平面図。 第３の実施形態の半導体装置の模式断面図。 第３の実施形態のゲートフィンガー領域の模式平面図。 第３の実施形態のゲートフィンガー領域の模式断面図。 第３の実施形態の半導体装置の作用及び効果の説明図。 第３の実施形態の半導体装置の作用及び効果の説明図。 第３の実施形態の半導体装置の作用及び効果の説明図。 第３の実施形態の半導体装置の作用及び効果の説明図。 第３の実施形態の半導体装置の作用及び効果の説明図。 第３の実施形態の半導体装置の作用及び効果の説明図。 第４の実施形態のゲートフィンガー領域の模式平面図。 第４の実施形態のゲートフィンガー領域の模式平面図。 第５の実施形態のゲートフィンガー領域の模式平面図。 第５の実施形態のゲートフィンガー領域の模式平面図。 第６の実施形態のゲートフィンガー領域の模式平面図。 第６の実施形態のゲートフィンガー領域の模式平面図。 第６の実施形態のゲートフィンガー領域の模式断面図。 第７の実施形態のゲートフィンガー領域の模式平面図。 第７の実施形態のゲートフィンガー領域の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ等の距離は、例えば、ＳＣＭ像とＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）像との合成画像から求めることが可能である。
（第１の実施形態）
本実施形態の半導体装置は、第１の電極と、第２の電極と、少なくとも一部が第１の電極と第２の電極との間に設けられた炭化珪素層と、炭化珪素層内に設けられたｎ型の第１の炭化珪素領域と、炭化珪素層内に設けられ、ｎ型の第１の炭化珪素領域と第１の電極との間に設けられ、第１の方向に伸長する複数のｐ型の第２の炭化珪素領域と、炭化珪素層内に設けられ、ｐ型の第２の炭化珪素領域と第１の電極との間に設けられ、ｎ型の第１の炭化珪素領域よりもｎ型不純物濃度が高く、第１の電極に電気的に接続された複数のｎ型の第３の炭化珪素領域と、複数のｐ型の第２の炭化珪素領域内の隣り合う２つのｐ型の第２の炭化珪素領域の間に設けられたｎ型の第１の炭化珪素領域に接し、第１の方向に伸長し、第１の周期で設けられ、第１の電極に電気的に接続された複数の第１の導電層と、複数の第１の導電層の内の隣り合う２本の第１の導電層の間に設けられ、第１の方向に伸長するｎ（ｎ＝２、３、４、５）本の第１のゲート電極と、ｎ本の第１のゲート電極とｎ型の第１の炭化珪素領域との間に設けられた複数の第１のゲート絶縁層と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、炭化珪素を用いた電子をキャリアとするｎ型の縦型ＭＯＳＦＥＴ１００である。本実施形態のＭＯＳＦＥＴ１００は、チップ内にショットキーバリアダイオード（ＳＢＤ）を備える。
ＭＯＳＦＥＴ１００は、規則的に配置されるＭＯＳＦＥＴセル（ＭＣ）とＳＢＤセル（ＳＣ）を備える。以下、ｎ＝３の場合を例に説明する。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極（第１の電極）１２、ドレイン電極（第２の電極）１４、アノード電極（第１の導電層）１６、ＳＢＤ領域１７、ゲート電極（第１のゲート電極）１８、ゲート絶縁膜（第１のゲート絶縁層）２０、層間絶縁膜２２、ゲート接続層（ゲート層）３４を備える。
炭化珪素層１０内には、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域（ｎ型の第１の炭化珪素領域）２６、ｐ型のベース領域（ｐ型の第２の炭化珪素領域）２８、ｎ＋型のソース領域（ｎ型の第３の炭化珪素領域）３０、ｐ＋型のコンタクト領域（ｐ型の第４の炭化珪素領域）３２を備える。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。炭化珪素層１０の少なくとも一部は、ソース電極１２、ドレイン電極１４との間に設けられる。
炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面を表面、第２の面を裏面とも称する。なお、以下、「深さ」とは、第１の面を基準とする深さを意味する。
第１の面は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ｎ＋型のドレイン領域２４は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｎ−型のドリフト領域２６は、ドレイン領域２４上に設けられる。ドリフト領域２６は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２６のｎ型不純物の不純物濃度は、ドレイン領域２４のｎ型不純物の不純物濃度よりも低い。
ドリフト領域２６のｎ型不純物の不純物濃度は、例えば、４×１０１４ｃｍ−３以上６×１０１６ｃｍ−３以下である。ドリフト領域２６の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ｐ型のベース領域２８は、ドリフト領域２６とソース電極１２との間に設けられる。ベース領域２８は、ドリフト領域２６と炭化珪素層１０の表面との間に設けられる。ベース領域２８は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ｐ型のベース領域２８は、例えば、第２の方向に所定の第２の周期で設けられる。第２の周期は、隣り合う２本のアノード電極１６の間に設けられるゲート電極１８の本数をｎ本とした場合に、後述する第１の周期の１／（ｎ＋１）の第２の周期で設けられる。本実施形態では、ゲート電極１８の本数が３本であるため、第２の周期は第１の周期の１／４である。
ベース領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ベース領域２８のｐ型不純物の不純物濃度は、例えば、１×１０１７ｃｍ−３以上５×１０１７ｃｍ−３以下である。ベース領域２８の深さは、例えば、０．２μｍ以上０．６μｍ以下である。
ｎ＋型のソース領域３０は、ベース領域２８とソース電極１２との間に設けられる。ソース領域３０はベース領域２８と炭化珪素層１０の表面との間に設けられる。
ソース領域３０は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３０のｎ型不純物の不純物濃度は、ドリフト領域２６のｎ型不純物の不純物濃度よりも高い。
ソース領域３０のｎ型不純物の不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。ソース領域３０の深さはベース領域２８の深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。
ｐ＋型のコンタクト領域３２は、ベース領域２８とソース電極１２との間に設けられる。コンタクト領域３２は、ソース領域３０の間に設けられる。コンタクト領域３２のｐ型不純物の不純物濃度は、ベース領域２８のｐ型不純物の不純物濃度よりも高い。
コンタクト領域３２は、ソース電極１２のコンタクト抵抗を低減する機能を備える。
コンタクト領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。
図２は、本実施形態の半導体装置の模式平面図である。図２は、アノード電極１６とゲート電極１８との配置を示す。
アノード電極１６は、隣り合う２つのベース領域２８の間のドリフト領域２６に接して設けられる。アノード電極１６は、図２に示すように第１の方向に伸長する。アノード電極１６は、第１の方向と直交する第２の方向に、第１の周期で繰り返し設けられる。
アノード電極１６は、ＳＢＤのアノード電極として機能する。
アノード電極１６は、ｐ型不純物を含むｐ型の多結晶シリコンである。アノード電極１６は、例えば、ゲート電極１８と同一の材料で形成される。アノード電極１６は、例えば、ゲート電極１８と同時に形成される。なお、アノード電極１６は、ｎ型不純物を含むｎ型の多結晶シリコンであっても構わない。
アノード電極１６は、ゲート絶縁膜２０に設けられた開口部で、ドリフト領域２６に接する。アノード電極１６とドリフト領域２６とが接する部分が、ＳＢＤ領域１７である。
アノード電極１６と、ドリフト領域２６との間の接合は、ヘテロ接合である。ｐ型の多結晶シリコンとＳｉＣとの間の接合は、約１．５ｅＶのヘテロ接合障壁により、ショットキー接合と同様の電流・電圧特性を実現する。
アノード電極１６は、ソース電極１２に電気的に接続される。アノード電極１６は、層間絶縁膜２２に設けられた開口部（図２中の破線の四角）３６でソース電極１２と接する。
ゲート電極１８は、隣り合う２本のアノード電極１６の間に設けられる。本実施形態では、３本のゲート電極１８が、隣り合う２本のアノード電極１６の間に設けられる。なお、隣り合う２本のアノード電極１６の間に設けられるゲート電極１８の本数は、２本、４本、又は、５本であっても構わない。
図２に示すように、ゲート電極１８は、アノード電極１６同様、第１の方向に伸長する。ゲート電極１８の端部は、第２の方向に伸長するゲート接続層３４に接続される。なお、アノード電極１６はゲート接続層３４と分離され、ゲート電極１８と独立に電位が印加される。
本実施形態のゲート電極１８は、ｐ型不純物を含むｐ型の多結晶シリコンである。ゲート電極１８は、ｎ型不純物を含むｎ型の多結晶シリコンであっても構わない。
ゲート絶縁膜２０は、ゲート電極１８と、隣り合う２つのベース領域２８の間のドリフト領域２６との間に設けられる。また、ゲート絶縁膜２０は、ゲート電極１８と、上記隣り合う２つのベース領域２８との間に設けられる。
ゲート絶縁膜２０は、例えば、シリコン酸化膜である。ゲート絶縁膜２０には、例えば、Ｈｉｇｈ−ｋ絶縁膜（高誘電率絶縁膜）が適用可能である。
層間絶縁膜２２は、ゲート電極１８上に設けられる。層間絶縁膜２２は、例えば、シリコン酸化膜である。
ソース電極１２は、炭化珪素層１０の表面上に設けられる。ソース電極１２は、ソース領域３０、及び、コンタクト領域３２に接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、炭化珪素層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域２４に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
本実施形態のＭＯＳＦＥＴ１００では、ＭＯＳＦＥＴセル（ＭＣ）とＳＢＤセル（ＳＣ）とが、第２の方向に周期的に配置される。ＭＯＳＦＥＴセルは１本のゲート電極１８を含み、ＳＢＤセルは、１本のアノード電極１６を含む。
本実施形態では、ＭＯＳＦＥＴセル３個に対し、ＳＢＤセル１個が配置される。例えば、各セルの第２の方向の長さを４μｍとすると、全体で１６μｍの周期で、ＭＯＳＦＥＴセル３個とＳＢＤセル１個がチップ全体に配置されることになる。この場合、ＭＯＳＦＥＴ１００の第１の周期は１６μｍとなる。
以下、実施形態の半導体装置の作用及び効果について説明する。図３〜図８は、本実施形態の作用及び効果の説明図である。
まず、ＳＢＤセル（ＳＣ）を有しないＭＯＳＦＥＴ９００の動作について説明する。図３は、ＭＯＳＦＥＴ９００の模式断面図である。ＭＯＳＦＥＴ９００は、ＳＢＤセルを有しないこと以外は、ＭＯＳＦＥＴ１００と同様の構成を備える。
ドレイン電極１４がソース電極１２に対して正にバイアスされた時に、ドレイン電極１４とソース電極１２間の電流のオン・オフを制御することが、ＭＯＳＦＥＴ９００の主要動作である。
ゲート電極１８とソース電極１２の間に正の電圧を印加し、ベース領域２８とゲート絶縁膜２０の界面に電子を誘起すると、ソース領域３０とドリフト領域２６の間に電子チャネルが形成される。したがって、ドレイン電極１４とソース電極１２間に電流が流れ、ＭＯＳＦＥＴ９００はオン状態となる。
一方、ゲート電極１８とソース電極１２の間の電圧を下げ、ベース領域２８とゲート絶縁膜２０の界面に誘起された電子の濃度を減じると、ソース領域３０とドリフト領域２６の間の導通は遮断される、したがって、ＭＯＳＦＥＴ９００はオフ状態となる。
電流が遮断されると、空乏層がベース領域２８からドリフト領域２６へ延び、ドレイン電極１４とソース電極１２間の電圧差を支える。ドリフト領域２６の不純物濃度と厚みは所望の絶縁耐圧を保てるように設定されている。
以上がＭＯＳＦＥＴ９００の主要動作であるが、主要動作の他に逆導通状態と称される動作モードがある。逆導通状態は、ドレイン電極１４がソース電極１２に対して負にバイアスされた時の動作である。
ドレイン電極１４がソース電極１２に対して負にバイアスされると、ｐ型のベース領域２８がｎ型のドリフト領域２６に対して正にバイアスされたことになる。このため、ｐ型のベース領域２８とｎ型のドリフト領域２６の間のｐｎ接合ダイオードの立ち上がり電圧を超えると、ソース電極１２からドレイン電極１４に向かって電流が流れる。これが逆導通状態である。
ｐ型のベース領域２８とｎ型のドリフト領域２６の間に形成されるダイオードは内蔵ダイオードと称される。逆導通状態では、ベース領域２８から正孔が、ｎ＋型のドレイン領域２４から電子がそれぞれドリフト領域２６に注入され、ドリフト領域２６内で再結合する。
内蔵ダイオードの通電劣化は、逆導通状態の時に発生する。ドリフト領域２６中、乃至はその近傍領域にＳｉＣの（０００１）面に沿った転位が存在すると、再結合エネルギーを得た転位が分解し、（０００１）面内に積層欠陥が成長・拡大する。
通常、ＳｉＣ基板は＜０００１＞方向から低オフ角（例えば４°）で切り出されている。したがって、積層欠陥は通電方向に対しほぼ垂直な方位を持って拡張する。
積層欠陥の存在する部分では積層周期が乱れる。このため、禁止帯幅が変化し伝導電子に対する電位障壁が発生する。したがって、電流の経路に対し垂直な面状の電位障壁が出現するため、内蔵ダイオードへの通電と共に、抵抗が増加して行く。
この積層欠陥は、逆導通状態ばかりでなく、電流がドレインからソースへ流れる順方向状態においても電位障壁として働く。このため、順方向のオン抵抗も増加して行く。
特にチップ内に積層欠陥の元となるＳｉＣの（０００１）面に沿った転位が高密度に存在すると、内蔵ダイオードの通電と共にチップ内に占める積層欠陥の面積割合が増加して行く。このような状態になるとオン抵抗が非常に大きくなるため、最終的には回路が誤動作したり、素子の発熱量が大きくなって破壊したりするような重大な問題を引き起こしてしまう。
内蔵ダイオードの通電劣化の問題を解決する一つの方法として、ＳｉＣの結晶性を改善し、積層欠陥の元となる（０００１）面に沿った転位を排除することが考えられる。また、別の方法として、フォトルミネッセンス法などにより、積層欠陥の元となる（０００１）面に沿った転位の有無を確認し、有転位のチップを選別し、除去することが考えられる。いずれの方法も十分な解決には至っていない。
内蔵ダイオードの通電劣化の問題を解決する更に別の方法として、図４に示すように、ＳｉＣ−ＭＯＳＦＥＴのドレイン−ソース間にＳｉＣ−ＭＯＳＦＥＴと並列に外付けのダイオードを接続することが考えられる。図４には、内蔵ダイオードも示す。
外付けダイオードとしては、例えば、ＳｉＣ製のショットキー障壁ダイオード（ＳＢＤ）を用いる。ＳｉＣのｐｎ接合ダイオードのオン電圧は約２．５Ｖであるのに対し、ショットキー障壁ダイオードのオン電圧は約１Ｖと低くなっている。このため、逆導通電流は主に外付けＳＢＤを流れることになる。このような回路で、内蔵ダイオードに流れる電流を抑制できれば、ドリフト領域２６に正孔の注入は起こらず積層欠陥の拡張を防ぐことができる。
もっとも、内蔵ダイオードに流れる電流を十分抑制するためには、外付けＳＢＤのチップ面積が大きくなり、ＳｉＣ−ＭＯＳＦＥＴ単独で使用する場合に比べてコストが増大する恐れがある。また、外付けＳＢＤのチップ面積が大きくなり、スイッチング損失が増大する恐れがある。
本実施形態のＭＯＳＦＥＴ１００は、ＳｉＣ−ＭＯＳＦＥＴと同一チップ内に逆導通電流を流すためのＳＢＤセルを設けている。以下、本実施形態のＭＯＳＦＥＴ１００の動作について説明する。
本実施形態のアノード電極１６は、ｐ型の多結晶シリコンである。ｐ型の多結晶シリコンと、ｎ−型のドリフト領域２６のヘテロ接合ダイオードの立ち上がり電圧は約１．２Ｖである。これに対し、ｐ型のベース領域２８とｎ−型のドリフト領域２６のｐｎ接合ダイオードの立ち上がり電圧は約２．５Ｖである。
ヘテロ接合ダイオードとｐｎ接合ダイオードのアノード電位は、いずれもソース電極１２に接続され等しくなる。したがって、逆導通方向に電流を流した場合、先ず立ち上がり電圧が小さいＳＢＤセルのヘテロ接合ダイオードから電流が流れ始める。
ヘテロ接合ダイオードは、電子のみをキャリアとするユニポーラデバイスである。したがって、ヘテロ接合ダイオードに逆導通電流が流れても、バイポーラデバイスであるｐｎ接合ダイオードと異なり、キャリアの再結合エネルギーに起因する積層欠陥の成長・拡大は生じない。
図５は、本実施形態のＭＯＳＦＥＴ１００の逆導通状態の電流分布と電圧分布のシミュレーション結果を示す図である。シミュレーションで想定したＭＯＳＦＥＴの構造では、ＭＯＳＦＥＴセル３個に対し、ＳＢＤセル１個が配置される。各セルの第１の方向の長さ（長辺）が１．６ｍｍ、第２の方向の長さ（短辺）が４μｍである。第２の方向のベース領域２８の幅は２．５μｍ、第２の方向のベース領域２８の間隔は１．５μｍである。このセルを、例えば、１３６０個配置し、６×６ｍｍ２のチップが構成される。チップの順方向の定格電流は、例えば、１２０Ａ（アンペア）である。
図５では、図１の一点鎖線で囲まれた、第２の方向の長さが８μｍの領域の分布を示す。図５では、チップに定格電流と等しい１２０Ａの逆方向電流が流れた時のドリフト領域２６内の電流分布と電圧分布を示している。
図５では、電位の基準はソース電極１２においている。したがって、ドリフト領域２６内の電位は負の値を取っている。ＳＢＤ直下の電位はＳＢＤの立ち上がり電圧に等しい−１．２Ｖとなっている。
一方、ベース領域２８と接するドリフト領域２６の電圧は、ＳＢＤ中心から７．２５μｍ離れた点において最小値を取り、その値は−２．２３Ｖである。したがって、ｐｎ接合ダイオードの立ち上がり電圧（−２．５Ｖ）を越えないため、全電流がＳＢＤを流れることになる。したがって、ベース領域２８から正孔が、ドリフト領域２６に注入されることはない。
更に、電流を増して行き逆方向電流が１５０Ａに達すると、ベース領域２８と接するｎドリフト領域２６の電位がｐｎ接合の立ち上がり電圧２．５Ｖを超えｐｎ接合に電流が流れるようになる。
図６は、上記のＭＯＳＦＥＴセルとＳＢＤセルを有するチップサイズ６×６ｍｍ２のＳｉＣ−ＭＯＳＦＥＴの１７５℃における逆方向電流電圧特性を示す。このＭＯＳＦＥＴの定格電流は１２０Ａである。
逆方向電流はソース・ドレイン間電圧が１．２Ｖを超えると立ち上がり、電流が１５０Ａに達すると変曲し更に急激に電流が増加して行くような特性を示す。変曲点の電位は３．４Ｖである。
ソース・ドレイン間電圧が３．４Ｖ以上になると内蔵ダイオードのｐｎ接合に電流が流れる。このため、伝導度変調によってドリフト領域２６の抵抗が下がり、急激に電流が増加する。
本実施形態のＭＯＳＦＥＴ１００では、ＭＯＳＦＥＴセルの内蔵ダイオードの立ち上がり電圧２．５Ｖを大きく超える電圧が、ソース電極１２とドレイン電極１４間に印加されても、並列接続されたＳＢＤセルの影響により、内蔵ダイオードのｐｎ接合に電流が流れない。言い換えれば、ＭＯＳＦＥＴ１００の定格電流の範囲以下では、内蔵ダイオードのｐｎ接合に電流が流れることが抑制される。したがって、通電劣化が抑制される。よって、ＭＯＳＦＥＴ１００の信頼性が向上する。
また、本実施形態では、ＭＯＳＦＥＴセル３個に対し、ＳＢＤセル１個の割合である。このため、ＳＢＤセルを設けることによるチップ面積の増大割合は約３０％と小さい。したがって、ＭＯＳＦＥＴ１００の製造コストの増大が抑制される。
また、本実施形態のＭＯＳＦＥＴ１００は、通常のＭＯＳＦＥＴの製造プロセスに対し、追加するプロセスが、ゲート絶縁膜２０にアノード電極１６を形成のための開口部をあけるのみである。したがって、この観点からも、ＭＯＳＦＥＴ１００の製造コストの増大が抑制される。
また、本実施形態のＭＯＳＦＥＴ１００は、ＳＢＤセルとＭＯＳＦＥＴセルが同一のセルサイズを備える。また、すべてのベース領域２８が同一周期で配列できる。したがって、リソグラフィーやエッチング時の加工が安定し、微細化に適したＭＯＳＦＥＴ１００が実現できる。
また、本実施形態のＭＯＳＦＥＴ１００は、ベース領域２８に、すべてソース電極１２と低抵抗で接続するコンタクト領域３２が設けられている。このため、ＭＯＳＦＥＴ１００に印加される電圧が増加して、アバランシェ降伏した際に正孔が流入しても、ベース領域２８の電位上昇は抑えられる。したがって、二次降伏に入ることが防止でき、アバランシェ耐量に優れたＭＯＳＦＥＴ１００が実現できる。
また、本実施形態のＭＯＳＦＥＴ１００では、ドレイン・ソース間電圧が増すと、ｎ＋型のドレイン領域２４からＳＢＤセルのアノード電極１６へ向かう電気力線密度も増す。しかし、数Ｖ以上の電圧が印加されると、ベース領域２８からドリフト領域２６に延びた空乏層幅が、ベース領域２８の離間距離、例えば、１．５μｍに達し、電気力線の終端先はベース領域２８へ向かうようになる。この結果、ＳＢＤセルのアノード電極１６下部の電界強度の増加は緩やかになり、ドレイン・ソース間に高電圧が印加されても、ＳＢＤセル領域のリーク電流増加が抑えられる。
また、本実施形態のＭＯＳＦＥＴ１００では、逆導通方向に定格電流を大きく超えるような非常に大きなサージ電流が入った場合、図６に示したようにベース領域２８から正孔がドリフト領域２６に注入される。したがって、伝導度変調によりドリフト領域２６の電位降下が抑えられ、ＭＯＳＦＥＴ１００の熱破壊の発生が抑制される。よって、逆方向サージ電流耐量の大きなＭＯＳＦＥＴ１００が実現される。
なお、サージ電流印加時にベース領域２８から正孔がドリフト領域２６に注入されても、長時間注入されることは無い。したがって、積層欠陥の増殖によるオン抵抗の増加が起こることは無い。
本実施形態のＭＯＳＦＥＴ１００では、定格電流と等しい逆方向電流をＳＢＤセルで流すことが可能となる。その際、ソース・ドレイン間の電位降下は３．４Ｖと大きく発熱密度も高くなる。したがって、長時間逆方向電流をＳＢＤに流すことは素子温度の上昇と言う点では好ましくはない。
このような問題に対しては、逆方向に通電している期間にＭＯＳＦＥＴ１００のゲートをオンさせれば、ソース・ドレイン間の電位降下を抑えることができる。本実施形態のＭＯＳＦＥＴ１００では、定格電流を流した時のソース・ドレイン間電圧は、素子温度が１７５℃の時に１．７Ｖである。したがって、発熱密度は４３％に低減できる。
すなわち、本実施形態のＭＯＳＦＥＴ１００では誘導性負荷のようにゲートがオン状態の時に一定の負荷電流がドレイン電極１４からソース電極１２方向へ流れている状態から、ゲートをオフして電流がソースからドレインへ方向を転換する瞬間のみＳＢＤセルに電流を流す。そして、電流方向が転換した後は再びゲートをオンしてＭＯＳＦＥＴセルに逆方向の電流を流す。このような同期整流モードを適用すると、素子の発熱も抑制でき信頼性の高い動作が可能となる。
次に、ＭＯＳＦＥＴセルとＳＢＤセルとの適正な比率について考察する。言い換えれば、隣り合う２本のアノード電極１６の間に設けられるゲート電極１８の適正な本数ｎについて考察する。
まず、ＳｉＣ−ＭＯＳＦＥＴを主に適用すると考えられる６５０Ｖから３．３ｋＶまでの耐圧系における代表的なドリフト層の設計パラメータを表１に示す。
定格電流は、素子の熱抵抗や信頼性などを総合的に勘案して決定される。表１では、仮想的にドリフト領域２６の発熱密度が３６０Ｗ／ｃｍ２以下であることを条件に、６×６ｍｍ２の大きさのチップの定格電流を記載している。
ここで、チップの全面積に対する有効面積割合は８３％である。表１に示した定格電流密度Ｊ０はチップ面積を基準にして、およそ式（１）のように近似的に表現できる
ここでＢＶは耐圧系をｋＶ単位で表している。なお、この試算では素子温度は１７５℃とした。
図７は、ＭＯＳＦＥＴの内蔵ダイオードのｐｎ接合に電流が流れない臨界電流を、ｎの関数として計算した結果である。表１で示した各耐圧系の素子パラメータを用いた。そして、図１に示すような構造で、４μｍ幅のＭＯＳＦＥＴセルのゲート電極１８の本数をｎ本に対し、４μｍ幅のＳＢＤセルのアノード電極１６の本数を１本配置した場合の臨界電流を計算した。
ｎ＝１すなわちＭＯＳＦＥＴとＳＢＤが１：１の割合で配されている場合は、ｐｎ接合が動作する臨界電流は非常に大きくなる。しかし、定格電流に対しては明らかに過剰で、製造コストの増大やスイッチング損失の増大の観点からは好ましくないことが分かる。
定格電流の設定やフィンガーサイズの設定は、個々の設計条件に応じて変化し得るが、概ね式（１）で示した値の上下５０％の範囲が実用的と考えられる。したがって、図７に示した結果から、ｎ＝２以上からｎ＝５以下とすることが望ましい。
ｎが上記範囲を下回ると、製造コストやスイッチング損失が増大する恐れがある。また、ｎが上記範囲を上回ると、通電劣化が生じる恐れがある。
以上、本実施形態によれば、通電劣化を抑制し信頼性の向上を可能とするＭＯＳＦＥＴ１００が実現される。
（第２の実施形態）
本実施形態の半導体装置は、第１の導電層は第１の電極の一部である点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については、記述を省略する。
図８は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、炭化珪素を用いた電子をキャリアとするｎ型の縦型ＭＯＳＦＥＴ２００である。
図９は、本実施形態の半導体装置の模式平面図である。図９は、アノード電極１６とゲート電極１８との配置を示す。
アノード電極１６は、隣り合う２つのベース領域２８の間のドリフト領域２６に接して設けられる。アノード電極１６は、図９に示すように第１の方向に伸長する。アノード電極１６は、第１の方向と直交する第２の方向に、第１の周期で繰り返し設けられる。
アノード電極１６は、ソース電極１２の一部である。したがって、アノード電極１６は、ソース電極１２と同一の材料で形成される。
アノード電極１６は、金属を含む。アノード電極１６を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。アノード電極１６と、ドリフト領域２６との間の接合は、ショットキー接合である。
本実施形態のアノード電極１６は、ソース電極１２と同時に形成される。例えば、アノード電極１６が形成される領域には、ゲート電極１８の形成時に、ゲート電極１８の材料を除去しておく。そして、ソース電極１２のコンタクトホール形成時に、アノード電極１６用のコンタクトホールも形成する。
以上、本実施形態によれば、通電劣化を抑制し信頼性の向上を可能とするＭＯＳＦＥＴ２００が実現される。
（第３の実施形態）
本実施形態の半導体装置は、第１の電極に電気的に接続された第３の電極と、炭化珪素層内に設けられ、ｎ型の第１の炭化珪素領域と第３の電極との間に設けられ、第１の方向に伸長する複数のｐ型の第５の炭化珪素領域と、炭化珪素層内に設けられ、ｐ型の第５の炭化珪素領域と第３の電極との間に設けられ、ｎ型の第１の炭化珪素領域よりもｎ型不純物濃度が高く、第３の電極に電気的に接続された複数のｎ型の第６の炭化珪素領域と、複数のｐ型の第５の炭化珪素領域の内の隣り合う２つのｐ型の第５の炭化珪素領域の間に設けられたｎ型の第１の炭化珪素領域に接し、第１の方向に伸長し、第１の周期で設けられ、第３の電極に電気的に接続された複数の第２の導電層と、複数の第２の導電層の内の隣り合う２本の第２の導電層の間に設けられ、第１の方向に伸長するｎ（ｎ＝２、３、４、５）本の第２のゲート電極と、ｎ本の第２のゲート電極とｎ型の第１の炭化珪素領域との間に設けられた複数の第２のゲート絶縁層と、ｎ本の第１のゲート電極とｎ本の第２のゲート電極との間に設けられ、ｎ本の第１のゲート電極の端部と接続され、ｎ本の第２のゲート電極の端部に接続され、ｎ本の第１のゲート電極及びｎ本の第２のゲート電極よりも幅が広いゲート層と、ゲート層とｎ型の第１の炭化珪素領域との間に設けられ、第１のゲート絶縁層及び第２のゲート絶縁層よりも厚い絶縁層と、炭化珪素層内に設けられ、ｎ型の第１の炭化珪素領域と絶縁層との間に設けられ、隣り合う２本の第１の導電層の間に設けられたｐ型の第２の炭化珪素領域と接続され、隣り合う２本の第２の導電層の間に設けられたｐ型の第５の炭化珪素領域と接続されたｐ型の第７の炭化珪素領域とを、更に備える。そして、ｐ型の第７の炭化珪素領域の任意の位置と、隣り合う２本の第１の導電層のいずれか一方とｎ型の第１の炭化珪素領域とが接する部分との距離、又は、隣り合う２本の第２の導電層のいずれか一方とｎ型の第１の炭化珪素領域とが接する部分との距離が、第１の周期の６／（ｎ＋１）の半分未満である。特に、本実施形態では、ｐ型の第７の炭化珪素領域の任意の位置と、隣り合う２本の第１の導電層のいずれか一方とｎ型の第１の炭化珪素領域とが接する部分との距離、又は、隣り合う２本の第２の導電層のいずれか一方とｎ型の第１の炭化珪素領域とが接する部分との距離が、第１の周期の半分未満である。以下、第１の実施形態と重複する内容については記述を省略する。
図１０は、本実施形態の半導体装置の模式平面図である。本実施形態の半導体装置は、炭化珪素を用いた電子をキャリアとするｎ型の縦型ＭＯＳＦＥＴ３００である。図１０は、ＭＯＳＦＥＴ３００のチップの全体図である。
ＭＯＳＦＥＴ３００は、主要領域５０、ゲートパッド領域５２、ゲートフィンガー領域５４、終端領域５６を備える。
主要領域５０は、ＭＯＳＦＥＴセル及びＳＢＤセルが配置される領域である。ゲートパッド領域５２は、ＭＯＳＦＥＴセルのゲート電極に与えるゲート電圧信号を印加する領域である。ゲートフィンガー領域５４は、ゲート電圧信号をチップ全体のＭＯＳＦＥＴセルのゲート電極に伝達するための領域である。終端領域５６は、主要領域５０の端部での電界集中を抑制するための領域である。ゲートパッド領域５２、ゲートフィンガー領域５４、終端領域５６は、付帯領域である。
図１１は、本実施形態のゲートフィンガー領域の模式平面図である。図１０の枠線５８の部分の拡大図である。図１１は、ゲートフィンガー領域５４における、フィールド酸化膜、アノード電極、ゲート電極、ゲート接続層のパターンを示す。
ゲートフィンガー領域５４は、ゲート接続層（ゲート層）３４を間に挟んで、第１のセルブロックと第２のセルブロックとを有する。第１のセルブロックは、例えば、第１の実施形態の図１に示す構造を備える。
図１２は、本実施形態の半導体装置の模式断面図である。図１２は、図１１のＭＭ’断面である。図１２は、第２のセルブロックの模式断面図である。第２のセルブロックも第１のセルブロックと同様の構造を備える。
第２のセルブロックは、規則的に配置されるＭＯＳＦＥＴセル（ＭＣ）とＳＢＤセル（ＳＣ）を備える。以下、ｎ＝３の場合を例に説明する。
第２のセルブロックは、炭化珪素層１０、ソース電極（第３の電極）６２、ドレイン電極（第２の電極）１４、アノード電極（第２の導電層）６６、ＳＢＤ領域６７、ゲート電極（第２のゲート電極）６８、ゲート絶縁膜（第２のゲート絶縁層）７０、層間絶縁膜２２、ゲート接続層（ゲート層）３４を備える。
炭化珪素層１０内には、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域（ｎ型の第１の炭化珪素領域）２６、ｐ型のベース領域（ｐ型の第５の炭化珪素領域）７８、ｎ＋型のソース領域（ｎ型の第６の炭化珪素領域）８０、ｐ＋型のコンタクト領域８２を備える。
ゲート接続層３４は、３本のゲート電極１８と３本のゲート電極６８との間に設けられる。ゲート接続層３４には、３本のゲート電極１８の端部が接続される。また、ゲート接続層３４には、３本のゲート電極６８の端部が接続される。ゲート接続層３４は、第２の方向に分断されている。
ゲート接続層３４は、例えば、ｐ型不純物を含むｐ型の多結晶シリコンである。ゲート接続層３４は、ゲート電極１８、６８と同一の材料で形成される。ゲート接続層３４は、ゲート電極１８、６８と同時に形成される。ゲート接続層３４は、ゲート電極１８及びゲート電極６８よりも幅が広い。
ゲート接続層３４とドリフト領域２６との間には、フィールド酸化膜（絶縁層）８１が設けられる。フィールド酸化膜８１は、第２の方向に分断されている。
フィールド酸化膜８１は、ゲート絶縁膜２０、７０よりも膜厚が厚い。フィールド酸化膜８１は、例えば、シリコン酸化膜である。
アノード電極１６とアノード電極６６とは接続されている。アノード電極１６、６６とドリフト領域２６との間には、フィールド酸化膜８１が設けられない。
図１３は、本実施形態のゲートフィンガー領域の模式平面図である。図１１と同じ領域を示している。図１３は、ゲートフィンガー領域５４における、ｐ型の炭化珪素領域と、ＳＢＤ領域のパターンを示す。
ＭＯＳＦＥＴ３００は、ｐ型領域（ｐ型の第７の炭化珪素領域）８４を有する。ｐ型領域８４は、炭化珪素層１０内に設けられる。ｐ型領域８４は、ドリフト領域２６とフィールド酸化膜８１との間に設けられる。
ｐ型領域８４は、隣り合う２本のアノード電極１６の間に設けられた４本のベース領域２８に接続される。また、ｐ型領域８４は、隣り合う２本のアノード電極６６の間に設けられた４本のベース領域７８に接続される。
ｐ型領域８４は、ベース領域２８及びベース領域７８と略同一のｐ型不純物濃度及び深さを有する。ｐ型領域８４は、ベース領域２８及びベース領域７８と同時に形成される。
ｐ型領域８４は、第２の方向に分断されている。ＳＢＤ領域１７とＳＢＤ領域６７とは接続され、分断されたｐ型領域８４の間に位置する。
ｐ型領域８４の任意の位置と、隣り合う２本のアノード電極１６のいずれか一方とドリフト領域２６とが接する部分との距離、又は、隣り合うアノード電極６６のいずれか一方とドリフト領域２６とが接する部分との距離が、第１の周期の６／（ｎ＋１）の半分未満である。言い換えれば、ｐ型領域８４の任意の位置と、ＳＢＤ領域１７又はＳＢＤ領域６７との距離が、第１の周期の６／（ｎ＋１）の半分未満である。例えば、ｎ＝３の場合、ｐ型領域８４の任意の位置と、ＳＢＤ領域１７又はＳＢＤ領域６７との距離が、第１の周期の３／２の半分未満である。
ｐ型領域８４の任意の位置と、ＳＢＤ領域１７又はＳＢＤ領域６７との距離は、第１の周期の半分未満であることが望ましい。
図１４は、本実施形態のゲートフィンガー領域の模式断面図である。図１４は、図１１及び図１３のＡＡ’断面である。
第２の方向に分断されているゲート接続層３４は、ゲート金属配線８６によって、電気的に接続されている。ゲート金属配線８６は、例えば、ソース電極１２、６２と同一の材料で形成される。ゲート金属配線８６は、例えば、ソース電極１２、６２と同時に形成される。
次に、本実施形態の作用及び効果について説明する。図１５〜図２０は、本実施形態の作用及び効果の説明図である。
最初に、ＳＢＤセルを有しない図３のＭＯＳＦＥＴ９００を例に、ゲートフィンガー領域の構造及び機能について説明する。
図１５、図１６は、ＳＢＤセルを有しない場合のゲートフィンガー領域の模式平面図である。図１５は、ゲートフィンガー領域における、フィールド酸化膜、アノード電極、ゲート電極、ゲート接続層のパターンを示す。図１６は、ゲートフィンガー領域における、ｐ型の炭化珪素領域のパターンを示す。
ゲートフィンガー領域では、ゲート接続層（ゲート層）３４を間に挟んで、第１のセルブロックと第２のセルブロックとを有する。第１のセルブロック及び第２のセルブロックは、例えば、図３に示すＳＢＤセルを有しない構造を備える。
ゲートフィンガー領域は、ゲート接続層３４の上に低抵抗の金属電極（図示せず）を配した構造を備える。ゲート電極１８と同一の材料で形成されるゲート接続層３４の面抵抗は通常数十オーム□程度と比較的大きい。このため、ゲート信号をゲート電極１８からチップ全体に高速に伝達することは困難である。
このため、ゲート接続層３４に接続される指状の金属配線をチップ全体に施し、ゲート信号を高速にチップ全体に伝達することが行われる。通常、この金属配線はソース電極１２と同一の金属材料で形成される。
ソース電極１２には大電流を流すために、ＭＯＳＦＥＴセル直上にボンディングなどで外部と接続する金属接合を形成する。このため、数μｍ以上の厚みを持つアルミニウム層などが用いられる。
このような厚い金属層のエッチング加工では、厚みと同等以上の大きさのサイドエッチングが避けられない。そのため製造マージンを加味すると、ゲートフィンガー領域の幅は、数十μｍ程度は確保することが望ましい。
例えば、図１５に示すゲート接続層３４の第１の方向の幅（図中“Ｗ１”）が、６０μｍである。ゲート接続層３４の両側から、ＭＯＳＦＥＴセルが配置されている主要領域５０に向けて、ゲート電極１８が第１の方向に伸長している。
図１６に示すように、幅の広いゲート接続層３４の下部には、ｐ型領域８４が設けられる。ｐ型領域８４は、ドレイン電極１４側から延びた高電界をゲート接続層３４及びフィールド酸化膜８１から遮蔽するために、設けられる。
したがって、ゲートフィンガー領域には、幅広のｐ型領域８４とドリフト領域２６からなるｐｎ接合が存在する。例えば、図１６に示すｐ型領域８４の幅（図中“Ｗ２”）は、ゲート接続層３４を完全に覆う観点から７０μｍである。
次に、図１５、図１６に示すゲートフィンガー領域の構造を、例えば、第１の実施形態のＳＢＤセルを備えるＭＯＳＦＥＴ１００に適用する場合の問題点について説明する。
図１７、図１８は、ＳＢＤセルを有する場合のゲートフィンガー領域の模式平面図である。図１７は、ゲートフィンガー領域における、フィールド酸化膜、アノード電極、ゲート電極、ゲート接続層のパターンを示す。図１８は、ゲートフィンガー領域における、ｐ型の炭化珪素領域、ＳＢＤ領域のパターンを示す。
図１７に示されるように、アノード電極１６とアノード電極６６は、ゲート接続層３４を間に挟んで、分断される。このため、図１８に示されるように、ＳＢＤ領域１７とＳＢＤ領域６７も分断される。
例えば、Ｗ２＝７０μｍであるとすると、ＳＢＤ領域１７、６７からｐ型領域８４の中央部の点Ｘまでの距離は、少なくとも３５μｍ以上と極めて大きくなる。このため、ｐ型領域８４とドリフト領域２６とで形成されるｐｎ接合ダイオードは、並列接続されたＳＢＤセルの影響をほとんど受けないことになる。
したがって、ｐ型領域８４とドリフト領域２６とで形成されるｐｎ接合ダイオードは、図１９に点線で示すように、約２．５Ｖのオン電圧で電流が流れることになる。主要領域５０では、図１９に実線で示すように、ベース領域２８からドリフト領域２６への正孔の注入は、３．４Ｖまで起こらない設定となっている。しかしながら、図１７、図１８の構造では、ソース・ドレイン間電圧が２．５Ｖを超えるとゲートフィンガー領域のｐｎ接合においてドリフト領域２６への正孔の注入が始まってしまい、通電劣化が生じる恐れがある。
このため、主要領域５０以外にゲートフィンガー領域５４等の付帯領域のｐｎ接合部にもＳＢＤ領域を所定の間隔で配置し、付帯領域のｐｎ接合部からのドリフト領域２６への正孔注入を抑えることが望ましい。
本実施形態では、ｐ型領域８４は、第２の方向に分断されている。ＳＢＤ領域１７とＳＢＤ領域６７とは接続され、分断されたｐ型領域８４の間に位置する。
このため、図２０に示すように、ＳＢＤ領域１７、６７から点Ｘまでの距離（図２０中の“ｄ”）が短くなる。例えば、ベース領域２８の幅を２．５μｍ、間隔を１．５μｍとすると、Ｗ２＝７０μｍであったとしても、距離ｄは、７．２５μｍ以下となる。したがって、ｐ型領域８４とドリフト領域２６とで形成されるｐｎ接合ダイオードに電流が流れることが抑制される。
主要領域５０における、ＳＢＤセルとＭＯＳＦＥＴセルの組み合わせの繰り返し周期が第１の周期である。主要領域５０では、第１の周期に対し、ＳＢＤ領域１７からベース領域２８までの最大距離は、第１の周期の半分未満である。
第１の実施形態で説明したように、ＳＢＤセル１個に対しＭＯＳＦＥＴセルをｎ個配置する場合、通電劣化を抑制する観点からは、ｎが５以下であることが望ましい。主要領域５０のｎに関わらず、少なくとも、付帯領域では、ＳＢＤ領域からｐｎ接合までの距離がｎ＝５の場合の主要領域５０でのＳＢＤ領域からｐｎ接合までの距離を超えないことが望ましい。
ｎを関数として、ｎ＝５に相当する第１の周期は、主要領域の第１の周期の６／（ｎ＋１）である。したがって、付帯領域のＳＢＤ領域からｐｎ接合までの距離は、第１の周期の６／（ｎ＋１）の半分未満であることが望ましい。
また、ＳＢＤ領域からｐｎ接合までの距離を主要領域５０と同等にする観点から、付帯領域のＳＢＤ領域からｐｎ接合までの距離は、第１の周期の半分未満であることがより望ましい。
本実施形態では、ベース領域２８の幅を２．５μｍ、間隔を１．５μｍとすると、第１の周期の６／（ｎ＋１）の半分は、ｎ＝３であるため、１２μｍとなる。また、第１の周期の半分は、８μｍとなる。距離ｄは７．２５μｍ以下であるため、第１の周期の６／（ｎ＋１）の半分未満、第１の周期の半分未満のいずれも充足することになる。
本実施形態によれば、主要領域５０に加え、付帯領域であるゲートフィンガー領域５４のｐｎ接合ダイオードに電流が流れることを抑制する。したがって、第１の実施形態よりも、更に、通電劣化を抑制し信頼性を向上させることが可能となる。
（第４の実施形態）
本実施形態の半導体装置は、ゲートフィンガー領域の構造が第３の実施形態と異なる。第３の実施形態と重複する内容については、記述を省略する。
図２１、図２２は、本実施形態のゲートフィンガー領域の模式平面図である。図２１は、ゲートフィンガー領域における、フィールド酸化膜、アノード電極、ゲート電極、ゲート接続層のパターンを示す。図２２は、ゲートフィンガー領域における、ｐ型の炭化珪素領域、ＳＢＤ領域のパターンを示す。
本実施形態では、ゲート接続層３４及びｐ型領域８４は、第２の方向に対して分断せず、ゲート接続層３４の第１の方向の幅（図２１中の“Ｗ１”）及びｐ型領域８４の第１の方向の幅（図２２中の“Ｗ２”）を狭める。これにより、ＳＢＤ領域１７、６７から点Ｘまでの距離（図２２中の“ｄ”）が短くなる。
例えば、ベース領域２８の幅を２．５μｍ、間隔を１．５μｍ、Ｗ１＝３μｍとすると、ＳＢＤ領域１７、６７から点Ｘまでの距離ｄは、８．３μｍ以下となる。
本実施形態では、ベース領域２８の幅を２．５μｍ、間隔を１．５μｍとすると、第１の周期の６／（ｎ＋１）の半分は、ｎ＝３であるため、１２μｍとなる。また、第１の周期の半分は、８μｍとなる。したがって、第１の周期の６／（ｎ＋１）の半分未満は充足するが、第１の周期の半分未満は充足しないことになる。
本実施形態によれば、第３の実施形態同様、主要領域５０に加え、付帯領域であるゲートフィンガー領域５４のｐｎ接合ダイオードに電流が流れることを抑制する。したがって、第１の実施形態よりも、更に、通電劣化を抑制し信頼性を向上させることが可能となる。
（第５の実施形態）
本実施形態の半導体装置は、ゲートフィンガー領域の構造が第３及び第４の実施形態と異なる。第３及び第４の実施形態と重複する内容については、記述を省略する。
図２３、図２４は、本実施形態のゲートフィンガー領域の模式平面図である。図２３は、ゲートフィンガー領域における、フィールド酸化膜、アノード電極、ゲート電極、ゲート接続層のパターンを示す。図２４は、ゲートフィンガー領域における、ｐ型の炭化珪素領域、ＳＢＤ領域のパターンを示す。
本実施形態では、第１のセルブロックと第２のセルブロックとの間で、アノード電極１６とアノード電極６６を半周期ずらして配置する。これにより、ＳＢＤ領域１７、６７から点Ｘまでの距離（図２４中の“ｄ”）が短くなる。
例えば、ベース領域２８の幅を２．５μｍ、間隔を１．５μｍ、Ｗ１＝３μｍとすると、ＳＢＤ領域１７、６７から点Ｘまでの距離ｄは、７．６μｍ以下となる。
本実施形態では、ベース領域２８の幅を２．５μｍ、間隔を１．５μｍとすると、第１の周期の６／（ｎ＋１）の半分は、ｎ＝３であるため、１２μｍとなる。また、第１の周期の半分は、８μｍとなる。したがって、第１の周期の６／（ｎ＋１）の半分未満、第１の周期の半分未満のいずれも充足することになる。
本実施形態によれば、第３及び第４の実施形態同様、主要領域５０に加え、付帯領域であるゲートフィンガー領域５４のｐｎ接合ダイオードに電流が流れることを抑制する。したがって、第１の実施形態よりも、更に、通電劣化を抑制し信頼性を向上させることが可能となる。
（第６の実施形態）
本実施形態の半導体装置は、第１の実施形態に対し、第１の電極に電気的に接続された第３の電極と、炭化珪素層内に設けられ、ｎ型の第１の炭化珪素領域と第３の電極との間に設けられ、第１の方向に伸長する複数のｐ型の第５の炭化珪素領域と、炭化珪素層内に設けられ、ｐ型の第５の炭化珪素領域と第３の電極との間に設けられ、ｎ型の第１の炭化珪素領域よりもｎ型不純物濃度が高く、第３の電極に電気的に接続された複数のｎ型の第６の炭化珪素領域と、複数のｐ型の第５の炭化珪素領域の内の隣り合う２つのｐ型の第５の炭化珪素領域の間に設けられたｎ型の第１の炭化珪素領域に接し、第１の方向に伸長し、第１の周期で設けられ、第３の電極に電気的に接続された複数の第２の導電層と、複数の第２の導電層の内の隣り合う２本の第２の導電層の間に設けられ、第１の方向に伸長するｎ（ｎ＝２、３、４、５）本の第２のゲート電極と、第２のゲート電極とｎ型の第１の炭化珪素領域との間に設けられた複数の第２のゲート絶縁層と、ｎ本の第１のゲート電極とｎ本の第２のゲート電極との間に設けられ、ｎ本の第１のゲート電極の端部と接続され、ｎ本の第２のゲート電極の端部に接続され、第１のゲート電極及び第２のゲート電極よりも幅が広いゲート層と、ゲート層とｎ型の第１の炭化珪素領域との間に設けられ、第１のゲート絶縁層及び第２のゲート絶縁層よりも厚い絶縁層と、炭化珪素層内に設けられ、ｎ型の第１の炭化珪素領域と絶縁層との間に設けられ、隣り合う２本の第１の導電層の間に設けられたｐ型の第２の炭化珪素領域と接続され、隣り合う２本の第２の導電層の間に設けられたｐ型の第５の炭化珪素領域と接続され、ｐ型の第２の炭化珪素領域及びｐ型の第５の炭化珪素領域よりもｐ型不純物濃度の低いｐ型の第８の炭化珪素領域と、を更に備える。第１及び第３の実施形態と重複する内容については記述を省略する。
図２５、図２６は、本実施形態のゲートフィンガー領域の模式平面図である。図２５は、ゲートフィンガー領域における、フィールド酸化膜、アノード電極、ゲート電極、ゲート接続層のパターンを示す。図２６は、ゲートフィンガー領域における、ｐ型の炭化珪素領域、ＳＢＤ領域のパターンを示す。
ゲートフィンガー領域５４では、ゲート接続層（ゲート層）３４を間に挟んで、第１のセルブロックと第２のセルブロックとを有する。第１のセルブロックは、例えば、第１の実施形態の図１に示す構造を備える。第２のセルブロックは、例えば、第３の実施形態の図１２に示す構造を備える。
なお、第１のセルブロック及び第２のセルブロックとして、例えば、第２の実施形態の図８に示す構造を適用することも可能である。
図２７は、本実施形態のゲートフィンガー領域の模式断面図である。図２７は、図２５及び図２６のＢＢ’断面である。
本実施形態は、ｐ−型領域（ｐ型の第８の炭化珪素領域）８８を備える。ｐ−型領域８８は、炭化珪素層１０内に設けられる。ｐ−型領域８８は、ドリフト領域２６とフィールド酸化膜８１との間に設けられる。
ｐ−型領域８８は、隣り合う２本のアノード電極１６の間に設けられた４本のベース領域２８に接続される。また、ｐ−型領域８８は、隣り合う２本のアノード電極６６の間に設けられた４本のベース領域７８に接続される。
ｐ−型領域８８のｐ型不純物濃度は、ベース領域２８及びベース領域７８のｐ型不純物濃度よりも薄い。ｐ−型領域８８のｐ型不純物濃度は、ベース領域２８及びベース領域７８のｐ型不純物濃度よりも、例えば、一桁以上薄い。ｐ−型領域８８のｐ型不純物濃度は、例えば、１×１０１６ｃｍ−３以上５×１０１６ｃｍ−３以下である。
また、例えば、ｐ−型領域８８は、ベース領域２８及びベース領域７８よりも浅い。ベース領域２８の深さは、例えば、０．１μｍ以上０．３μｍ以下である。
フィールド酸化膜８１の下には、ベース領域２８及びベース領域７８は延伸されない。このため、ドレイン・ソース間の電位を増した時に、ゲートフィンガー領域５４近傍のセルのベース領域２８、７８端部に電界が集中し、耐圧劣化が生じる恐れがある。
本実施形態では、これを防止するため、低濃度のｐ型にドーピングされたｐ−型領域８８をゲートフィンガー領域５４近傍のセルのベース領域２８、７８端部からフィールド酸化膜８１の下まで延伸している。
このようにすることで、ドレイン・ソース間に印加される逆バイアスを増加した時に、ドレイン領域２４からベース領域２８、７８に至る電気力線の終端先は、ｐ−型領域８８に分散し、セルのベース領域２８、７８端部に集中することが避けられる。
この低濃度のｐ−型領域８８は、例えば、チップ周辺の終端領域５６（図１０）を形成する工程で同時に形成できる。したがって、チップ製造工程の増加を伴わずに実現可能である。
また、ドレイン・ソース間接合に順バイアスが印加された場合でも、この低濃度のｐ−型領域８８は抵抗が非常に大きいので電流はほとんど流れない。したがって、ドリフト領域２６への正孔注入もほとんど行われず、積層欠陥の拡張による信頼性問題を回避することができる。
本実施形態によれば、主要領域５０に加え、付帯領域であるゲートフィンガー領域５４のｐｎ接合ダイオードに電流が流れることを抑制する。したがって、第１の実施形態よりも、更に、通電劣化を抑制し信頼性を向上させることが可能となる。
（第７の実施形態）
本実施形態の半導体装置は、第１の実施形態に対し、第１の電極に電気的に接続された第３の電極と、炭化珪素層内に設けられ、ｎ型の第１の炭化珪素領域と第３の電極との間に設けられ、第１の方向に伸長する複数のｐ型の第５の炭化珪素領域と、炭化珪素層内に設けられ、ｐ型の第５の炭化珪素領域と第３の電極との間に設けられ、ｎ型の第１の炭化珪素領域よりもｎ型不純物濃度が高く、第３の電極に電気的に接続された複数のｎ型の第６の炭化珪素領域と、複数のｐ型の第５の炭化珪素領域の内の隣り合う２つのｐ型の第５の炭化珪素領域の間に設けられたｎ型の第１の炭化珪素領域に接し、第１の方向に伸長し、第１の周期で設けられ、第３の電極に電気的に接続された複数の第２の導電層と、複数の第２の導電層の内の隣り合う２本の第２の導電層の間に設けられ、第１の方向に伸長するｎ（ｎ＝２、３、４、５）本の第２のゲート電極と、第２のゲート電極とｎ型の第１の炭化珪素領域との間に設けられた複数の第２のゲート絶縁層と、ｎ本の第１のゲート電極とｎ本の第２のゲート電極との間に設けられ、ｎ本の第１のゲート電極の端部と接続され、ｎ本の第２のゲート電極の端部に接続され、ｎ本の第１のゲート電極及びｎ本の第２のゲート電極よりも幅が広いゲート層と、ゲート層とｎ型の第１の炭化珪素領域との間に設けられ、第１のゲート絶縁層及び第２のゲート絶縁層よりも厚い絶縁層と、炭化珪素層内に設けられ、ｎ型の第１の炭化珪素領域と絶縁層との間に設けられ、ｐ型の第２の炭化珪素領域とｐ型の第５の炭化珪素領域との間に設けられ、ｐ型の第２の炭化珪素領域及びｐ型の第５の炭化珪素領域と離間するｐ型の第９の炭化珪素領域と、を更に備える。以下、第１及び第３の実施形態と重複する内容については記述を省略する。
図２８は、本実施形態のゲートフィンガー領域の模式平面図である。図２８は、ゲートフィンガー領域における、ｐ型の炭化珪素領域、ＳＢＤ領域のパターンを示す。
ゲートフィンガー領域５４では、ゲート接続層（ゲート層）３４を間に挟んで、第１のセルブロックと第２のセルブロックとを有する。第１のセルブロックは、例えば、第１の実施形態の図１に示す構造を備える。第２のセルブロックは、例えば、第３の実施形態の図１２に示す構造を備える。
なお、第１のセルブロック及び第２のセルブロックとして、例えば、第２の実施形態の図８に示す構造を適用することも可能である。
図２９は、本実施形態のゲートフィンガー領域の模式断面図である。図２９は、図２８のＣＣ’断面である。
本実施形態は、ｐ型領域（第９の炭化珪素領域）９０を備える。ｐ型領域９０は、炭化珪素層１０内に設けられる。ｐ型領域９０は、ドリフト領域２６とフィールド酸化膜８１との間に設けられる。
ｐ型領域９０は、ベース領域２８とベース領域７８との間に設けられる。また、ｐ型領域９０とベース領域２８は離間している。また、ｐ型領域９０とベース領域７８は離間している。
ｐ型領域９０は、ベース領域２８及びベース領域７８と略同一のｐ型不純物濃度及び深さを有する。ｐ型領域９０は、ベース領域２８及びベース領域７８と同時に形成される。
ｐ型領域９０は、ソース電極１２、ソース電極６２のいずれにも電気的に接続されない。ｐ型領域９０は、電位が固定されないフローティング状態である。
ｐ型領域９０は、ソース電極１２、６２との接続がされない。したがって、ドレイン・ソース間に順バイアスが印加されてもゲートフィンガー領域５４の下部のドリフト領域２６に正孔が注入されることはない。
一方、ドレイン・ソース間に逆バイアスが印加された時は、ｐ型領域９０とＭＯＳＦＥＴのセル部のベース領域２８、７８と間の距離が小さければ、ｐ型領域９０の電位はＭＯＳＦＥＴのセル部のベース領域２８、７８の電位と略等しくなる。したがって、電気力線の終端先はゲートフィンガー領域５４の下部でも概略均一となり、電界集中による耐圧低下などの不具合発生を回避できる。
電界集中を緩和させる観点から、ｐ型領域９０とベース領域２８の距離が、隣り合うベース領域２８間の距離以下であり、ｐ型領域９０とベース領域７８の距離が、隣り合うベース領域７８間の距離以下であることが望ましい。
本実施形態によれば、主要領域５０に加え、付帯領域であるゲートフィンガー領域５４のｐｎ接合ダイオードに電流が流れることを抑制する。したがって、第１の実施形態よりも、更に、通電劣化を抑制し信頼性を向上させることが可能となる。
第３乃至第７の実施形態では、付帯領域としてゲートフィンガー領域５４を例に説明した。ｐ型のベース領域２８、７８とｎ−型のドリフト領域２６からなるｐｎ接合を有する終端領域５６やゲートパッド領域５２等、その他の付帯領域においても、ｐｎ接合領域の分割又はｐｎ接合領域に切れ込みを施し、そのｐｎ接合領域の分割境界又は切れ込み領域にドリフト領域２６との間でショットキー接合を形成する電極材料を配置し、そのショットキー接合材料をソース電極１２、６２に接続し、付帯領域のｐｎ接合に並列に接続するショットキー接合を近接して設け、ｐｎ接合がオン状態に入る電流と電圧の閾値を上昇させることができる。また、必要に応じて、付帯領域上に絶縁膜を介してアルミニウム配線層を設け、必要に応じて絶縁膜に開口部を設けそのアルミニウム電極と付帯領域の所定部分の電気的接続を確保することで付帯領域の機能を保つことができる。
第１乃至第７の実施形態では、ＳｉＣの結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。
第１乃至第７の実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ アノード電極（第１の導電層）
１８ ゲート電極（第１のゲート電極）
２０ ゲート絶縁膜（第１のゲート絶縁層）
２６ ｎ−型のドリフト領域（第１の炭化珪素領域）
２８ ｐ型のベース領域（ｐ型の第２の炭化珪素領域）
３０ ｎ＋型のソース領域（ｎ型の第３の炭化珪素領域）
３２ ｐ＋型のコンタクト領域（ｐ型の第４の炭化珪素領域）
３４ ゲート接続層（ゲート層）
６２ ソース電極（第３の電極）
６６ アノード電極（第２の導電層）
６８ ゲート電極（第２のゲート電極）
７０ ゲート絶縁膜（第２のゲート絶縁層）
７８ ｐ型のベース領域（ｐ型の第５の炭化珪素領域）
８０ ｎ＋型のソース領域（ｎ型の第６の炭化珪素領域）
８１ フィールド酸化膜（絶縁層）
８４ ｐ型領域（ｐ型の第７の炭化珪素領域）
８８ ｐ−型領域（ｐ型の第８の炭化珪素領域）
９０ ｐ型領域（ｐ型の第９の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）

Claims (5)

  1. 第１の電極と、
    第２の電極と、
    少なくとも一部が前記第１の電極と前記第２の電極との間に設けられた炭化珪素層と、
    前記炭化珪素層内に設けられたｎ型の第１の炭化珪素領域と、
    前記炭化珪素層内に設けられ、前記ｎ型の第１の炭化珪素領域と前記第１の電極との間に設けられ、第１の方向に伸長する複数のｐ型の第２の炭化珪素領域と、
    前記炭化珪素層内に設けられ、前記ｐ型の第２の炭化珪素領域と前記第１の電極との間に設けられ、前記ｎ型の第１の炭化珪素領域よりもｎ型不純物濃度が高く、前記第１の電極に電気的に接続された複数のｎ型の第３の炭化珪素領域と、
    前記複数のｐ型の第２の炭化珪素領域の内の隣り合う２つの前記ｐ型の第２の炭化珪素領域の間に設けられた前記ｎ型の第１の炭化珪素領域に接し、前記第１の方向に伸長し、第１の周期で設けられ、前記第１の電極に電気的に接続された複数の第１の導電層と、
    前記複数の第１の導電層の内の隣り合う２本の第１の導電層の間に設けられ、前記第１の方向に伸長するｎ（ｎ＝２、３、４、５）本の第１のゲート電極と、
    前記ｎ本の第１のゲート電極と前記ｎ型の第１の炭化珪素領域との間に設けられた複数の第１のゲート絶縁層と、
    を備え、
    前記第１の電極に電気的に接続された第３の電極と、
    前記炭化珪素層内に設けられ、前記ｎ型の第１の炭化珪素領域と前記第３の電極との間に設けられ、前記第１の方向に伸長する複数のｐ型の第５の炭化珪素領域と、
    前記炭化珪素層内に設けられ、前記ｐ型の第５の炭化珪素領域と前記第３の電極との間に設けられ、前記ｎ型の第１の炭化珪素領域よりもｎ型不純物濃度が高く、前記第３の電極に電気的に接続された複数のｎ型の第６の炭化珪素領域と、
    前記複数のｐ型の第５の炭化珪素領域の内の隣り合う２つの前記ｐ型の第５の炭化珪素領域の間に設けられた前記ｎ型の第１の炭化珪素領域に接し、前記第１の方向に伸長し、前記第１の周期で設けられ、前記第３の電極に電気的に接続された複数の第２の導電層と、
    前記複数の第２の導電層の内の隣り合う２本の第２の導電層の間に設けられ、前記第１の方向に伸長するｎ（ｎ＝２、３、４、５）本の第２のゲート電極と、
    前記ｎ本の第２のゲート電極と前記ｎ型の第１の炭化珪素領域との間に設けられた複数の第２のゲート絶縁層と、
    前記ｎ本の第１のゲート電極と前記ｎ本の第２のゲート電極との間に設けられ、前記ｎ本の第１のゲート電極の端部と接続され、前記ｎ本の第２のゲート電極の端部と接続され、前記ｎ本の第１のゲート電極及び前記ｎ本の第２のゲート電極よりも幅が広いゲート層と、
    前記ゲート層と前記ｎ型の第１の炭化珪素領域との間に設けられ、前記第１のゲート絶縁層及び前記第２のゲート絶縁層よりも厚い絶縁層と、
    前記炭化珪素層内に設けられ、前記ｎ型の第１の炭化珪素領域と前記絶縁層との間に設けられ、前記隣り合う２本の第１の導電層の間に設けられた前記ｐ型の第２の炭化珪素領域と接続され、前記隣り合う２本の第２の導電層の間に設けられた前記ｐ型の第５の炭化珪素領域と接続されたｐ型の第７の炭化珪素領域と、を更に備え、
    前記ｐ型の第７の炭化珪素領域の任意の位置と、前記隣り合う２本の第１の導電層のいずれか一方と前記ｎ型の第１の炭化珪素領域とが接する部分との距離、又は、前記隣り合う２本の第２の導電層のいずれか一方と前記ｎ型の第１の炭化珪素領域とが接する部分との距離が、前記第１の周期の６／（ｎ＋１）の半分未満である半導体装置。
  2. 前記ｐ型の第７の炭化珪素領域の任意の位置と、前記隣り合う２本の第１の導電層のいずれか一方と前記ｎ型の第１の炭化珪素領域とが接する部分との距離、又は、前記隣り合う２本の第２の導電層のいずれか一方と前記ｎ型の第１の炭化珪素領域とが接する部分との距離が、前記第１の周期の半分未満である請求項１記載の半導体装置。
  3. 前記第１の導電層と前記第２の導電層とが接続された請求項１又は請求項２記載の半導体装置。
  4. 第１の電極と、
    第２の電極と、
    少なくとも一部が前記第１の電極と前記第２の電極との間に設けられた炭化珪素層と、
    前記炭化珪素層内に設けられたｎ型の第１の炭化珪素領域と、
    前記炭化珪素層内に設けられ、前記ｎ型の第１の炭化珪素領域と前記第１の電極との間に設けられ、第１の方向に伸長する複数のｐ型の第２の炭化珪素領域と、
    前記炭化珪素層内に設けられ、前記ｐ型の第２の炭化珪素領域と前記第１の電極との間に設けられ、前記ｎ型の第１の炭化珪素領域よりもｎ型不純物濃度が高く、前記第１の電極に電気的に接続された複数のｎ型の第３の炭化珪素領域と、
    前記複数のｐ型の第２の炭化珪素領域の内の隣り合う２つの前記ｐ型の第２の炭化珪素領域の間に設けられた前記ｎ型の第１の炭化珪素領域に接し、前記第１の方向に伸長し、第１の周期で設けられ、前記第１の電極に電気的に接続された複数の第１の導電層と、
    前記複数の第１の導電層の内の隣り合う２本の第１の導電層の間に設けられ、前記第１の方向に伸長するｎ（ｎ＝２、３、４、５）本の第１のゲート電極と、
    前記ｎ本の第１のゲート電極と前記ｎ型の第１の炭化珪素領域との間に設けられた複数の第１のゲート絶縁層と、
    を備え、
    前記第１の電極に電気的に接続された第３の電極と、
    前記炭化珪素層内に設けられ、前記ｎ型の第１の炭化珪素領域と前記第３の電極との間に設けられ、前記第１の方向に伸長する複数のｐ型の第５の炭化珪素領域と、
    前記炭化珪素層内に設けられ、前記ｐ型の第５の炭化珪素領域と前記第３の電極との間に設けられ、前記ｎ型の第１の炭化珪素領域よりもｎ型不純物濃度が高く、前記第３の電極に電気的に接続された複数のｎ型の第６の炭化珪素領域と、
    前記複数のｐ型の第５の炭化珪素領域の内の隣り合う２つの前記ｐ型の第５の炭化珪素領域の間に設けられた前記ｎ型の第１の炭化珪素領域に接し、前記第１の方向に伸長し、前記第１の周期で設けられ、前記第３の電極に電気的に接続された複数の第２の導電層と、
    前記複数の第２の導電層の内の隣り合う２本の第２の導電層の間に設けられ、前記第１の方向に伸長するｎ（ｎ＝２、３、４、５）本の第２のゲート電極と、
    前記ｎ本の第２のゲート電極と前記ｎ型の第１の炭化珪素領域との間に設けられた複数の第２のゲート絶縁層と、
    前記ｎ本の第１のゲート電極と前記ｎ本の第２のゲート電極との間に設けられ、前記ｎ本の第１のゲート電極の端部と接続され、前記ｎ本の第２のゲート電極の端部と接続され、前記ｎ本の第１のゲート電極及び前記ｎ本の第２のゲート電極よりも幅が広いゲート層と、
    前記ゲート層と前記ｎ型の第１の炭化珪素領域との間に設けられ、前記第１のゲート絶縁層及び前記第２のゲート絶縁層よりも厚い絶縁層と、
    前記炭化珪素層内に設けられ、前記ｎ型の第１の炭化珪素領域と前記絶縁層との間に設けられ、前記隣り合う２本の第１の導電層の間に設けられた前記ｐ型の第２の炭化珪素領域と接続され、前記隣り合う２本の第２の導電層の間に設けられた前記ｐ型の第５の炭化珪素領域と接続され、前記ｐ型の第２の炭化珪素領域及び前記ｐ型の第５の炭化珪素領域よりもｐ型不純物濃度の低いｐ型の第８の炭化珪素領域と、
    を更に備える半導体装置。
  5. 第１の電極と、
    第２の電極と、
    少なくとも一部が前記第１の電極と前記第２の電極との間に設けられた炭化珪素層と、
    前記炭化珪素層内に設けられたｎ型の第１の炭化珪素領域と、
    前記炭化珪素層内に設けられ、前記ｎ型の第１の炭化珪素領域と前記第１の電極との間に設けられ、第１の方向に伸長する複数のｐ型の第２の炭化珪素領域と、
    前記炭化珪素層内に設けられ、前記ｐ型の第２の炭化珪素領域と前記第１の電極との間に設けられ、前記ｎ型の第１の炭化珪素領域よりもｎ型不純物濃度が高く、前記第１の電極に電気的に接続された複数のｎ型の第３の炭化珪素領域と、
    前記複数のｐ型の第２の炭化珪素領域の内の隣り合う２つの前記ｐ型の第２の炭化珪素領域の間に設けられた前記ｎ型の第１の炭化珪素領域に接し、前記第１の方向に伸長し、第１の周期で設けられ、前記第１の電極に電気的に接続された複数の第１の導電層と、
    前記複数の第１の導電層の内の隣り合う２本の第１の導電層の間に設けられ、前記第１の方向に伸長するｎ（ｎ＝２、３、４、５）本の第１のゲート電極と、
    前記ｎ本の第１のゲート電極と前記ｎ型の第１の炭化珪素領域との間に設けられた複数の第１のゲート絶縁層と、
    を備え、
    前記第１の電極に電気的に接続された第３の電極と、
    前記炭化珪素層内に設けられ、前記ｎ型の第１の炭化珪素領域と前記第３の電極との間に設けられ、前記第１の方向に伸長する複数のｐ型の第５の炭化珪素領域と、
    前記炭化珪素層内に設けられ、前記ｐ型の第５の炭化珪素領域と前記第３の電極との間に設けられ、前記ｎ型の第１の炭化珪素領域よりもｎ型不純物濃度が高く、前記第３の電極に電気的に接続された複数のｎ型の第６の炭化珪素領域と、
    前記複数のｐ型の第５の炭化珪素領域の内の隣り合う２つの前記ｐ型の第５の炭化珪素領域の間に設けられた前記ｎ型の第１の炭化珪素領域に接し、前記第１の方向に伸長し、前記第１の周期で設けられ、前記第３の電極に電気的に接続された複数の第２の導電層と、
    前記複数の第２の導電層の内の隣り合う２本の第２の導電層の間に設けられ、前記第１の方向に伸長するｎ（ｎ＝２、３、４、５）本の第２のゲート電極と、
    前記ｎ本の第２のゲート電極と前記ｎ型の第１の炭化珪素領域との間に設けられた複数の第２のゲート絶縁層と、
    前記ｎ本の第１のゲート電極と前記ｎ本の第２のゲート電極との間に設けられ、前記ｎ本の第１のゲート電極の端部と接続され、前記ｎ本の第２のゲート電極の端部と接続され、前記ｎ本の第１のゲート電極及び前記ｎ本の第２のゲート電極よりも幅が広いゲート層と、
    前記ゲート層と前記ｎ型の第１の炭化珪素領域との間に設けられ、前記第１のゲート絶縁層及び前記第２のゲート絶縁層よりも厚い絶縁層と、
    前記炭化珪素層内に設けられ、前記ｎ型の第１の炭化珪素領域と前記絶縁層との間に設けられ、前記ｐ型の第２の炭化珪素領域と前記ｐ型の第５の炭化珪素領域との間に設けられ、前記ｐ型の第２の炭化珪素領域及び前記ｐ型の第５の炭化珪素領域と離間し、前記第１の電極及び前記第３の電極と電気的に分離されたｐ型の第９の炭化珪素領域と、
    を更に備える半導体装置。
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