JP7472059B2 - 半導体装置 - Google Patents

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    • H01L29/45—Ohmic electrodes

Description

本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば、例えば、高耐圧、低損失かつ高温動作可能なＭｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）を実現することができる。
炭化珪素を用いた縦型のＭＯＳＦＥＴは、内蔵ダイオードとしてｐｎ接合ダイオードを有する。例えば、ＭＯＳＦＥＴは誘導性負荷に接続されたスイッチング素子として用いられる。この場合、ＭＯＳＦＥＴがオフ状態であっても、ｐｎ接合ダイオードを用いることで還流電流を流すことが可能となる。
しかし、バイポーラ動作するｐｎ接合ダイオードを用いて還流電流を流すと、キャリアの再結合エネルギーにより炭化珪素層中に積層欠陥が成長する。炭化珪素層中に積層欠陥が成長すると、ＭＯＳＦＥＴのオン抵抗が増大するという問題が生ずる。ＭＯＳＦＥＴのオン抵抗の増大は、ＭＯＳＦＥＴの信頼性の低下を招く。例えば、ＭＯＳＦＥＴに内蔵ダイオードとしてユニポーラ動作するＳｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ（ＳＢＤ）を設けることで、炭化珪素層中の積層欠陥の抑制が可能となる。
ＭＯＳＦＥＴがオン状態の際に、ＭＯＳＦＥＴに接続された負荷が故障して負荷抵抗が小さくなる場合がある。この場合、ＭＯＳＦＥＴが短絡状態になり、ＭＯＳＦＥＴに大電流が流れる。ＭＯＳＦＥＴが短絡状態になってから破壊に至るまでの時間は短絡耐量と称される。ＳＢＤを設けたＭＯＳＦＥＴにおいても、信頼性を向上させる観点から、ＭＯＳＦＥＴの短絡耐量を向上させることが望まれる。
特開２０２０－４７６８３号公報
本発明が解決しようとする課題は、短絡耐量が向上する半導体装置を提供することにある。
実施形態の半導体装置は、第１の電極と、第２の電極と、第１の方向に延びるゲート電極と、前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極の側の前記第１の方向に平行な第１の面と、前記第２の電極の側の第２の面とを有する炭化珪素層であって、前記第１の面に接し前記ゲート電極と対向し前記第１の方向に延びる第１の領域と、前記第１の面に接し前記第１の電極と接する第２の領域と、を有する第１導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられ、少なくとも一部が前記第１の領域と前記第２の領域との間に挟まれ、前記ゲート電極に対向し、前記第１の電極に電気的に接続された第２導電型の第２の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第２の炭化珪素領域との間に前記第１の領域を挟み、前記ゲート電極に対向し、前記第１の電極に電気的に接続された第２導電型の第３の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第１の電極と電気的に接続された第１導電型の第４の炭化珪素領域と、を含む炭化珪素層と、前記ゲート電極と前記第２の炭化珪素領域との間、前記ゲート電極と前記第３の炭化珪素領域との間、及び、前記ゲート電極と前記第１の領域との間に設けられたゲート絶縁層と、を備え、前記第１の方向に垂直な第２の方向における、前記第１の領域の第１の幅は０．５μｍ以上１．２μｍ以下であり、前記第２の領域の前記第２の方向の第２の幅は０．５μｍ以上１．５μｍ以下であり、前記第１の面において、前記第１の領域の前記第２の方向の第１の中点を通り前記第１の方向に延びる第１の中心線の上で、前記第４の炭化珪素領域と前記第１の電極とが接する部分に対し前記第２の方向に位置する第１の線分と、前記第１の面において、前記第２の領域の前記第２の方向の第２の中点を通り前記第１の方向に延びる第２の中心線の上で、前記第２の領域と重なる第２の線分との間の最短距離は、前記第１の幅の３倍以上であり、前記炭化珪素層は、前記第１の電極と前記第２の炭化珪素領域との間に、前記第２の炭化珪素領域よりも第２導電型不純物濃度の高い第５の炭化珪素領域を、更に含み、前記第１の電極と前記第５の炭化珪素領域との第１の界面は、前記第１の電極と前記第２の領域との第２の界面より深い。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の模式上面図。 第１の実施形態の半導体装置の等価回路図。 第１の実施形態の半導体装置の変形例の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式上面図。 第２の実施形態の半導体装置の模式断面図。 第２の実施形態の半導体装置の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記がある場合、それらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ－はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ－はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。
なお、本明細書中、別段の記載がない限り、「不純物濃度」とは、反対導電型の不純物の濃度を補償した濃度を意味するものとする。すなわち、ｎ型の炭化珪素領域のｎ型不純物濃度とは、ｎ型不純物の濃度からｐ型不純物の濃度を引いた濃度を意味する。また、ｐ型の炭化珪素領域のｐ型不純物濃度とは、ｐ型不純物の濃度からｎ型不純物の濃度を引いた濃度を意味する。
なお、本明細書中、別段の記載がない限り、「炭化珪素領域の不純物濃度」は、該当する炭化珪素領域の最大不純物濃度である。
不純物濃度は、例えば、Ｔｉｍｅ ｏｆ Ｆｌｉｇｈｔ－Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ（ＴＯＦ－ＳＩＭＳ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ（ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＴＯＦ－ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とＡｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ（ＡＦＭ）像との合成画像から求めることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の電極と、第２の電極と、第１の方向に延びるゲート電極と、第１の電極と第２の電極との間に設けられ、第１の電極の側の第１の方向に平行な第１の面と、第２の電極の側の第２の面とを有する炭化珪素層であって、第１の面に接しゲート電極と対向し第１の方向に延びる第１の領域と、第１の面に接し第１の電極と接する第２の領域と、を有する第１導電型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、少なくとも一部が第１の領域と第２の領域との間に挟まれ、ゲート電極に対向し、第１の電極に電気的に接続された第２導電型の第２の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に設けられ、第２の炭化珪素領域との間に第１の領域を挟み、ゲート電極に対向し、第１の電極に電気的に接続された第２導電型の第３の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に設けられ、第１の電極と電気的に接続された第１導電型の第４の炭化珪素領域と、を含む炭化珪素層と、ゲート電極と第２の炭化珪素領域との間、ゲート電極と第３の炭化珪素領域との間、及び、ゲート電極と第１の領域との間に設けられたゲート絶縁層と、を備え、第１の方向に垂直な第２の方向における、第１の領域の第１の幅は０．５μｍ以上１．２μｍ以下であり、第２の領域の第２の方向の第２の幅は０．５μｍ以上１．５μｍ以下であり、第１の面において、第１の領域の第２の方向の第１の中点を通り第１の方向に延びる第１の中心線の上で、第４の炭化珪素領域と第１の電極とが接する部分に対し第２の方向に位置する第１の線分と、第１の面において、第２の領域の第２の方向の第２の中点を通り第１の方向に延びる第２の中心線の上で、第２の領域と重なる第２の線分との間の最短距離は、第１の幅の３倍以上である。
図１は、第１の実施形態の半導体装置の模式断面図である。図２は、第１の実施形態の半導体装置の模式断面図である。図２は、図１の一部の拡大図である。図３は、第１の実施形態の半導体装置の模式上面図である。図３は、炭化珪素層表面の炭化珪素領域及び電極のパターンを示す図である。図２は、図３のＡＡ’断面図である。
第１の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ１００である。第１の実施形態のＭＯＳＦＥＴ１００は、例えば、ボディ領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、第１の実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤを備える。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ１００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０を備える。ＭＯＳＦＥＴ１００は、複数のＭＯＳＦＥＴ領域と複数のＳＢＤ領域を含む。
炭化珪素層１０の中には、ｎ＋型のドレイン領域２２、ｎ－型のドリフト領域２４（第１の炭化珪素領域）、ｐ型のボディ領域２６、ｎ＋型のソース領域２８（第４の炭化珪素領域）、ｐ＋型のボディコンタクト領域３２（第５の炭化珪素領域）、を含む。ｐ型のボディ領域２６は、ｐ型の第１のボディ領域２６ａ（第２の炭化珪素領域）、ｐ型の第２のボディ領域２６ｂ（第３の炭化珪素領域）、ｐ型の第３のボディ領域２６ｃ（第６の炭化珪素領域）、及び、ｐ型の第４のボディ領域２６ｄを含む。
ドリフト領域２４は、ＪＦＥＴ領域２４ａ（第１の領域）、ＪＢＳ領域２４ｂ（第２の領域）、及び、下部領域２４ｃを有する。
ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。ドリフト領域２４は、第１の炭化珪素領域の一例である。第１のボディ領域２６ａは、第２の炭化珪素領域の一例である。第２のボディ領域２６ｂは、第３の炭化珪素領域の一例である。第３のボディ領域２６ｃは、第６の炭化珪素領域の一例である。ソース領域２８は、第４の炭化珪素領域の一例である。ボディコンタクト領域３２は、第５の炭化珪素領域の一例である。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ－ＳｉＣである。
炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面と称する場合がある。第１の面Ｐ１は、炭化珪素層１０のソース電極１２側に位置する。また、第２の面Ｐ２は、炭化珪素層１０のドレイン電極１４側に位置する。第１の面Ｐ１と第２の面Ｐ２は対向する。なお、以下、「深さ」とは、第１の面を基準として第２の面に向かう方向の深さを意味する。
第１の面は、第１の方向及び第２の方向に平行である。第２の方向は、第１の方向に垂直である。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面Ｐ２は、例えば、（０００－１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００－１）面はカーボン面と称される。
図１に示すように、ＭＯＳＦＥＴ１００は、複数のＭＯＳＦＥＴ領域と複数のＳＢＤ領域を含む。ＭＯＳＦＥＴ領域には、ＭＯＳＦＥＴが形成されている。ＳＢＤ領域には、ＳＢＤが形成されている。
ＭＯＳＦＥＴ領域は、第１の方向に延びる。ＭＯＳＦＥＴ領域は、第２の方向に繰り返し配置される。
ＳＢＤ領域は、第１の方向に延びる。ＳＢＤ領域は、第２の方向に繰り返し配置される。第２の方向において隣り合うＳＢＤ領域の間には、２つのＭＯＳＦＥＴ領域が設けられる。ＭＯＳＦＥＴ１００では、ＭＯＳＦＥＴ領域とＳＢＤ領域の割合は２対１である。
ＭＯＳＦＥＴ領域とＳＢＤ領域の割合は２対１に限定されない。例えば、１対１、又は３対１、あるいは、その他の割合であっても構わない。
ｎ＋型のドレイン領域２２は、炭化珪素層１０の裏面側に設けられる。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ｎ－型のドリフト領域２４は、ドレイン領域２２と第１の面Ｐ１との間に設けられる。ｎ－型のドリフト領域２４は、ソース電極１２とドレイン電極１４との間に設けられる。ｎ－型のドリフト領域２４は、ゲート電極１８とドレイン電極１４との間に設けられる。
ｎ－型のドリフト領域２４は、ドレイン領域２２上に設けられる。ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物濃度は、ドレイン領域２２のｎ型不純物濃度よりも低い。ドリフト領域２４のｎ型不純物濃度は、例えば、４×１０１４ｃｍ－３以上１×１０１７ｃｍ－３以下である。ドリフト領域２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ｎ－型のドリフト領域２４は、ＪＦＥＴ領域２４ａ、ＪＢＳ領域２４ｂ、及び、下部領域２４ｃを有する。
ＪＦＥＴ領域２４ａは、下部領域２４ｃと第１の面Ｐ１との間に設けられる。ＪＦＥＴ領域２４ａは、第１の面Ｐ１に接する。ＪＦＥＴ領域２４ａは、隣り合う２つのボディ領域の間に設けられる。例えば、ＪＦＥＴ領域２４ａは、第１のボディ領域２６ａと第２のボディ領域２６ｂとの間に設けられる。
ＪＦＥＴ領域２４ａは、第１の方向に延びる。ＪＦＥＴ領域２４ａは、ゲート絶縁層１６を間に挟んでゲート電極１８と対向する。
ＪＦＥＴ領域２４ａは、ＭＯＳＦＥＴ１００の電流経路として機能する。ＪＦＥＴ領域２４ａのｎ型不純物濃度は、例えば、下部領域２４ｃのｎ型不純物濃度よりも高い。ＪＦＥＴ領域２４ａのｎ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上２×１０１７ｃｍ－３以下である。
ＪＢＳ領域２４ｂは、下部領域２４ｃと第１の面Ｐ１との間に設けられる。ＪＢＳ領域２４ｂは、第１の面Ｐ１に接する。ＪＢＳ領域２４ｂは、隣り合う２つのボディ領域の間に設けられる。例えば、ＪＢＳ領域２４ｂは、第１のボディ領域２６ａと第３のボディ領域２６ｃとの間に設けられる。
ＪＢＳ領域２４ｂは、第１の方向に延びる。ＪＢＳ領域２４ｂは、ソース電極１２に接する。
ＪＢＳ領域２４ｂは、ＳＢＤのカソードとして機能する。ＪＢＳ領域２４ｂのｎ型不純物濃度は、例えば、下部領域２４ｃのｎ型不純物濃度よりも高い。ＪＢＳ領域２４ｂのｎ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上２×１０１７ｃｍ－３以下である。
第１の面Ｐ１において、所定の領域に占めるＪＦＥＴ領域２４ａの割合は、例えば、５％以上２０％以下である。第１の面Ｐ１において、所定の領域に占めるＪＢＳ領域２４ｂの割合は、例えば、２％以上１０％以下である。
例えば、第１の面Ｐ１において、所定の領域に占めるＪＦＥＴ領域２４ａの割合は、第１の面Ｐ１において、所定の領域に占めるＪＢＳ領域２４ｂの割合より大きい。ここで、所定の領域とは、例えば、第１の面Ｐ１上の１００μｍ×１００μｍの正方形に囲まれる領域である。
ＪＦＥＴ領域２４ａとＪＢＳ領域２４ｂとの間の第２の方向の距離（図２中のｄ０）は、例えば、１．０μｍ以上５．０μｍ以下である。ＪＦＥＴ領域２４ａの第２の方向の第１の幅（図２、図３中のｗ１）は、０．５μｍ以上１．２μｍ以下である。また、ＪＢＳ領域２４ｂの第２の方向の第２の幅（図２、図３中のｗ２）は、０．５μｍ以上１．５μｍ以下である。
ｐ型のボディ領域２６は、ドリフト領域２４と第１の面Ｐ１との間に設けられる。ボディ領域２６は、第１の方向に延びる。ボディ領域２６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ボディ領域２６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２６のｐ型不純物濃度は、例えば、５×１０１７ｃｍ－３以上５×１０１９ｃｍ－３以下である。
ボディ領域２６の深さは、例えば、０．５μｍ以上１．０μｍ以下である。
ボディ領域２６は、ソース電極１２に電気的に接続される。ボディ領域２６は、ソース電極１２の電位に固定される。
ボディ領域２６の一部は第１の面Ｐ１に接する。ボディ領域２６の一部はゲート電極１８に対向する。ボディ領域２６の一部は、ＭＯＳＦＥＴ１００のチャネル領域となる。ボディ領域２６の一部とゲート電極１８との間に、ゲート絶縁層１６が挟まれる。
第１のボディ領域２６ａと第２のボディ領域２６ｂは、第２の方向に離間する。第１のボディ領域２６ａと第２のボディ領域２６ｂは、第２の方向に隣り合う。
第１のボディ領域２６ａと第３のボディ領域２６ｃは、第２の方向に離間する。第１のボディ領域２６ａと第３のボディ領域２６ｃは、第２の方向に隣り合う。
第３のボディ領域２６ｃと第４のボディ領域２６ｄは、第２の方向に離間する。第３のボディ領域２６ｃと第４のボディ領域２６ｄは、第２の方向に隣り合う。
第１のボディ領域２６ａと第２のボディ領域２６ｂとの間に、ＪＦＥＴ領域２４ａが設けられる。第２のボディ領域２６ｂと第３のボディ領域２６ｃとの間に、ＪＢＳ領域２４ｂが設けられる。第１のボディ領域２６ａは、ＪＦＥＴ領域２４ａとＪＢＳ領域２４ｂとの間に挟まれる。
第３のボディ領域２６ｃと第４のボディ領域２６ｄとの間に、ＪＦＥＴ領域２４ａが設けられる。第３のボディ領域２６ｃは、ＪＢＳ領域２４ｂとＪＦＥＴ領域２４ａとの間に挟まれる。
ｎ＋型のソース領域２８は、ボディ領域２６と第１の面Ｐ１との間に設けられる。例えば、ソース領域２８は、第１のボディ領域２６ａと第１の面Ｐ１との間に設けられる。ソース領域２８は、第１の方向に延びる。
ソース領域２８は、例えば、リン（Ｐ）又は窒素（Ｎ）をｎ型不純物として含む。ソース領域２８のｎ型不純物濃度は、ドリフト領域２４のｎ型不純物濃度よりも高い。
ソース領域２８のｎ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。ソース領域２８の深さは、ボディ領域２６の深さよりも浅い。ソース領域２８の深さは、例えば、０．０５μｍ以上０．２μｍ以下である。
ソース領域２８は、ソース電極１２に接する。ソース領域２８は、ソース電極１２に電気的に接続される。ソース領域２８とソース電極１２との間のコンタクトは、例えば、オーミックコンタクトである。ソース領域２８は、ソース電極１２の電位に固定される。
ｐ＋型のボディコンタクト領域３２は、ボディ領域２６と第１の面Ｐ１との間に設けられる。ボディコンタクト領域３２は、ボディ領域２６とソース電極１２との間に設けられる。ボディコンタクト領域３２は、第１の方向に延びる。
ボディコンタクト領域３２のｐ型不純物の不純物濃度は、ボディ領域２６のｐ型不純物濃度よりも高い。
ボディコンタクト領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディコンタクト領域３２のｐ型不純物濃度は、例えば、１×１０１９ｃｍ－３以上１×１０２１ｃｍ－３以下である。
ボディコンタクト領域３２の深さは、例えば、０．３μｍ以上０．６μｍ以下である。
ボディコンタクト領域３２は、ソース電極１２に接する。ボディコンタクト領域３２は、ソース電極１２に電気的に接続される。ボディコンタクト領域３２と、ソース電極１２との間のコンタクトは、例えば、オーミックコンタクトである。ボディコンタクト領域３２は、ソース電極１２の電位に固定される。
ゲート電極１８は、炭化珪素層１０の第１の面Ｐ１の側に設けられる。ゲート電極１８は、第１の方向に延びる。複数のゲート電極１８が、第２の方向に、互いに並行に配置される。
ゲート電極１８は、導電層である。ゲート電極１８は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート電極１８は、ボディ領域２６と対向する。ゲート電極１８は、ＪＦＥＴ領域２４ａと対向する。
ゲート絶縁層１６は、ゲート電極１８とボディ領域２６との間に設けられる。例えば、ゲート絶縁層１６は、ゲート電極１８と第１のボディ領域２６ａ、ゲート電極１８と第２のボディ領域２６ｂ、ゲート電極１８と第３のボディ領域２６ｃ、及び、ゲート電極１８と第４のボディ領域２６ｄとの間に設けられる。ゲート絶縁層１６は、ゲート電極１８とＪＦＥＴ領域２４ａとの間に設けられる。ゲート絶縁層１６は、ゲート電極１８とソース領域２８との間に設けられる。
ゲート絶縁層１６は、例えば、酸化シリコンである。ゲート絶縁層１６には、例えば、Ｈｉｇｈ－ｋ絶縁材料（高誘電率絶縁材料）が適用可能である。
層間絶縁層２０は、ゲート電極１８上及び炭化珪素層１０上に設けられる。層間絶縁層２０は、例えば、酸化シリコンである。
ソース電極１２は、炭化珪素層１０に接する。ソース電極１２は、ソース領域２８に接する。ソース電極１２は、ボディコンタクト領域３２に接する。ソース電極１２は、ＪＢＳ領域２４ｂに接する。
ソース電極１２は、例えば、シリサイド層１２ａとメタル層１２ｂとを有する。シリサイド層１２ａは、炭化珪素層１０とメタル層１２ｂとの間に設けられる。シリサイド層１２ａは、第１の方向に延びる。
シリサイド層１２ａは、ソース領域２８に接する。シリサイド層１２ａは、ボディコンタクト領域３２に接する。
ソース電極１２はＳＢＤのアノードとして機能する。
ソース電極１２のシリサイド層１２ａは、シリサイドを含む。シリサイド層１２ａは、例えば、ニッケルシリサイド又はチタンシリサイドである。
ソース電極１２と、ソース領域２８との間のコンタクトは、シリサイド層１２ａを設けることでオーミックコンタクトとなる。ソース電極１２と、ボディコンタクト領域３２との間のコンタクトは、シリサイド層１２ａを設けることでオーミックコンタクトとなる。
ソース電極１２のメタル層１２ｂは、金属を含む。メタル層１２ｂは、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
ソース電極１２とボディコンタクト領域３２との第１の界面（図２中のＩ１）は、例えば、ソース電極１２とＪＢＳ領域２４ｂとの第２の界面（図２中のＩ２）より深い。第１の界面Ｉ１と第２の界面Ｉ２との深さの差（図２中のｄ１）は、例えば、０．１μｍ以上０．３μｍ以下である。第１の界面Ｉ１の深さは、例えば、ソース領域２８とボディコンタクト領域３２との第３の界面（図２中のＩ３）の深さよりも深い。
第１の界面Ｉ１とＪＢＳ領域２４ｂとの間の第２の方向の距離（図２中のｄ２）は、例えば、０．５μｍ以上２．０μｍ以下である。
ドレイン電極１４は、炭化珪素層１０の裏面上に設けられる。ドレイン電極１４は、ドレイン領域２２に接する。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる少なくとも一つの材料を含む。
ＭＯＳＦＥＴ１００がオン状態の時には、ドレイン電極１４から、ドレイン領域２２、下部領域２４ｃ、ＪＦＥＴ領域２４ａ、ボディ領域２６に形成されるチャネル、及びソース領域２８を通って、ソース電極１２に電流が流れる。
ＳＢＤ領域に順バイアスが印加された時には、ソース電極１２から、ＪＢＳ領域２４ｂ、下部領域２４ｃ、及び、ドレイン領域２２を通ってドレイン電極１４に電流が流れる。
図３に示すように、第１の面Ｐ１において、ＪＦＥＴ領域２４ａの第２の方向の任意の中点を第１の中点ＭＰ１と定義する。第１の中点ＭＰ１を通り第１の方向に延びる中心線を第１の中心線ＭＬ１と定義する。第１の中心線ＭＬ１の上で、ソース領域２８とソース電極１２とが接する部分に対し第２の方向に位置する線分を第１の線分ＬＳ１と定義する。
ＭＯＳＦＥＴ１００では、ソース領域２８とソース電極１２とが接する部分は、図３におけるソース領域２８とシリサイド層１２ａの境界と一致する。
図３に示すように、第１の面Ｐ１において、ＪＢＳ領域２４ｂの第２の方向の任意の中点を第２の中点ＭＰ２と定義する。第２の中点ＭＰ２を通り第１の方向に延びる中心線を第２の中心線ＭＬ２と定義する。第２の中心線ＭＬ２の上で、ＪＢＳ領域２４ｂと重なる線分を第２の線分ＬＳ２と定義する。
第１の線分ＬＳ１と第２の線分ＬＳ２との間の最短距離（図３中のｄｍｉｎ）は、ＪＦＥＴ領域２４ａの第２の方向の第１の幅ｗ１の３倍以上である。
次に、第１の実施形態のＭＯＳＦＥＴ１００の作用及び効果について説明する。
図４は、第１の実施形態の半導体装置の等価回路図である。ＭＯＳＦＥＴ１００では、ソース電極１２とドレイン電極１４との間に、トランジスタに並列にｐｎダイオードとＳＢＤとが内蔵ダイオードとして接続される。ボディ領域２６がｐｎ接合ダイオードのアノードであり、ドリフト領域２４がｐｎ接合ダイオードのカソードである。また、ソース電極１２がＳＢＤのアノードであり、ＪＢＳ領域２４ｂがＳＢＤのカソードとなる。
例えば、ＭＯＳＦＥＴ１００が、誘導性負荷に接続されたスイッチング素子として用いられる場合を考える。ＭＯＳＦＥＴ１００のオフ時に、誘導性負荷に起因する誘導電流により、ソース電極１２にドレイン電極１４に対し正となる電圧が印加される場合がある。この場合、内蔵ダイオードに順方向電流が流れる。この状態は、逆導通状態とも称される。
仮にＭＯＳＦＥＴがＳＢＤを備えない場合、ｐｎ接合ダイオードに順方向電流が流れる。ｐｎ接合ダイオードはバイポーラ動作をする。バイポーラ動作するｐｎ接合ダイオードを用いて還流電流を流すと、キャリアの再結合エネルギーにより炭化珪素層中に積層欠陥が成長する。炭化珪素層中に積層欠陥が成長すると、ＭＯＳＦＥＴのオン抵抗が増大するという問題が生ずる。ＭＯＳＦＥＴのオン抵抗の増大は、ＭＯＳＦＥＴの信頼性の低下を招く。
ＭＯＳＦＥＴ１００は、ＳＢＤを備える。ＳＢＤに順方向電流が流れ始める順方向電圧（Ｖｆ）は、ｐｎ接合ダイオードの順方向電圧（Ｖｆ）よりも低い。したがって、ｐｎ接合ダイオードに先立ち、ＳＢＤに順方向電流が流れる。
ＳＢＤの順方向電圧（Ｖｆ）は、例えば、１．０Ｖ以上２．０Ｖ未満である。ｐｎ接合ダイオードの順方向電圧（Ｖｆ）は、例えば、２．０Ｖ以上３．０Ｖ以下である。
ＳＢＤはユニポーラ動作をする。このため、順方向電流が流れても、キャリアの再結合エネルギーにより炭化珪素層１０中に積層欠陥が成長することはない。したがって、ＭＯＳＦＥＴ１００のオン抵抗の増大が抑制される。よって、ＭＯＳＦＥＴ１００の信頼性が向上する。
ＭＯＳＦＥＴがオン状態の際に、ＭＯＳＦＥＴに接続された負荷が故障して負荷抵抗が小さくなる場合がある。この場合、ＭＯＳＦＥＴが短絡状態になり、ＭＯＳＦＥＴに大電流が流れる。ＭＯＳＦＥＴが短絡状態になってから破壊に至るまでの時間は短絡耐量と称される。短絡耐量が低下するとＭＯＳＦＥＴの信頼性が低下する。
発明者の検討により、ＳＢＤを備えたＭＯＳＦＥＴにおいて、ＳＢＤに起因した短絡耐量の低下が生じ得ることが明らかになった。特に、ＭＯＳＦＥＴ領域とＳＢＤ領域との間の距離が短くなると、短絡耐量の低下が生じやすいことが明らかとなった。
ＭＯＳＦＥＴ１００では、ＪＦＥＴ領域２４ａの第２の方向の第１の幅ｗ１は、０．５μｍ以上１．２μｍ以下である。第１の幅ｗ１が０．５μｍ以上であることにより、ＭＯＳＦＥT１００のオン抵抗が低減する。第１の幅ｗ１が１．２μｍ以下であることにより、ＭＯＳＦＥＴ１００の微細化が可能となる。また、第１の幅ｗ１が１．２μｍ以下であることにより、ＭＯＳＦＥＴ１００の短絡時に、ＪＦＥＴ領域２４ａに流れる電流が制限され、ＭＯＳＦＥＴ１００の短絡耐量が向上する。
ＭＯＳＦＥＴ１００では、ＪＢＳ領域２４ｂの第２の方向の第２の幅ｗ２は、０．５μｍ以上１．５μｍ以下である。第２の幅ｗ２が０．５μｍ以上であることにより、ＳＢＤの順方向電流が増加する。また、第２の幅ｗ２が１．５μｍ以下であることにより、ＭＯＳＦＥＴ１００の微細化が可能となる。また、第２の幅ｗ２が１．５μｍ以下であることにより、ＪＢＳ効果が助長され、ＳＢＤの逆バイアス時のリーク電流が低減する。
ＳＢＤを備えたＭＯＳＦＥＴにおいて、ＳＢＤに起因した短絡耐量の低下が生じる原因は下記のように推定される。ＭＯＳＦＥＴの短絡が生じると、ＭＯＳＦＥＴ領域に大電流が流れ、ＭＯＳＦＥＴ領域の温度が上昇する。ＭＯＳＦＥＴ領域で発生した熱がＳＢＤ領域に伝達され、ＳＢＤ領域の温度が上昇する。ＳＢＤ領域の温度が上昇することにより、逆バイアス状態にあるＳＢＤのリーク電流が上昇する。ＳＢＤのリーク電流が上昇することにより、ＳＢＤ領域が発熱し、更にＳＢＤ領域の温度が上昇する。
ＳＢＤ領域の温度上昇とＳＢＤのリーク電流との間でポジティブフィードバックが生じ、最終的にはＳＢＤ領域の温度上昇によりＭＯＳＦＥＴが破壊すると考えられる。ＳＢＤ領域の温度上昇によるＭＯＳＦＥＴの破壊が、短絡耐量を低下させる。
ＭＯＳＦＥＴ１００では、第１の線分ＬＳ１と第２の線分ＬＳ２との間の最短距離（図３中のｄｍｉｎ）は、ＪＦＥＴ領域２４ａの第２の方向の第１の幅ｗ１の３倍以上である。すなわち、ＪＦＥＴ領域２４ａの中で、ＭＯＳＦＥＴ１００の短絡時に特に発熱量が大きくなる部分と、ＪＢＳ領域２４ｂとの間の距離を、ＪＦＥＴ領域２４ａの第１の幅ｗ１の３倍以上とする。
最短距離ｄｍｉｎを第１の幅ｗ１の３倍以上とすることにより、ＳＢＤ領域の温度上昇とＳＢＤのリーク電流との間でのポジティブフィードバックが抑制できる。よって、ＭＯＳＦＥＴ１００の短絡耐量が向上する。
ＪＦＥＴ領域２４ａの発熱量は、ＪＦＥＴ領域２４ａの第１の幅ｗ１に依存する。定性的には、第１の幅ｗ１が広がるほど、短絡時に流れる電流量が大きくなり、発熱量が大きくなる。最短距離ｄｍｉｎを、第１の幅ｗ１の３倍以上とすることで、ＭＯＳＦＥＴ領域の熱がＳＢＤ領域に伝達することが十分に抑制される。したがって、ＳＢＤ領域の温度上昇とＳＢＤのリーク電流との間でのポジティブフィードバックが抑制できると考えられる。
ＭＯＳＦＥＴ１００の短絡耐量を向上させる観点から、最短距離ｄｍｉｎは、第１の幅ｗ１の３．２倍以上であることが好ましく、３．５倍以上であることがより好ましい。
第１の面Ｐ１において、所定の領域に占めるＪＦＥＴ領域２４ａの割合は、５％以上２０％以下であることが好ましい。ＪＦＥＴ領域２４ａの割合が５％以上であることで、ＭＯＳＦＥＴ１００のオン抵抗が低減できる。ＪＦＥＴ領域２４ａの割合が２０％以下であることで、ＭＯＳＦＥＴ１００のＭＯＳＦＥＴ領域における発熱量が抑制され、短絡耐量が向上する。
第１の面Ｐ１において、所定の領域に占めるＪＢＳ領域２４ｂの割合は、２％以上１０％以下であることが好ましい。ＪＢＳ領域２４ｂの割合を２％以上とすることで、ＳＢＤの順方向電流が増加する。ＪＢＳ領域２４ｂの割合を１０％以下とすることで、ＭＯＳＦＥＴ１００のＳＢＤ領域における発熱量が抑制され、短絡耐量が向上する。
第１の面Ｐ１において所定の領域に占めるＪＦＥＴ領域２４ａの割合は、第１の面Ｐ１において所定の領域に占めるＪＢＳ領域２４ｂの割合より大きいことが好ましい。ＳＢＤ領域における発熱量が抑制され、短絡耐量が向上する。
ソース電極１２とボディコンタクト領域３２との第１の界面（図２中のＩ１）は、ソース電極１２とＪＢＳ領域２４ｂとの第２の界面（図２中のＩ２）より深いことが好ましい。ＪＢＳ領域２４ｂの近傍の炭化珪素層１０の深い位置に、ソース電極１２が存在することで、短絡動作時にＳＢＤ領域に対する電流上昇が抑制される。よって、短絡耐量が向上する。
ＳＢＤ領域における発熱を抑制する観点から、第１の界面Ｉ１と第２の界面Ｉ２との深さの差（図２中のｄ１）は、０．１μｍ以上であることが好ましく、０．１５μｍ以上であることがより好ましい。
第１の界面Ｉ１の深さは、ソース領域２８とボディコンタクト領域３２との第３の界面（図２中のＩ３）の深さよりも深いことが好ましい。ＪＢＳ領域２４ｂの近傍の炭化珪素層１０の深い位置に、ソース電極１２が存在することで、短絡動作時にＳＢＤ領域に対する電流上昇が抑制される。よって、短絡耐量が向上する。
第１の界面Ｉ１とＪＢＳ領域２４ｂとの間の第２の方向の距離（図２中のｄ２）は、２．０μｍ以下であることが好ましく、１．５μｍ以下であることがより好ましく、１．０μｍ以下であることが更に好ましい。ＪＢＳ領域２４ｂから近い位置に、ソース電極１２が存在することで、短絡動作時にＳＢＤ領域に対する電流上昇が抑制される。よって、短絡耐量が向上する。
図５は、第１の実施形態の半導体装置の変形例の模式断面図である。図５は、第１の実施形態の図２に対応する図である。
変形例のＭＯＳＦＥＴ１０１は、ソース電極１２とボディコンタクト領域３２との界面の深さが、ソース電極１２とＪＢＳ領域２４ｂとの界面の深さと略同一である点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
以上、第１の実施形態及びその変形例によれば、ＳＢＤに起因した短絡耐量の低下が抑制され、短絡耐量が向上するＭＯＳＦＥＴが実現する。
（第２の実施形態）
第２の実施形態の半導体装置は、第２の領域は、第５の炭化珪素領域の第１の方向に位置する点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
図６は、第２の実施形態の半導体装置の模式断面図である。図７は、第２の実施形態の半導体装置の模式上面図である。図８及び図９は、第２の実施形態の半導体装置の模式断面図である。図７は、炭化珪素層表面の炭化珪素領域及び電極のパターンを示す図である。図６は、図７のＢＢ’断面図である。図８は、図７のＣＣ’断面図である。図９は、図７のＤＤ’断面図である。
第２の実施形態の半導体装置は、炭化珪素を用いたプレーナゲート型の縦型ＭＯＳＦＥＴ２００である。第２の実施形態のＭＯＳＦＥＴ２００は、例えば、ＤＩＭＯＳＦＥＴである。また、第２の実施形態の半導体装置は、内蔵ダイオードとしてＳＢＤを備える。第２の実施形態のＭＯＳＦＥＴ２００は、ＭＯＳＦＥＴ領域とＳＢＤ領域の配置パターンが、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ２００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０を備える。ＭＯＳＦＥＴ２００は、複数のＭＯＳＦＥＴ領域と複数のＳＢＤ領域を含む。
炭化珪素層１０の中には、ｎ＋型のドレイン領域２２、ｎ－型のドリフト領域２４（第１の炭化珪素領域）、ｐ型のボディ領域２６、ｎ＋型のソース領域２８（第４の炭化珪素領域）、ｐ＋型のボディコンタクト領域３２（第５の炭化珪素領域）、を含む。ｐ型のボディ領域２６は、ｐ型の第１のボディ領域２６ａ（第２の炭化珪素領域）、ｐ型の第２のボディ領域２６ｂ（第３の炭化珪素領域）、ｐ型の第３のボディ領域２６ｃ、及びｐ型の第４のボディ領域２６ｄを含む。
ドリフト領域２４は、ＪＦＥＴ領域２４ａ（第１の領域）、ＪＢＳ領域２４ｂ（第２の領域）、及び、下部領域２４ｃを有する。
ソース電極１２は、第１の電極の一例である。ドレイン電極１４は、第２の電極の一例である。ドリフト領域２４は、第１の炭化珪素領域の一例である。第１のボディ領域２６ａは、第２の炭化珪素領域の一例である。第２のボディ領域２６ｂは、第３の炭化珪素領域の一例である。ソース領域２８は、第４の炭化珪素領域の一例である。ボディコンタクト領域３２は、第５の炭化珪素領域の一例である。
ＭＯＳＦＥＴ２００において、ＪＢＳ領域２４ｂは、ボディコンタクト領域３２の第１の方向に設けられる。ＪＢＳ領域２４ｂは、第１の方向に離間して設けられた２つのボディコンタクト領域３２の間に位置する。
ＪＢＳ領域２４ｂは、ボディ領域２６に囲まれる。ＪＢＳ領域２４ｂは、例えば、第１のボディ領域２６ａに囲まれる。ＪＢＳ領域２４ｂは、例えば、第３のボディ領域２６ｃに囲まれる。
ボディ領域２６の少なくとも一部は、ＪＦＥＴ領域２４ａとＪＢＳ領域２４ｂとの間に挟まれる。
第１の面Ｐ１において、所定の領域に占めるＪＦＥＴ領域２４ａの割合は、例えば、５％以上２０％以下である。第１の面Ｐ１において、所定の領域に占めるＪＢＳ領域２４ｂの割合は、例えば、２％以上１０％以下である。
第１の面Ｐ１において、所定の領域に占めるＪＦＥＴ領域２４ａの割合は、例えば、第１の面Ｐ１において、所定の領域に占めるＪＢＳ領域２４ｂの割合より大きい。ここで、所定の領域とは、例えば、第１の面Ｐ１上の１００μｍ×１００μｍの正方形に囲まれる領域である。
ＪＦＥＴ領域２４ａとＪＢＳ領域２４ｂとの間の第２の方向の距離（図７中のｄ０）は、例えば、１．０μｍ以上５．０μｍ以下である。ＪＦＥＴ領域２４ａの第２の方向の第１の幅（図６、図７中のｗ１）は、０．５μｍ以上１．２μｍ以下である。また、ＪＢＳ領域２４ｂの第２の方向の第２の幅（図７、図８中のｗ２）は、０．５μｍ以上１．５μｍ以下である。
ソース電極１２とボディコンタクト領域３２との第１の界面（図６、図９中のＩ１）は、ソース電極１２とＳＢＤ領域との第２の界面（図８、図９中のＩ２）より深い。第１の界面Ｉ１と第２の界面Ｉ２との深さの差（図９中のｄ１）は、例えば、０．１μｍ以上０．３μｍ以下である。第１の界面Ｉ１の深さは、ソース領域２８とボディコンタクト領域３２との第３の界面（図６、図９中のＩ３）の深さよりも深い。
第１の界面Ｉ１とＪＢＳ領域２４ｂとの間の第１の方向の距離（図９中のｄ２）は、例えば、０．５μｍ以上２．０μｍ以下である。
図７に示すように、第１の面Ｐ１において、ＪＦＥＴ領域２４ａの第２の方向の任意の中点を第１の中点ＭＰ１と定義する。第１の中点ＭＰ１を通り第１の方向に延びる中心線を第１の中心線ＭＬ１と定義する。第１の中心線ＭＬ１の上で、ソース領域２８とソース電極１２とが接する部分に対し第２の方向に位置する線分を第１の線分ＬＳ１と定義する。
ＭＯＳＦＥＴ２００では、ソース領域２８とソース電極１２とが接する部分は、図７におけるソース領域２８とシリサイド層１２ａの境界と一致する。
図７に示すように、第１の面Ｐ１において、ＪＢＳ領域２４ｂの第２の方向の任意の中点を第２の中点ＭＰ２と定義する。第２の中点ＭＰ２を通り第１の方向に延びる中心線を第２の中心線ＭＬ２と定義する。第２の中心線ＭＬ２の上で、ＪＢＳ領域２４ｂと重なる線分を第２の線分ＬＳ２と定義する。
第１の線分ＬＳ１と第２の線分ＬＳ２との間の最短距離（図７中のｄｍｉｎ）は、ＪＦＥＴ領域２４ａの第２の方向の第１の幅ｗ１の３倍以上である。
次に、第２の実施形態のＭＯＳＦＥＴ２００の作用及び効果について説明する。
ＭＯＳＦＥＴ２００は、ＳＢＤを備える。したがって、第１の実施形態のＭＯＳＦＥＴ１００と同様、オン抵抗の増大が抑制される。よって、ＭＯＳＦＥＴ２００の信頼性が向上する。
ＭＯＳＦＥＴ２００は、ＪＢＳ領域２４ｂを、第１の方向に離間して設けられた２つのボディコンタクト領域３２の間に配置する。この配置により、例えば、第１の実施形態のＭＯＳＦＥＴ１００と比較して、ＭＯＳＦＥＴ２００の微細化が可能となる。
ＭＯＳＦＥＴ２００では、ＪＦＥＴ領域２４ａの第２の方向の第１の幅ｗ１は、０．５μｍ以上１．２μｍ以下である。第１の幅ｗ１が０．５μｍ以上であることにより、ＭＯＳＦＥＴ２００のオン抵抗が低減する。第１の幅ｗ１が１．２μｍ以下であることにより、ＭＯＳＦＥＴ２００の微細化が可能となる。また、第１の幅ｗ１が１．２μｍ以下であることにより、ＭＯＳＦＥＴ２００の短絡時に、ＪＦＥＴ領域２４ａに流れる電流が制限され、ＭＯＳＦＥ２００の短絡耐量が向上する。
ＭＯＳＦＥＴ２００では、ＪＢＳ領域２４ｂの第２の方向の第２の幅ｗ２は、０．５μｍ以上１．５μｍ以下である。第２の幅ｗ２が０．５μｍ以上であることにより、ＳＢＤの順方向電流が増加する。また、第２の幅ｗ２が１．５μｍ以下であることにより、ＭＯＳＦＥＴ２００の微細化が可能となる。また、第２の幅ｗ２が１．５μｍ以下であることにより、ＪＢＳ効果が助長され、ＳＢＤの逆バイアス時のリーク電流が低減する。
ＭＯＳＦＥＴ２００では、第１の線分ＬＳ１と第２の線分ＬＳ２との間の最短距離（図７中のｄｍｉｎ）は、ＪＦＥＴ領域２４ａの第２の方向の第１の幅ｗ１の３倍以上である。すなわち、ＪＦＥＴ領域２４ａの中で、ＭＯＳＦＥＴ２００の短絡時に特に発熱量が大きくなる部分と、ＪＢＳ領域２４ｂとの間の距離を、ＪＦＥＴ領域２４ａの第１の幅ｗ１の３倍以上とする。ＭＯＳＦＥＴ２００の短絡時には、ＪＦＥＴ領域２４ａの中で、ソース領域２８とソース電極１２とが接する部分に近い部分に大電流が流れ、発熱が特に大きくなると考えられる。
最短距離ｄｍｉｎを第１の幅ｗ１の３倍以上とすることにより、ＳＢＤ領域の温度上昇とＳＢＤのリーク電流との間でのポジティブフィードバックが抑制できる。よって、ＭＯＳＦＥ２００の短絡耐量が向上する。
ＭＯＳＦＥ２００の短絡耐量を向上させる観点から、最短距離ｄｍｉｎは、第１の幅ｗ１の３．２倍以上であることが好ましく、３．５倍以上であることがより好ましい。
第１の面Ｐ１において、所定の領域に占めるＪＦＥＴ領域２４ａの割合は、５％以上２０％以下であることが好ましい。ＪＦＥＴ領域２４ａの割合が５％以上であることで、ＭＯＳＦＥＴ２００のオン抵抗が低減できる。ＪＦＥＴ領域２４ａの割合が２０％以下であることで、ＭＯＳＦＥＴ２００のＭＯＳＦＥＴ領域における発熱量が抑制され、短絡耐量が向上する。
第１の面Ｐ１において、所定の領域に占めるＪＢＳ領域２４ｂの割合は、２％以上１０％以下であることが好ましい。ＪＢＳ領域２４ｂの割合を２％以上とすることで、ＳＢＤの順方向電流が増加する。ＪＢＳ領域２４ｂの割合を１０％以下とすることで、ＭＯＳＦＥＴ２００のＳＢＤ領域における発熱量が抑制され、短絡耐量が向上する。
第１の面Ｐ１において、所定の領域に占めるＪＦＥＴ領域２４ａの割合は、第１の面Ｐ１において、所定の領域に占めるＪＢＳ領域２４ｂの割合より大きいことが好ましい。ＳＢＤ領域における発熱量が抑制され、短絡耐量が向上する。
ソース電極１２とボディコンタクト領域３２との第１の界面（図６中のＩ１）は、ソース電極１２とＳＢＤ領域との第２の界面（図８、図９中のＩ２）より深いことが好ましい。ＪＢＳ領域２４ｂの近傍の炭化珪素層１０の深い位置に、ソース電極１２が存在することで、短絡動作時にＳＢＤ領域に対する電流上昇が抑制される。よって、短絡耐量が向上する。
ＳＢＤ領域における発熱を抑制する観点から、第１の界面Ｉ１と第２の界面Ｉ２との深さの差（図９中のｄ１）は、０．１μｍ以上であることが好ましく、０．１５μｍ以上であることがより好ましい。
第１の界面Ｉ１の深さは、ソース領域２８とボディコンタクト領域３２との第３の界面（図６中のＩ３）の深さよりも深いことが好ましい。ＪＢＳ領域２４ｂの近傍の炭化珪素層１０の深い位置に、ソース電極１２が存在することで、短絡動作時にＳＢＤ領域に対する電流上昇が抑制される。よって、短絡耐量が向上する。
第１の界面Ｉ１とＪＢＳ領域２４ｂとの間の第２の方向の距離（図９中のｄ２）は、２．０μｍ以下であることが好ましく、１．５μｍ以下であることがより好ましく、１．０μｍ以下であることが更に好ましい。ＪＢＳ領域２４ｂから近い位置に、ソース電極１２が存在することで、短絡動作時にＳＢＤ領域に対する電流上昇が抑制される。よって、短絡耐量が向上する。
以上、第２の実施形態によれば、ＳＢＤに起因した短絡耐量の低下が抑制され、短絡耐量が向上するＭＯＳＦＥＴが実現する。
第１及び第２の実施形態では、ＳｉＣの結晶構造として４Ｈ－ＳｉＣの場合を例に説明したが、本発明は６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。また、炭化珪素層１０の表面に（０００１）面以外の面を適用することも可能である。
第１及び第２の実施形態では、第１導電型がｎ型、第２導電型がｐ型の場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
第１及び第２の実施形態では、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。また、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ ゲート絶縁層
１８ ゲート電極
２４ ドリフト領域（第１の炭化珪素領域）
２４ａ ＪＦＥＴ領域（第１の領域）
２４ｂ ＪＢＳ領域（第２の領域）
２６ａ 第１のボディ領域（第２の炭化珪素領域）
２６ｂ 第２のボディ領域（第３の炭化珪素領域）
２６ｃ 第３のボディ領域（第６の炭化珪素領域）
２８ ソース領域（第４の炭化珪素領域）
３２ ボディコンタクト領域（第５の炭化珪素領域）
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
Ｉ１ 第１の界面
Ｉ２ 第２の界面
ＬＳ１ 第１の線分
ＬＳ２ 第２の線分
ＭＬ１ 第１の中心線
ＭＬ２ 第２の中心線
ＭＰ１ 第１の中点
ＭＰ２ 第２の中点
Ｐ１ 第１の面
Ｐ２ 第２の面
ｄ１ 差
ｄ２ 距離
ｄｍｉｎ 最短距離
ｗ１ 第１の幅
ｗ２ 第２の幅

Claims (7)

  1. 第１の電極と、
    第２の電極と、
    第１の方向に延びるゲート電極と、
    前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極の側の前記第１の方向に平行な第１の面と、前記第２の電極の側の第２の面とを有する炭化珪素層であって、
    前記第１の面に接し前記ゲート電極と対向し前記第１の方向に延びる第１の領域と、前記第１の面に接し前記第１の電極と接する第２の領域と、を有する第１導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、少なくとも一部が前記第１の領域と前記第２の領域との間に挟まれ、前記ゲート電極に対向し、前記第１の電極に電気的に接続された第２導電型の第２の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第２の炭化珪素領域との間に前記第１の領域を挟み、前記ゲート電極に対向し、前記第１の電極に電気的に接続された第２導電型の第３の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第１の電極と電気的に接続された第１導電型の第４の炭化珪素領域と、
    を含む炭化珪素層と、
    前記ゲート電極と前記第２の炭化珪素領域との間、前記ゲート電極と前記第３の炭化珪素領域との間、及び、前記ゲート電極と前記第１の領域との間に設けられたゲート絶縁層と、
    を備え、
    前記第１の方向に垂直な第２の方向における、前記第１の領域の第１の幅は０．５μｍ以上１．２μｍ以下であり、
    前記第２の領域の前記第２の方向の第２の幅は０．５μｍ以上１．５μｍ以下であり、
    前記第１の面において、前記第１の領域の前記第２の方向の第１の中点を通り前記第１の方向に延びる第１の中心線の上で、前記第４の炭化珪素領域と前記第１の電極とが接する部分に対し前記第２の方向に位置する第１の線分と、
    前記第１の面において、前記第２の領域の前記第２の方向の第２の中点を通り前記第１の方向に延びる第２の中心線の上で、前記第２の領域と重なる第２の線分との間の最短距離は、前記第１の幅の３倍以上であり、
    前記炭化珪素層は、前記第１の電極と前記第２の炭化珪素領域との間に、前記第２の炭化珪素領域よりも第２導電型不純物濃度の高い第５の炭化珪素領域を、更に含み、
    前記第１の電極と前記第５の炭化珪素領域との第１の界面は、前記第１の電極と前記第２の領域との第２の界面より深い、半導体装置。
  2. 前記第１の面において、所定の領域に占める前記第１の領域の割合は２０％以下であり、
    前記第１の面において、前記所定の領域に占める前記第２の領域の割合は１０％以下である請求項１記載の半導体装置。
  3. 前記炭化珪素層は、前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第２の炭化珪素領域との間に前記第２の領域を挟み、前記ゲート電極に対向し、前記第１の電極に電気的に接続された第２導電型の第６の炭化珪素領域を、更に含む請求項１又は請求項２記載の半導体装置。
  4. 前記第２の領域は、前記第５の炭化珪素領域の前記第１の方向に位置する請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記第１の界面と前記第２の界面との深さの差は０．１μｍ以上である請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 前記第１の界面と前記第２の領域との間の距離は、０．５μｍ以上２．０μｍ以下である請求項１ないし請求項５いずれか一項記載の半導体装置。
  7. 第１の電極と、
    第２の電極と、
    第１の方向に延びるゲート電極と、
    前記第１の電極と前記第２の電極との間に設けられ、前記第１の電極の側の前記第１の方向に平行な第１の面と、前記第２の電極の側の第２の面とを有する炭化珪素層であって、
    前記第１の面に接し前記ゲート電極と対向し前記第１の方向に延びる第１の領域と、前記第１の面に接し前記第１の電極と接する第２の領域と、を有する第１導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、少なくとも一部が前記第１の領域と前記第２の領域との間に挟まれ、前記ゲート電極に対向し、前記第１の電極に電気的に接続された第２導電型の第２の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に設けられ、前記第２の炭化珪素領域との間に前記第１の領域を挟み、前記ゲート電極に対向し、前記第１の電極に電気的に接続された第２導電型の第３の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に設けられ、前記第１の電極と電気的に接続された第１導電型の第４の炭化珪素領域と、
    を含む炭化珪素層と、
    前記ゲート電極と前記第２の炭化珪素領域との間、前記ゲート電極と前記第３の炭化珪素領域との間、及び、前記ゲート電極と前記第１の領域との間に設けられたゲート絶縁層と、
    を備え、
    前記第１の方向に垂直な第２の方向における、前記第１の領域の第１の幅は０．５μｍ以上１．２μｍ以下であり、
    前記第２の領域の前記第２の方向の第２の幅は０．５μｍ以上１．５μｍ以下であり、
    前記第１の面において、前記第１の領域の前記第２の方向の第１の中点を通り前記第１の方向に延びる第１の中心線の上で、前記第４の炭化珪素領域と前記第１の電極とが接する部分に対し前記第２の方向に位置する第１の線分と、
    前記第１の面において、前記第２の領域の前記第２の方向の第２の中点を通り前記第１の方向に延びる第２の中心線の上で、前記第２の領域と重なる第２の線分との間の最短距離は、前記第１の幅の３倍以上であり、
    前記炭化珪素層は、前記第１の電極と前記第２の炭化珪素領域との間に、前記第２の炭化珪素領域よりも第２導電型不純物濃度の高い第５の炭化珪素領域を、更に含み、
    前記第１の電極と前記第５の炭化珪素領域との第１の界面は、前記第４の炭化珪素領域と前記第５の炭化珪素領域との第３の界面より深い、半導体装置。
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