JPWO2019077877A1 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JPWO2019077877A1
JPWO2019077877A1 JP2019549135A JP2019549135A JPWO2019077877A1 JP WO2019077877 A1 JPWO2019077877 A1 JP WO2019077877A1 JP 2019549135 A JP2019549135 A JP 2019549135A JP 2019549135 A JP2019549135 A JP 2019549135A JP WO2019077877 A1 JPWO2019077877 A1 JP WO2019077877A1
Authority
JP
Japan
Prior art keywords
silicon carbide
region
carbide semiconductor
gate
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019549135A
Other languages
English (en)
Other versions
JP6919713B2 (ja
Inventor
保幸 星
保幸 星
悠一 橋爪
悠一 橋爪
熊田　恵志郎
恵志郎 熊田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2019077877A1 publication Critical patent/JPWO2019077877A1/ja
Application granted granted Critical
Publication of JP6919713B2 publication Critical patent/JP6919713B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/765—Making of isolation regions between components by field effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

炭化珪素半導体装置は、第１導電型の炭化珪素半導体基板（１）のおもて面に設けられた第１導電型の第１半導体層（２）と、第２導電型の第２半導体層（３）と、第１導電型の第１半導体領域（４）と、ゲート絶縁膜（６）を介して設けられたストライプ形状のゲート電極（８）と、を備える。また、第１電極（１０）と、第２電極（１４）と、オン状態の時に主電流が流れる表面が矩形の活性領域（２０１）の周囲を囲む終端領域（２０２）まで延在する第２導電型の第２半導体領域（１２）と、ゲート電極（８）と電気的に接続するゲートランナー（１１）と、を備える。第２半導体領域（１２）は、矩形の活性領域（２０１）の４辺方向に延在し、矩形の活性領域（２０１）の端部の断面形状は、４辺とも同様の形状を有する。

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他の、シリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。
このような高耐圧半導体装置では、素子構造が形成されオン状態のときに電流が流れる活性領域だけでなく、活性領域の周囲を囲んで耐圧を保持するエッジ終端領域にも高電圧が印加され、エッジ終端領域に電界が集中する。高耐圧半導体装置の耐圧は、半導体の不純物濃度、厚さおよび電界強度によって決定され、このように半導体固有の特長によって決定される破壊耐量は活性領域からエッジ終端領域にわたって等しい。このため、エッジ終端領域での電界集中によりエッジ終端領域に破壊耐量を超えた電気的負荷がかかり破壊に至る虞がある。すなわち、エッジ終端領域での破壊耐量で高耐圧半導体装置の耐圧が律速されてしまう。
図１６は、従来の炭化珪素半導体装置の構造を示す上面図である。炭化珪素半導体装置として、炭化珪素ＭＯＳＦＥＴ（以下、ＳｉＣ−ＭＯＳＦＥＴ）を例にしている。ＳｉＣ−ＭＯＳＦＥＴは、活性領域２１１にストライプ形状のゲート電極１０８が設けられ、活性領域２１１の端部（活性領域２１１がエッジ終端領域２１２と接する部分）にゲート電極１０８をゲート電極パッド１１６に接続するゲートランナー１１１が設けられている。なお、図１６は、活性領域２１１のソース電極（不図示）を除去した上面図である。
また、図１７は、従来の炭化珪素半導体装置の構成を示す断面図である。図１７に示すように、ＳｉＣ−ＭＯＳＦＥＴは、ｎ+型炭化珪素基板１０１のおもて面にｎ-型炭化珪素エピタキシャル層１０２が堆積され、ｎ-型炭化珪素エピタキシャル層１０２の表面にｐ型ベース層１０３、ｐ型領域１１２が選択的に設けられる。また、ｐ型ベース層１０３の表面にｎ+型ソース領域１０４、ｐ++型コンタクト領域１０５が選択的に設けられる。
ｐ型ベース層１０３およびｎ+型ソース領域１０４との表面に、ゲート絶縁膜１０６を介してストライプ形状のゲート電極１０８が設けられている。また、ｎ-型炭化珪素エピタキシャル層１０２、ｐ++型コンタクト領域１０５およびｎ+型ソース領域１０４の表面に、ソース電極１１０が設けられている。また、ｎ+型炭化珪素基板１０１の裏面には、ドレイン電極１１４が設けられている。ｐ型領域１１２は、横方向に電荷を引く抜くための引き抜き領域であり、図１６に示すようにゲート電極１０８と平行な活性領域２１１の端部に設けられている。
また、ｐ型領域１１２は、横方向に電荷を引く抜くための領域であり、図１６に示すようにゲート電極１０８と平行な活性領域２１１の端部に設けられる。ｐ型領域１１２の表面には、絶縁膜１０７、層間絶縁膜１０９、ゲートランナー１１１が設けられる。ゲートランナー１１１は、絶縁膜１０７、層間絶縁膜１０９によりｐ型領域１１２と絶縁されゲート電極パッド１１６と接続される。
また、ゲート電極がセル構造のＳｉＣ−ＭＯＳＦＥＴにおいて、第１ウェル領域の境界の形状が凹形状である箇所に、上部から見て第１ウェル領域の境界の形状が直線状である箇所より、第１ウェル領域の周りの境界の単位長さ当たりにウェルコンタクトホールを多く配置する半導体装置が公知である（例えば、特許文献１参照）。これにより、第１ウェル領域の境界の形状が凹形状である箇所におけるソースパッドと第１ウェル領域との間の抵抗を低減でき、スイッチング時に変位電流が流れることによって発生する電圧を低下させることができる。
特開２０１１−６１０６４号公報
ここで、ＳｉＣ−ＭＯＳＦＥＴでは、１ｋＶ以上の高電圧領域においても低い導通損失を得ることができ、また、ユニポーラ素子であるので高速動作が可能であり、高速スイッチングによりスイッチング損失を低減できるので、インバータ動作時の損失をより一層低減することができる。
ＳｉＣ−ＭＯＳＦＥＴをオン状態からオフ状態にスイッチングするときに、ＳｉＣ−ＭＯＳＦＥＴのドレイン電圧、すなわち、ドレイン電極１１４の電圧が急激に上昇し、場合によっては数百Ｖ程度にまで達することがある。例えば、１２００Ｖ定格のＳｉＣ−ＭＯＳＦＥＴは、インバータで使用する場合、６００〜８００Ｖの電圧が印加され、１０Ａ、２０Ａの電流が流れる。オン状態からオフ状態にスイッチングするとき、５倍、１０倍の電流が流れる。このドレイン電圧の上昇により、オフ状態時になるとｐ型ベース層１０３とｎ-型炭化珪素エピタキシャル層１０２との間にできる空乏層容量を介して、ドレイン電極１１４側とソース電極１１０側とにそれぞれ変位電流が発生する。
ＳｉＣは、Ｓｉよりも臨界電界が高いため、１２００Ｖ定格のＳｉＣ−ＭＯＳＦＥＴでは、ｐ型ベース層１０３とｎ-型炭化珪素エピタキシャル層１０２とを合わせた膜厚をＳｉ−ＭＯＳＦＥＴの１０分の１程度にすることができる。このため、空乏層の幅も減少するため、ドレイン電圧Ｖの時間ｔに対する変動ｄＶ／ｄｔが大きくなり、これに対応して変位電流が大きくなる。
このようにして発生した変位電流は、ドレイン電極１１４側に発生したものはそのままドレイン電極１１４に流れるが、ソース電極１１０側に発生したものは、ｐ型ベース層１０３、ｐ++型コンタクト領域１０５またはｐ型領域１１２を経由してソース電極１１０にまで流れる。
ここで、ＳｉＣ−ＭＯＳＦＥＴの活性領域２０１のｐ型ベース層１０３の面積に対して活性領域２０１端部のｐ型領域１１２の面積は非常に大きいので、ｐ型領域１１２に変位電流が流れると、面積が大きなｐ型領域１１２自体にある程度大きな抵抗値の抵抗があるために、ｐ型領域１１２内に無視し得ない値の電圧が発生する。その結果、ｐ型領域１１２がソース電極１１０（通常アース電位に接続される）と電気的に接続されている箇所（コンタクトホール）から平面方向の距離が大きなｐ型領域１１２内の位置では比較的大きな電位が発生することになる。この電位は、変位電流が大きくなる程大きくなり、ｄＶ／ｄｔが大きくなる程大きくなる。
このため、ＳｉＣ−ＭＯＳＦＥＴを１ｋＶ以上の高電圧領域動作で例えば１０Ｖ／ｎｓｅｃ以上の高速スイッチングで動作させると、ｐ型領域１１２に高い電圧が発生し、その高電圧による高電界によってゲート絶縁膜１０６が破壊される場合がある。
この発明は、上述した従来技術による問題点を解消するため、大きな電圧の変動が発生した際のエッジ終端領域の破壊耐量を改善した炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に、オン状態の時に主電流が流れる表面が矩形の活性領域の周囲を囲む終端領域まで延在する第２導電型の第２半導体領域が設けられる。前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介してストライプ形状のゲート電極が設けられる。前記第１半導体領域と前記第２半導体層の表面に第１電極が設けられる。前記炭化珪素半導体基板の裏面に第２電極が設けられる。前記ゲート電極と電気的に接続するゲートランナーが設けられる。また、前記第２半導体領域は、前記矩形の活性領域の４辺方向に延在し、前記矩形の活性領域の端部の断面形状は、４辺とも同様の形状を有する。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記ゲート電極と前記ゲートランナーとを接続するゲートコンタクト領域を備え、前記ゲートコンタクト領域が、前記矩形の活性領域の４辺に少なくとも一つ設けられている。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記矩形の活性領域には、端部が長い辺と端部が短い辺があり、前記長い辺には、前記短い辺より前記ゲートコンタクト領域が多く設けられていることを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記矩形の活性領域には、端部が長い辺と端部が短い辺があり、前記長い辺に設けられた前記ゲートコンタクト領域は、前記短い辺に設けられた前記ゲートコンタクト領域より面積が広いことを特徴とする。
また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記矩形の活性領域の４辺に前記ゲートランナーと接続するゲートパッドが設けられていることを特徴とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程を行う。次に、前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に、オン状態の時に主電流が流れる表面が矩形の活性領域の周囲を囲む終端領域まで延在する第２導電型の第２半導体領域を形成する第４工程を行う。次に、前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介してストライプ形状のゲート電極を形成する第５工程を行う。次に、前記第１半導体領域と前記第２半導体層の表面に第１電極を形成する第６工程を行う。次に、前記炭化珪素半導体基板の裏面に第２電極を形成する第７工程を行う。次に、前記ゲート電極と電気的に接続するゲートランナーを形成する第８工程を行う。前記第４工程では、前記第２半導体領域を、前記矩形の活性領域の４辺方向に延在させ、前記矩形の活性領域の端部の断面形状を、４辺とも同様の形状とする。
上述した発明によれば、ｐ型領域（第２導電型の第２半導体領域）が活性領域の矩形の４辺方向に延在され、活性領域の端部の断面形状は、４辺とも同様の形状を有している。これにより、アバランシェ電流が発生しても、４辺方向に均等にアバランシェ電流を分配することができ、電界が集中して電界が高くなることがなくなる。このため、エッジ終端領域の耐圧を保持する動作が機能し、破壊されにくくなり、エッジ終端領域の破壊耐量が改善される。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、大きな電圧の変動が発生した際のエッジ終端領域の破壊耐量が改善されるという効果を奏する。
図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す上面図である。 図２は、実施の形態にかかる炭化珪素半導体装置の構造を示す図１のＡ−Ａ’部分の断面図である。 図３は、実施の形態にかかる炭化珪素半導体装置の構造を示す図１のＢ１−Ｂ１’部分およびＢ２−Ｂ２’部分の断面図である。 図４は、実施の形態にかかる炭化珪素半導体装置の構造を示す図１のＣ１−Ｃ１’部分およびＣ２−Ｃ２’部分の断面図である。 図５は、実施の形態にかかる炭化珪素半導体装置の構造を示す他の上面図である（その１）。 図６は、実施の形態にかかる炭化珪素半導体装置の構造を示す他の上面図である（その２）。 図７は、実施の形態にかかる炭化珪素半導体装置の構造を示す他の上面図である（その３）。 図８は、実施の形態にかかる炭化珪素半導体装置の構造を示す他の上面図である（その４）。 図９は、実施の形態にかかる炭化珪素半導体装置の構造を示す他の上面図である（その５）。 図１０は、実施の形態にかかる炭化珪素半導体装置の構造を示す他の上面図である（その６）。 図１１は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 図１２は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 図１３は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 図１４は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。 図１５は、実施の形態にかかるトレンチ型の炭化珪素ＭＯＳＦＥＴの構造を示す断面図である。 図１６は、従来の炭化珪素半導体装置の構造を示す上面図である。 図１７は、従来の炭化珪素半導体装置の構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す上面図である。図２は、実施の形態にかかる炭化珪素半導体装置の構造を示す図１のＡ−Ａ’部分の断面図である。
図１および図２に示すように、実施の形態にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体（以下、炭化珪素半導体基体（半導体基板（半導体チップ））とする）４０に、活性領域２０１と、活性領域２０１の周囲を囲むエッジ終端領域２０２と、を備える。活性領域２０１は、オン状態のときに電流が流れる領域である。エッジ終端領域２０２は、ドリフト領域の基体おもて面側の電界を緩和し耐圧を保持する領域である。なお、図１は、活性領域２０１の後述するソース電極１０を除去した上面図である。
炭化珪素半導体基体４０のおもて面側には、ＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。具体的には、炭化珪素からなるｎ+型炭化珪素基板（第１導電型の炭化珪素半導体基板）１のおもて面上に、炭化珪素からなるｎ-型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２を積層してなる。活性領域２０１において、ｎ-型炭化珪素エピタキシャル層２の、ｎ型炭化珪素基板１側に対して反対側（基体おもて面側）の表面層には、ｐ型ベース層（第２導電型の第２半導体層）３と、エッジ終端領域２０２まで延在するｐ型領域（第２導電型の第２半導体領域）１２とが選択的に設けられている。
ｐ型ベース層３の表面には、ｎ+型ソース領域（第１導電型の第１半導体領域）４およびｐ++型コンタクト領域５が設けられている。また、ｎ+型ソース領域４およびｐ++型コンタクト領域５は互いに接する。ｎ+型ソース領域４は、ｐ++型コンタクト領域５の外周に配置されている。
また、ｐ型ベース層３の、ｎ+型ソース領域４とｎ-型炭化珪素エピタキシャル層２とに挟まれた部分の表面には、ゲート絶縁膜６を介してゲート電極８が設けられている。ゲート電極８は、ゲート絶縁膜６を介して、ｎ-型炭化珪素エピタキシャル層２の表面に設けられていてもよい。
層間絶縁膜９は、炭化珪素半導体基体４０のおもて面側の全面に、ゲート電極８を覆うように設けられている。ソース電極（第１電極）１０は、層間絶縁膜９に開口されたコンタクトホールを介して、ｎ+型ソース領域４およびｐ++型コンタクト領域５に接する。ソース電極１０は、層間絶縁膜９によって、ゲート電極８と電気的に絶縁されている。ソース電極１０上には、電極パッド（不図示）が設けられている。
また、活性領域２０１の端部（図２のＡ’側）には、ｐ型領域１２の表面に、絶縁膜７、層間絶縁膜９によりｐ型領域１２と絶縁したゲートランナー１１が設けられる。ゲートランナー１１は、ポリシリコンを有する配線または金属配線であってよい。また、ゲートランナー１１は、ゲート電極パッド１６に電気的に接続し、ゲート電極８の端部に層間絶縁膜９に開けたコンタクトホールを介してゲート電極８と電気的に接続する。
図１に示すように、活性領域２０１およびエッジ終端領域２０２は表面が矩形の形状を有する。従来構造の炭化珪素半導体装置では、ｐ型領域１１２はゲート電極１０８と平行な活性領域２０１の端部に設けられていた（図１６参照）。これに対して、実施の形態の炭化珪素半導体装置では、ｐ型領域１２は矩形の４辺方向に延在し、ｐ型領域１２はゲート電極８と平行な活性領域２０１の端部およびゲート電極８と垂直な活性領域２０１の端部に設けられている。このため、活性領域２０１の端部の断面形状は、４辺とも同様の形状を有している。
図３は、実施の形態にかかる炭化珪素半導体装置の構造を示す図１のＢ１−Ｂ１’部分およびＢ２−Ｂ２’部分の断面図である。また、図４は、実施の形態にかかる炭化珪素半導体装置の構造を示す図１のＣ１−Ｃ１’部分およびＣ２−Ｃ２’部分の断面図である。図３、図４に示すように、活性領域２０１の端部のｘ軸方向の断面形状は、活性領域２０１の端部のｙ軸方向の断面形状と同様の形状を有している。
このように、ｐ型領域１２を４辺方向に延在することで、大きな電圧の変動が発生し、エッジ終端領域２０２に特異な電界、高速な電界が印加されて、エッジ終端領域２０２に大きなアバランシェ電流が発生しても、電荷引き抜きの機能を有するｐ型領域１２がアバランシェ電流を４辺方向に均等に分配することができる。これにより、アバランシェ電流が発生した際に、エッジ終端領域２０２にさらに電界が集中して電界が高くなることなく、発生したキャリアを引き抜くことができる。このため、エッジ終端領域２０２の耐圧を保持する動作が機能し、破壊されにくくなり、エッジ終端領域の破壊耐量が改善される。具体的には、ｐ型領域１２を４辺方向に延在することで従来よりもエッジ終端領域の破壊耐量が２倍以上になる。
また、図１に示すように、ゲート電極８はストライプ形状を有する。ゲート電極８は、ゲートランナー１１を介してゲート電極パッド１６に接続されているが、実施の形態では、ゲート電極８のストライプ形状の端部にもｐ型領域１２が設けられている。このため、ｐ型領域１２の内側（活性領域２０１側）に第２のゲートランナー１３が設けられ、ゲート電極８は第２のゲートランナー１３を介して、ゲート電極パッド１６に接続されている。なお、第２のゲートランナー１３は、ゲートコンタクト領域１５を介してゲートランナー１１に接続されている。
また、ゲートコンタクト領域１５は、矩形の４辺中のすべての辺に設けられている。このようにすることで、ゲート電極８とゲート電極パッド１６との距離の差を小さくして、ゲート電極８に流れる電流の遅延を少なくすることができる。
実施の形態にかかる炭化珪素半導体装置は、ドレイン領域となるｎ+型炭化珪素基板１のｎ-型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体４０の裏面）には、ドレイン電極（第２電極）１４が設けられている。また、外部装置と接続するためのドレイン電極パッド（不図示）が設けられている。
図２では、２つのＭＯＳ構造のみを図示しているが、複数のＭＯＳ構造が並列に配置されていてもよい。
図５〜図１０は、実施の形態にかかる炭化珪素半導体装置の構造を示す他の上面図である。図５、図６の構造では、ゲートコンタクト領域１５は、活性領域２０１の矩形の４辺中の２辺のみに設けられている。この場合、図５のように、ゲートコンタクト領域１５を矩形のｘ軸方向の辺とｙ軸方向の辺に配置してもよいし、図６のように、矩形の対向する辺（図６ではｘ軸の辺）に配置してもよい。なお、図５、図６の構造では、ゲートコンタクト領域１５の数が少なくなり、ゲートコンタクト領域１５を形成する工程を省略することができる。また、図５、図６では２辺のみに設けられているが、活性領域２０１の矩形の４辺中の３辺にゲートコンタクト領域１５を設ける構造にしてもよい。
また、図７、図８は、活性領域２０１の矩形が長方形の場合の例である。図７、図８では、ｙ軸方向の辺がｘ軸方向の辺より長い例を示している。このような構造では、ｙ軸方向の長い辺には、ｘ軸方向の短い辺よりもゲートコンタクト領域１５が多く設けられている。または、ｙ軸方向の長い辺のゲートコンタクト領域１５は、ｘ軸方向の短い辺のゲートコンタクト領域１５より面積が広くなっている。
図７の例では、ｙ軸方向の辺には２つのゲートコンタクト領域１５が設けられ、ｘ軸方向の辺には１つのゲートコンタクト領域１５が設けられている。このような構造とすることで、ｙ軸方向の辺が長くなっても、ゲートコンタクト領域１５とゲート電極８との距離が長くなることを防ぎ、ゲート電極８に流れる電流の遅延が生じないようにすることができる。なお、図７は一例であって、ｙ軸方向の辺のゲートコンタクト領域１５は２つよりも多くあってもよいし、ｘ軸方向の辺のゲートコンタクト領域１５は１つよりも多くあってもよい。
また、図８の例では、ｙ軸方向の辺には、ｘ軸方向の辺のゲートコンタクト領域１５よりも面積が広いゲートコンタクト領域１５が設けられている。このような構造とすることで、ｙ軸方向の辺が長くなっても、ゲート電極８の電流が狭いゲートコンタクト領域１５に集中して電界が高くなることを防ぐことができる。
また、図７、図８の構造を組み合わせることも可能である。つまり、ｙ軸方向の長い辺には、ｘ軸方向の短い辺よりもゲートコンタクト領域１５が多く設け、ｙ軸方向の辺に設けたゲートコンタクト領域１５の面積を、ｘ軸方向の辺に設けたゲートコンタクト領域１５の面積より広くする。この場合、ｙ軸方向の辺に設けたゲートコンタクト領域１５の面積をすべて広くしなくてもよい。
なお、図７、図８の例では、ゲート電極８はｘ軸方向の短い辺と平行に設けられているが、ゲート電極８をｙ軸方向の長い辺と平行に設けた構造であってもよい。この場合も、ゲートコンタクト領域１５の数、面積は、図７、図８の場合と同様に、ｙ軸方向の長い辺では数が多く、面積を広くすることが好ましい。
図９の例は、活性領域２０１の矩形の各辺にゲート電極パッド１６を設けた例である。各辺にゲート電極パッド１６を設けることにより、ゲート電極パッド１６とゲート電極８との距離が長くなることを防ぎ、ゲート電極８に流れる電流の遅延が生じないようにすることができる。なお、図７、図８のように、長い辺があるとき長い辺にゲート電極パッド１６の数を多く、またはゲート電極パッド１６の面積を広く設けるようにしてもよい。この場合もゲート電極パッド１６とゲート電極８との距離が長くなることを防ぐことができる。
図１０の例は、ゲートランナー１１を活性領域２０１の中央に設けた場合である。このように、ゲートコンタクト領域１５を各辺に設けず、ソース電極１０とゲートランナー１１とを中央部で接続するような形態も可能である。
（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図１１〜図１４は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。
まず、例えば２×１０19／ｃｍ3程度の不純物濃度で窒素（Ｎ2）がドーピングされたｎ+型炭化珪素基板１を用意する。ｎ+型炭化珪素基板１は、主面が例えば、＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってもよい。次に、ｎ+型炭化珪素基板１の（０００−１）面上に、１．０×１０16／ｃｍ3の不純物濃度で窒素がドーピングされた厚さ１０μｍ程度のｎ-型炭化珪素エピタキシャル層２を成長させる。ここで、図１１に示される構造となる。
次に、フォトリソグラフィおよびエッチングによりイオン注入用の酸化膜マスクを形成し、イオン注入によってｎ-型炭化珪素エピタキシャル層２の表面層に、ｐ型ベース層３およびｐ型領域１２を選択的に形成する。このイオン注入では、例えば、ドーパントをアルミニウム（Ａｌ）とし、ｐ型ベース層３およびｐ型領域１２の不純物濃度が１×１０16〜１×１０18／ｃｍ3となるようにドーズ量を設定してもよい。また、ｐ型領域１２は、活性領域２０１から４辺方向にエッジ終端領域２０２まで延在させる。ここで、図１２に示される構造となる。
次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース層３の表面層に、ｎ+型ソース領域４を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース層３の表面層に、ｐ++型コンタクト領域５を選択的に形成する。例えば、ドーパントをアルミニウムとし、ｐ++型コンタクト領域５の不純物濃度が１×１０17〜１×１０19／ｃｍ3となるようにドーズ量を設定してもよい。ここで、図１３に示される構造となる。
また、ｎ+型ソース領域４、ｐ++型コンタクト領域５を形成する順序は種々変更可能である。
次に、ｐ型ベース層３、ｎ+型ソース領域４、ｐ++型コンタクト領域５およびｐ型領域１２を活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、それぞれ１６２０℃および２分間であってもよい。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化してもよいし、イオン注入を行うたびに熱処理を行って活性化してもよい。
次に、炭化珪素半導体基体４０のおもて面側を熱酸化し、ゲート絶縁膜６、絶縁膜７となる酸化膜を形成する。この熱酸化は、酸素（Ｏ2）と水素（Ｈ2）の混合雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、ｐ型ベース層３およびｎ-型炭化珪素エピタキシャル層２の表面に形成された各領域が絶縁膜７、ゲート絶縁膜６で覆われる。
次に、ゲート絶縁膜６上に、ゲート電極８として、例えばリン（Ｐ）がドープされた多結晶シリコン層（ポリシリコン（ｐｏｌｙ−Ｓｉ）層）を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐ型ベース層３の、ｎ+型ソース領域４とｎ-型炭化珪素エピタキシャル層２とに挟まれた部分上に多結晶シリコン層を残す。このとき、ｎ-型炭化珪素エピタキシャル層２上に多結晶シリコン層を残してもよい。
次に、ゲート絶縁膜６、絶縁膜７を覆うように、層間絶縁膜９として例えばリンガラス（ＰＳＧ：Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を成膜する。層間絶縁膜９の厚さは１．０μｍであってもよい。次に、層間絶縁膜９、ゲート絶縁膜６および絶縁膜７をパターニングして選択的に除去してコンタクトホールを形成し、ｎ+型ソース領域４およびｐ++型コンタクト領域５を露出させる。次に、層間絶縁膜９を平坦化するための熱処理（リフロー）を行う。ここで、図１４に示される構造となる。
次に、ゲート電極８上の層間絶縁膜９の表面に、ソース電極１０を成膜する。このとき、コンタクトホール内にもソース電極１０を埋め込み、ｎ+型ソース領域４およびｐ++型コンタクト領域５とソース電極１０とを接触させる。次に、コンタクトホール以外のソース電極１０を選択的に除去する。次に、ゲートランナー１１を成膜してパターニングする。
次に、ｎ+型炭化珪素基板１の表面（炭化珪素半導体基体４０の裏面）に、ドレイン電極１４として例えばニッケル膜を成膜する。そして、例えば９７０℃の温度で熱処理し、ｎ+型炭化珪素基板１とドレイン電極１４とのオーミック接合を形成する。次に、例えばスパッタ法によって、炭化珪素半導体基体４０のおもて面の全面にソース電極１０および層間絶縁膜９を覆うように、ゲート電極パッド（不図示）およびソース電極パッドとなる電極パッドを堆積する。電極パッドの層間絶縁膜９上の部分の厚さは、例えば５μｍであってもよい。電極パッドは、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）で形成してもよい。次に、電極パッドを選択的に除去する。
次に、ドレイン電極１４の表面に、ドレイン電極パッドとして例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。次に、保護膜を表面に形成してもよい。これにより、図１、図２に示す炭化珪素半導体装置が完成する。
上記実施の形態では、プレーナ型の炭化珪素ＭＯＳＦＥＴを例に説明してきたが、本発明は、トレンチ型の炭化珪素ＭＯＳＦＥＴにも適用可能である。図１５は、実施の形態にかかるトレンチ型の炭化珪素ＭＯＳＦＥＴの構造を示す断面図である。
図１５において、符号２１〜３２、３８は、それぞれｎ+型炭化珪素基板、ｎ-型ドリフト層、第１ｐ+型領域、第２ｐ+型領域、ｎ型領域、ｐ型ベース層、ｎ+型ソース領域、ｐ+型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極、トレンチである。このようなトレンチゲート構造のような縦型ＭＯＳＦＥＴは、ゲート電極３０がストライプ形状に設けられる。
また、トレンチ型の炭化珪素ＭＯＳＦＥＴの上面図は、プレーナ型の炭化珪素ＭＯＳＦＥＴと同様であるために記載は省略する。このようなトレンチ型の炭化珪素ＭＯＳＦＥＴでも、活性領域の端部で第２ｐ+型領域２４を４辺方向に延在することで、プレーナ型の炭化珪素ＭＯＳＦＥＴと同様の効果が得られる。
以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、ｐ型領域が活性領域の矩形の４辺方向に延在され、活性領域の端部の断面形状は、４辺とも同様の形状を有している。これにより、アバランシェ電流が発生しても、４辺方向に均等にアバランシェ電流を分配することができ、電界が集中して電界が高くなることがなくなる。このため、エッジ終端領域の耐圧を保持する動作が機能し、破壊されにくくなり、エッジ終端領域の破壊耐量が改善される。
以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。
また、本発明の実施の形態では、プレーナ型およびトレンチ型ＭＯＳＦＥＴを例に説明したが、これに限らず、ストライプ形状のゲート電極を有するＩＧＢＴなどのＭＯＳ型半導体装置など様々な構成の半導体装置に適用可能である。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明したが、窒化ガリウム（ＧａＮ）など炭化珪素以外のワイドバンドギャップ半導体を用いた場合においても同様の効果が得られる。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１、１０１ ｎ+型炭化珪素基板
２、１０２ ｎ-型炭化珪素エピタキシャル層
３、１０３ ｐ型ベース層
４、１０４ ｎ+型ソース領域
５、１０５ ｐ++型コンタクト領域
６、１０６ ゲート絶縁膜
７、１０７ 絶縁膜
８、１０８ ゲート電極
９、１０９ 層間絶縁膜
１０、１１０ ソース電極
１１、１１１ ゲートランナー
１２、１１２ ｐ型領域
１３ 第２のゲートランナー
１４、１１４ ドレイン電極
１５ ゲートコンタクト領域
１６、１１６ ゲート電極パッド
２１ ｎ+型炭化珪素基板
２２ ｎ-型ドリフト層
２３ 第１ｐ+型領域
２４ 第２ｐ+型領域
２５ ｎ型領域
２６ ｐ型ベース層
２７ ｎ+型ソース領域
２８ ｐ+型コンタクト領域
２９ ゲート絶縁膜
３０ ゲート電極
３１ 層間絶縁膜
３２ ソース電極
３８ トレンチ
４０ 炭化珪素半導体基体
２０１、２１１ 活性領域
２０２、２１２ エッジ終端領域
ここで、ＳｉＣ−ＭＯＳＦＥＴの活性領域２１１のｐ型ベース層１０３の面積に対して活性領域２１１端部のｐ型領域１１２の面積は非常に大きいので、ｐ型領域１１２に変位電流が流れると、面積が大きなｐ型領域１１２自体にある程度大きな抵抗値の抵抗があるために、ｐ型領域１１２内に無視し得ない値の電圧が発生する。その結果、ｐ型領域１１２がソース電極１１０（通常アース電位に接続される）と電気的に接続されている箇所（コンタクトホール）から平面方向の距離が大きなｐ型領域１１２内の位置では比較的大きな電位が発生することになる。この電位は、変位電流が大きくなる程大きくなり、ｄＶ／ｄｔが大きくなる程大きくなる。

Claims (6)

  1. 第１導電型の炭化珪素半導体基板と、
    前記炭化珪素半導体基板のおもて面に設けられた、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に設けられた、オン状態の時に主電流が流れる表面が矩形の活性領域の周囲を囲む終端領域まで延在する第２導電型の第２半導体領域と、
    前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介して設けられたストライプ形状のゲート電極と、
    前記第１半導体領域と前記第２半導体層の表面に設けられた第１電極と、
    前記炭化珪素半導体基板の裏面に設けられた第２電極と、
    前記ゲート電極と電気的に接続するゲートランナーと、
    を備え、
    前記第２半導体領域は、前記矩形の活性領域の４辺方向に延在し、
    前記矩形の活性領域の端部の断面形状は、４辺とも同様の形状を有することを特徴とする炭化珪素半導体装置。
  2. 前記ゲート電極と前記ゲートランナーとを接続するゲートコンタクト領域を備え、
    前記ゲートコンタクト領域が、前記矩形の活性領域の４辺に少なくとも一つ設けられていることを特徴とする請求項１に記載の炭化珪素半導体装置。
  3. 前記矩形の活性領域には、端部が長い辺と端部が短い辺があり、
    前記長い辺には、前記短い辺より前記ゲートコンタクト領域が多く設けられていることを特徴とする請求項２に記載の炭化珪素半導体装置。
  4. 前記矩形の活性領域には、端部が長い辺と端部が短い辺があり、
    前記長い辺に設けられた前記ゲートコンタクト領域は、前記短い辺に設けられた前記ゲートコンタクト領域より面積が広いことを特徴とする請求項２または３に記載の炭化珪素半導体装置。
  5. 前記矩形の活性領域の４辺に前記ゲートランナーと接続するゲートパッドが設けられていることを特徴とする請求項１〜４のいずれか一つに記載の炭化珪素半導体装置。
  6. 第１導電型の炭化珪素半導体基板のおもて面に、前記炭化珪素半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
    前記第１半導体層の、前記炭化珪素半導体基板側に対して反対側の表面に第２導電型の第２半導体層を形成する第２工程と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第３工程と、
    前記第２半導体層の、前記炭化珪素半導体基板側に対して反対側の表面層に選択的に、オン状態の時に主電流が流れる表面が矩形の活性領域の周囲を囲む終端領域まで延在する第２導電型の第２半導体領域を形成する第４工程と、
    前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介してストライプ形状のゲート電極を形成する第５工程と、
    前記第１半導体領域と前記第２半導体層の表面に第１電極を形成する第６工程と、
    前記炭化珪素半導体基板の裏面に第２電極を形成する第７工程と、
    前記ゲート電極と電気的に接続するゲートランナーを形成する第８工程と、
    を含み、
    前記第４工程では、前記第２半導体領域を、前記矩形の活性領域の４辺方向に延在させ、前記矩形の活性領域の端部の断面形状を、４辺とも同様の形状とすることを特徴とする炭化珪素半導体装置の製造方法。
JP2019549135A 2017-10-17 2018-08-23 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Active JP6919713B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017201312 2017-10-17
JP2017201312 2017-10-17
PCT/JP2018/031238 WO2019077877A1 (ja) 2017-10-17 2018-08-23 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPWO2019077877A1 true JPWO2019077877A1 (ja) 2020-04-02
JP6919713B2 JP6919713B2 (ja) 2021-08-18

Family

ID=66174399

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019549135A Active JP6919713B2 (ja) 2017-10-17 2018-08-23 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Country Status (3)

Country Link
US (1) US10930775B2 (ja)
JP (1) JP6919713B2 (ja)
WO (1) WO2019077877A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069772B2 (en) * 2018-12-14 2021-07-20 General Electric Company Techniques for fabricating planar charge balanced (CB) metal-oxide-semiconductor field-effect transistor (MOSFET) devices
JP2022094676A (ja) * 2020-12-15 2022-06-27 東芝デバイス＆ストレージ株式会社 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032736A (ja) * 2002-06-10 2005-02-03 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2011054813A (ja) * 2009-09-03 2011-03-17 Toyota Motor Corp 縦型半導体装置
JP2011171487A (ja) * 2010-02-18 2011-09-01 Tokyo Electron Ltd 基板裏面平坦化方法
JP2012256662A (ja) * 2011-06-08 2012-12-27 Yoshitaka Sugawara 半導体素子および半導体装置
JP2015095578A (ja) * 2013-11-13 2015-05-18 三菱電機株式会社 半導体装置及びその製造方法
JP2016009728A (ja) * 2014-06-23 2016-01-18 トヨタ自動車株式会社 半導体装置
WO2016047438A1 (ja) * 2014-09-26 2016-03-31 三菱電機株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5321377B2 (ja) 2009-09-11 2013-10-23 三菱電機株式会社 電力用半導体装置
JP5777319B2 (ja) 2010-10-27 2015-09-09 三菱電機株式会社 半導体装置
US8836028B2 (en) * 2011-04-27 2014-09-16 Fairchild Semiconductor Corporation Superjunction structures for power devices and methods of manufacture
DE102014119466A1 (de) * 2014-12-22 2016-06-23 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen und gateverbinderstruktur

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032736A (ja) * 2002-06-10 2005-02-03 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP2011054813A (ja) * 2009-09-03 2011-03-17 Toyota Motor Corp 縦型半導体装置
JP2011171487A (ja) * 2010-02-18 2011-09-01 Tokyo Electron Ltd 基板裏面平坦化方法
JP2012256662A (ja) * 2011-06-08 2012-12-27 Yoshitaka Sugawara 半導体素子および半導体装置
JP2015095578A (ja) * 2013-11-13 2015-05-18 三菱電機株式会社 半導体装置及びその製造方法
JP2016009728A (ja) * 2014-06-23 2016-01-18 トヨタ自動車株式会社 半導体装置
WO2016047438A1 (ja) * 2014-09-26 2016-03-31 三菱電機株式会社 半導体装置

Also Published As

Publication number Publication date
WO2019077877A1 (ja) 2019-04-25
JP6919713B2 (ja) 2021-08-18
US10930775B2 (en) 2021-02-23
US20200020796A1 (en) 2020-01-16

Similar Documents

Publication Publication Date Title
JP5818099B2 (ja) 半導体装置
US10504785B2 (en) Semiconductor device
JP6766889B2 (ja) 半導体装置および半導体装置の製造方法
US20150069417A1 (en) Monolithic Bidirectional Silicon Carbide Switching Devices
JP6631632B2 (ja) 半導体装置
JP7087280B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6649183B2 (ja) 半導体装置
JP2016006854A (ja) 半導体素子およびその製造方法
JP2018133377A (ja) 半導体装置および半導体装置の製造方法
JP6241958B2 (ja) 高耐圧半導体装置およびその製造方法
JP6641488B2 (ja) 半導体装置
JP5646044B2 (ja) 炭化珪素半導体装置およびその製造方法
EP3255676A1 (en) Vertical power semiconductor device and method for operating such a device
US20200006544A1 (en) Semiconductor device including silicon carbide body and transistor cells
US10930775B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP7172216B2 (ja) 半導体装置および半導体回路装置
WO2013146329A1 (ja) 高耐圧半導体装置
CN112466922A (zh) 半导体装置
JP2018064047A (ja) 半導体装置および半導体装置の製造方法
JP2022009745A (ja) 半導体装置
JP2017092364A (ja) 半導体装置および半導体装置の製造方法
JP6350760B2 (ja) 半導体装置および半導体装置の製造方法
WO2019077878A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7371426B2 (ja) 半導体装置
JP7451981B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191001

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191001

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210302

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210622

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210705

R150 Certificate of patent or registration of utility model

Ref document number: 6919713

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150