JP2018064047A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】ドレイン−ソース間耐圧を確保しつつ、オン抵抗を低減できる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、半導体基板１と、第１導電型の第１半導体層２と、第２導電型の第２半導体層３と、第２導電型の第３半導体層４と、第１導電型の第１半導体領域５と、第１導電型の第２半導体領域７と、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、ソース電極１１と、ドレイン電極１３とを備える。第２半導体層３は、角の一部分が凸状に突き出た形状である。【選択図】図２

Description

この発明は、半導体装置および半導体装置の製造方法に関する。

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体料が検討されており、炭化珪素（ＳｉＣ）が次世代のパワー半導体装置の材料として、低オン電圧、高速・高温特性に優れた材料であることから、最近特に注目を集めている。

その背景には、ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる。また、最大電界強度もシリコンより１桁以上大きいからである。ＳｉＣはシリコンにおける材料限界を超える可能性大であることからパワー半導体用途、特にＭＯＳＦＥＴでは今後の伸長が大きく期待される。特にそのオン抵抗が小さいことが期待されているが高耐圧特性を維持したままより一層の低オン抵抗を有する縦型ＳｉＣ−ＭＯＳＦＥＴが期待できる。

図９は、従来の縦型ＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。ｎ⁺型炭化珪素基板１のおもて面にｎ型炭化珪素エピタキシャル層２が堆積され、ｎ型炭化珪素エピタキシャル層２の表面にｐ型ベース層４が選択的に設けられる。また、ｐ型ベース層４の表面にｎ⁺型ソース領域５が選択的に設けられる。

ｐ型ベース層４およびｎ⁺型ソース領域５との表面に、ゲート絶縁膜８を介してゲート電極９が設けられている。また、ｎ型炭化珪素エピタキシャル層２、ｐ型ベース層４およびｎ⁺型ソース領域５の表面に、ソース電極１１が設けられている。また、ｎ⁺型炭化珪素基板１の裏面には、裏面電極１３が設けられている。

さらに、ｐ型ベース層４の底部（以下、ｐ⁺型ベース層３と称する）を高濃度のイオン注入で形成し、上部をエピタキシャル層で形成したＩＥＭＯＳＦＥＴ（Ｉｍｐｌａｎｔａｔｉｏｎ ａｎｄ Ｅｐｉｔａｘｉａｌ ＭＯＳＦＥＴ）構造も提案されている。

このようにＳｉＣ−ＭＯＳＦＥＴはスイッチングデバイスとして、低オン抵抗で高速スイッチングが可能な素子としてモータコントロール用インバータや無停電電源装置（ＵＰＳ：Ｕｎｉｎｔｅｒｒｕｐｔｉｂｌｅ Ｐｏｗｅｒ Ｓｕｐｐｌｙ）などの電力変換装置に活用されることが期待されている。ＳｉＣはワイドバンドギャップ半導体材料であるために、前述のようにその破壊電界強度がシリコンの約１０倍と高くなることから、特に高電圧印加時の酸化膜への電界の負荷もシリコン素子に比べて大きくなる。高電圧印加（デバイスのドレイン−ソース間に電圧印加）時において、シリコンパワーデバイスでは酸化膜に大きな電界が加わる前に、シリコンの破壊電界強度に達するため、問題にならなかったことが、ＳｉＣにおいては、半導体の破壊電界強度がきわめて高いことから、酸化膜が先に破壊してしまうということが懸念される。

具体的には、図９に示すＳｉＣ−ＭＯＳＦＥＴのゲート絶縁膜８に大きな電界強度が印加されることになり、ゲート電極９を形成する酸化膜の破壊や信頼性に大きな問題が生じる可能性がある。これはＳｉＣ−ＭＯＳＦＥＴだけでなく、ＳｉＣ−ＩＧＢＴにもいえることである。また、通電時の損失を減らすために、デバイスのオン抵抗の低減も重要である。

図１０Ａ〜図１０Ｄは、従来のＩＥＭＯＳＦＥＴの構成を示す上面図である（例えば、特許文献１参照）。従来のＩＥＭＯＳＦＥＴでは、ｐ⁺型ベース層３の平面形状は六角形セルの形状を有している。この場合、デバイスのドレイン−ソース間耐圧を確保する上で、ｐ⁺型ベース層３間の間隔（図１０Ａでの幅Ｗ）が重要である。間隔Ｗが広すぎると、ドレイン−ソース間耐圧が低下する。一方、間隔Ｗが狭すぎると、ｐ⁺型ベース層３間が狭くなり、電流経路であるｎ型炭化珪素エピタキシャル層２の領域が減るため、オン抵抗が増大する。

図１０Ａに示す従来のＴｙｐｅ−Ａの場合、Ａ点（以下、三重点と称する）が六角形セルのｐ⁺型ベース層３端から最も遠い（Ｗ／２より大きい）ため、ｐ⁺型ベース層３間隔Ｗが大きくなると、三重点での電界が強くなり、ドレイン−ソース間耐圧が低下する。

この耐圧低下をなくすために、例えば、図１０Ｂに示す従来のＴｙｐｅ−Ｂや図１０Ｃに示す従来のＴｙｐｅ−Ｃのように、三重点部分にｐ⁺型ベース層３を形成して、ｐ⁺型ベース層３間が広い部分をなくすことがある。また、例えば、図１０Ｄに示す従来のＴｙｐｅ−Ｄのように、三重点部分にｐ⁺型領域を形成することもある。

国際公開２０１１／１３５９９５号公報

しかしながら、上述したＴｙｐｅ−ＢやＴｙｐｅ−Ｃでは、三重点部分のｐ⁺型ベース層３により、耐圧が低下することはないが、ｐ⁺型ベース層３間の導通領域が減るため、オン抵抗が増大するという課題がある。また、上述したＴｙｐｅ−Ｄでは、三重点部分のｐ⁺型領域が小さいため、通常用いられるフォトプロセスのデザインルール以下の微細化が必要となり、ｐ⁺型領域の形成が困難になるという課題がある。

この発明は、上述した従来技術による問題点を解消するため、ドレイン−ソース間耐圧を確保しつつ、オン抵抗を低減できる半導体装置および半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第２導電型の第２半導体層が設けられる。前記第１半導体層および前記第２半導体層の、前記半導体基板側に対して反対側の表面層に、前記第２半導体層より低不純物濃度の第２導電型の第３半導体層が設けられる。前記第３半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域が設けられる。前記第３半導体層を貫通して前記第１半導体層に達する第１導電型の第２半導体領域が設けられる。前記第１半導体領域と前記第２半導体領域とに挟まれた前記第３半導体層の表面上にゲート絶縁膜を介してゲート電極が設けられる。前記ゲート電極上に層間絶縁膜が設けられる。前記第１半導体領域と前記第３半導体層の表面にソース電極が設けられる。前記半導体基板の裏面にドレイン電極が設けられる。前記第２半導体層は、角の一部分が凸状に突き出た形状である。

また、この発明にかかる半導体装置は、上述した発明において、前記第２半導体層の平面形状は、六角形であり、前記六角形のうちの対向する２つの角のみが凸状に突き出た形状であることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の半導体材料は、炭化珪素であることを特徴とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第２導電型の第２半導体層を形成する第２工程を行う。次に、前記第１半導体層および前記第２半導体層の、前記半導体基板側に対して反対側の表面層に、前記第２半導体層より低不純物濃度の第２導電型の第３半導体層を形成する第３工程を行う。次に、前記第３半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第４工程を行う。次に、前記第３半導体層を貫通して前記第１半導体層に達する第１導電型の第２半導体領域を形成する第５工程を行う。次に、前記第１半導体領域と前記第２半導体領域とに挟まれた前記第３半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する第６工程を行う。次に、前記ゲート電極上に層間絶縁膜を形成する第７工程を行う。次に、前記第１半導体領域と前記第３半導体層の表面にソース電極を形成する第８工程と、前記半導体基板の裏面にドレイン電極を形成する第９工程を行う。前記第２工程は、前記第２半導体層を、角の一部分が凸状に突き出た形状に形成する。

上述した発明によれば、ｐ⁺型ベース層（第２導電型の第２半導体層）の角の一部分が凸状に突き出た形状である。これにより、ｐ⁺型ベース層の間隔は、直線部分の間隔より大きくなることがない。このため、ｐ型ベース層（第２導電型の第３半導体層）の間の距離を広げても、空乏層がｐ⁺型ベース層に沿って横方向に広がりやすくなるため、ｎ型打ち返し層（第１導電型の第２半導体領域）上のゲート絶縁膜に大きな電界がかからず、ソース・ドレイン間耐圧を十分に確保できる。この結果、ｐ⁺型ベース層の間の距離を広げて、素子耐圧を十分保ちつつオン抵抗を小さくすることができる半導体装置を実現できる。

また、ｐ⁺型ベース層の角の一部分が凸状に突き出た形状は、ｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）の表面に、イオン注入してｐ⁺型ベース層を形成する際のマスクを変更するだけでよい。このため、通常用いられるフォトプロセスのデザインルールで形成することが可能になりコストアップを招くことなく、半導体装置を作製することが可能になる。

本発明にかかる半導体装置および半導体装置の製造方法によれば、ドレイン−ソース間耐圧を確保しつつ、オン抵抗を低減できるという効果を奏する。

実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の構成を示す上面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置において素子耐圧とｐ⁺型ベース層の間隔との関係を示す実測結果である。 実施の形態にかかる炭化珪素半導体装置においてオン抵抗とｐ⁺型ベース層の間隔との関係を示す実測結果である。 従来の縦型ＳｉＣ−ＭＯＳＦＥＴの構成を示す断面図である。 従来のＩＥＭＯＳＦＥＴの構成を示す上面図である（Ｔｙｐｅ−Ａ）。 従来のＩＥＭＯＳＦＥＴの構成を示す上面図である（Ｔｙｐｅ−Ｂ）。 従来のＩＥＭＯＳＦＥＴの構成を示す上面図である（Ｔｙｐｅ−Ｃ）。 従来のＩＥＭＯＳＦＥＴの構成を示す上面図である（Ｔｙｐｅ−Ｄ）。

以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。

（実施の形態）
本発明にかかる半導体装置は、シリコンよりバンドギャップが広いワイドバンドギャップ半導体を用いて構成される。実施の形態においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＩＥＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。

図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ⁺型炭化珪素基板（第１導電型の半導体基板）１の主面（おもて面）上にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２が堆積されている。

ｎ⁺型炭化珪素基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型炭化珪素エピタキシャル層２は、ｎ⁺型炭化珪素基板１よりも低い不純物濃度で例えば窒素がドーピングされてなる低濃度ｎ型ドリフト層である。以下、ｎ⁺型炭化珪素基板１単体、またはｎ⁺型炭化珪素基板１とｎ型炭化珪素エピタキシャル層２を併せて炭化珪素半導体基体とする。

図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ドレイン領域となるｎ⁺型炭化珪素基板１のｎ型炭化珪素エピタキシャル層２側に対して反対側の表面（炭化珪素半導体基体の裏面）には、裏面電極１３が設けられている。裏面電極１３は、ドレイン電極を構成する。また、外部装置と接続するための裏面電極パッド（不図示）が設けられている。

炭化珪素半導体基体のおもて面側には、ＭＯＳ（金属−酸化膜−半導体からなる絶縁ゲート）構造（素子構造）が形成されている。具体的には、ｎ型炭化珪素エピタキシャル層２のｎ⁺型炭化珪素基板１側に対して反対側（炭化珪素半導体基体のおもて面側）の表面層には、ｐ⁺型ベース層（第２導電型の第２半導体層）３が選択的に設けられている。ｐ⁺型ベース層３は、例えばアルミニウム（Ａｌ）がドーピングされている。

図２は、実施の形態にかかる炭化珪素半導体装置の構成を示す上面図である。図２に示すように、ｐ⁺型ベース層３の角の一部分が凸状に突き出た形状２０である。また、ｐ⁺型ベース層３の平面形状は六角形であってもよい。この場合、六角形のうちの対向する２つの角のみが凸状に突き出た形状であってもよい。例えば、図２に示すように、ｘ軸方向に他のｐ⁺型ベース層３と対向するｐ⁺型ベース層３の角のみが凸状に突き出た形状である。図２では、ｘ軸方向であるが他の軸方向であってもかまわない。ｐ⁺型ベース層３の角の一部分が凸状に突き出た形状であることで、ｐ⁺型ベース層３の間隔は、直線部分の間隔Ｗより大きくなることがない。

ｐ⁺型ベース層３、および当該隣り合うｐ⁺型ベース層３に挟まれたｎ型炭化珪素エピタキシャル層２の表面には、ｐ型炭化珪素エピタキシャル層（以下、ｐ型ベース層とする、第２導電型の第３半導体層）４が選択的に堆積されている。ｐ型ベース層４の不純物濃度は、ｐ⁺型ベース層３の不純物濃度よりも低い。ｐ型ベース層４は、例えばアルミニウムがドーピングされている。

ｐ⁺型ベース層３上のｐ型ベース層４の表面には、ｎ⁺型ソース領域（第１導電型の第１半導体領域）５およびｐ⁺型コンタクト領域６が設けられている。また、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６は互いに接する。ｎ⁺型ソース領域５は、ｐ⁺型コンタクト領域６の外周に配置されている。

また、ｐ型ベース層４の、ｎ型炭化珪素エピタキシャル層２上の部分には、深さ方向にｐ型ベース層４を貫通しｎ型炭化珪素エピタキシャル層２に達するｎ型打ち返し層（第１導電型の第２半導体領域）７が設けられている。ｎ型打ち返し層７は、ｎ型炭化珪素エピタキシャル層２とともにドリフト領域を構成する。ｐ型ベース層４の、ｎ⁺型ソース領域５とｎ型打ち返し層７とに挟まれた部分の表面には、ゲート絶縁膜８を介してゲート電極９が設けられている。ゲート電極９は、ゲート絶縁膜８を介して、ｎ型打ち返し層７の表面に設けられていてもよい。

図１では、１つと半分のＭＯＳ構造のみを図示しているが、複数のＭＯＳ構造が並列に配置されていてもよい。

層間絶縁膜１０は、炭化珪素半導体基体のおもて面側の全面に、ゲート電極９を覆うように設けられている。ソース電極１１は、層間絶縁膜１０に開口されたコンタクトホールを介して、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６に接する。ソース電極１１は、層間絶縁膜１０によって、ゲート電極９と電気的に絶縁されている。ソース電極１１上には、電極パッド１２が設けられている。

（実施の形態にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について、例えば１２００Ｖの耐圧クラスのＩＥＭＯＳＦＥＴを作成する場合を例に説明する。図３〜６は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、例えば２×１０¹⁹／ｃｍ³程度の不純物濃度で窒素がドーピングされたｎ⁺型炭化珪素基板１を用意する。ｎ⁺型炭化珪素基板１のおもて面の結晶学的面指数は、（０００−１）に対して平行な面または４度以内に傾いた面である。次に、ｎ⁺型炭化珪素基板１の（０００−１）面上に、１．０×１０¹⁸／ｃｍ³の不純物濃度で窒素がドーピングされた厚さ１０μｍ程度のｎ型炭化珪素エピタキシャル層２を成長させる。ここで、図３に示される構造となる。

次に、フォトリソグラフィおよびエッチングによりイオン注入用の酸化膜マスクを形成し、イオン注入によってｎ型炭化珪素エピタキシャル層２の表面層に、ｐ⁺型ベース層３を選択的に形成する。また、図２に示すようなｐ⁺型ベース層３の角の一部分が凸状に突き出た形状２０となるように、酸化膜マスクを形成する。このイオン注入では、例えば、ドーパントをアルミニウムとし、ｐ⁺型ベース層３の不純物濃度が１．０×１０¹⁸／ｃｍ³となるようにドーズ量を設定してもよい。ｐ⁺型ベース層３の幅および深さは、それぞれ１３μｍおよび０．５μｍであってもよい。隣り合うｐ⁺型ベース層３間の間隔Ｗは、例えば２．０μｍであってもよい。ここで、図４に示される構造となる。

次に、ｎ型炭化珪素エピタキシャル層２の表面に、ｐ型ベース層４となるｐ型炭化珪素エピタキシャル層を例えば０．５μｍの厚さで成長させる。このとき、例えば、ｐ型ベース層４の不純物濃度が２．０×１０¹⁸／ｃｍ³となるようにアルミニウムがドーピングされたｐ型炭化珪素エピタキシャル層を成長させてもよい。

次に、フォトリソグラフィおよびイオン注入によって、ｐ型ベース層４のｎ型炭化珪素エピタキシャル層２上の部分の導電型を反転させて、ｎ型打ち返し層７を選択的に形成する。ｎ型打ち返し層７の幅および深さは、それぞれ２．０μｍおよび１．５μｍであってもよい。ｎ型打ち返し層７の不純物濃度が５．０×１０¹⁸／ｃｍ³となるように窒素イオンをイオン注入してもよい。

次に、フォトリソグラフィおよびイオン注入によって、ｐ⁺型ベース層３上のｐ型ベース層４の表面層に、ｎ⁺型ソース領域５を選択的に形成する。次に、フォトリソグラフィおよびイオン注入によって、ｐ⁺型ベース層３上のｐ型ベース層４の表面層に、ｐ⁺型コンタクト領域６を選択的に形成する。ここで、図５に示される構造となる。

ｐ⁺型ベース層３、ｎ⁺型ソース領域５、ｐ⁺型コンタクト領域６、ｎ型打ち返し層７を活性化させるための熱処理（アニール）を行う。このときの熱処理温度および熱処理時間は、それぞれ１６２０℃および２０分間であってもよい。

ｐ⁺型ベース層３、ｎ⁺型ソース領域５、ｐ⁺型コンタクト領域６、ｎ型打ち返し層７を形成する順序は種々変更可能である。

次に、炭化珪素半導体基体のおもて面側を熱酸化し、ゲート絶縁膜８を１００ｎｍの厚さで形成する。この熱酸化は、水素（Ｈ₂）雰囲気中において１０００℃程度の温度の熱処理によって行ってもよい。これにより、ｐ型ベース層４およびｎ型炭化珪素エピタキシャル層２の表面に形成された各領域がゲート絶縁膜８で覆われる。

次に、ゲート絶縁膜８上に、ゲート電極９として、例えばリン（Ｐ）がドープされた多結晶シリコン層を形成する。次に、多結晶シリコン層をパターニングして選択的に除去し、ｐ型ベース層４の、ｎ⁺型ソース領域５とｎ型打ち返し層７とに挟まれた部分上に多結晶シリコン層を残す。このとき、ｎ型打ち返し層７上に多結晶シリコン層を残してもよい。

次に、ゲート絶縁膜８を覆うように、層間絶縁膜１０として例えばリンガラス（ＮＳＢ：Ｎｏｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）を成膜する。層間絶縁膜１０の厚さは１．０μｍであってもよい。次に、層間絶縁膜１０およびゲート絶縁膜８をパターニングして選択的に除去してコンタクトホールを形成し、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６を露出させる。次に、層間絶縁膜１０を平坦化するための熱処理（リフロー）を行う。ここで、図６に示される構造となる。

次に、層間絶縁膜１０の表面に、ソース電極１１を成膜する。このとき、コンタクトホール内にもソース電極１１を埋め込み、ｎ⁺型ソース領域５およびｐ⁺型コンタクト領域６とソース電極１１とを接触させる。次に、コンタクトホール以外のソース電極１１を選択的に除去する。

次に、ｎ⁺型炭化珪素基板１の表面（炭化珪素半導体基体の裏面）に、裏面電極１３として例えばニッケル膜を成膜する。そして、例えば９７０℃の温度で熱処理し、ｎ⁺型炭化珪素基板１と裏面電極１３とのオーミック接合を形成する。次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面の全面にソース電極１１および層間絶縁膜１０を覆うように、電極パッド１２を堆積する。電極パッド１２の層間絶縁膜１０上の部分の厚さは、例えば５μｍであってもよい。電極パッド１２は、例えば、１％の割合でシリコンを含んだアルミニウム（Ａｌ−Ｓｉ）で形成してもよい。次に、電極パッド１２を選択的に除去する。

次に、裏面電極１２の表面に、裏面電極パッド１３として例えばチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。次に、保護膜を表面に形成してもよい。これにより、図１に示すＩＥＭＯＳＦＥＴが完成する。

次に、このようにして作成したＳｉＣ−ＭＯＳＦＥＴの電気特性の測定結果を図７、図８に示す。図７は実施の形態にかかる炭化珪素半導体装置において素子耐圧とｐ⁺型ベース層の間隔との関係を示す実測結果である。図８は、実施の形態にかかる炭化珪素半導体装置においてオン抵抗とｐ⁺型ベース層の間隔との関係を示す実測結果である。

ここで、図７、図８を測定した炭化珪素半導体装置のチップサイズは３ｍｍ角であり、オン時に電流の流れる活性領域の面積は５．２７ｍｍ²であり、定格電流は２５Ａである。

例えば、ｐ⁺型ベース層３の間隔が、２μｍの場合で比較する。図７、図８に示すように、実施の形態のＴｙｐｅ−Ｅの場合、オン抵抗（ＲｏｎＡ）は２．８５ｍΩｃｍ²と十分低い値を示し、初期の素子耐圧も１４５０Ｖと、１２００Ｖ素子として十分良好な特性を示している。比較のために、従来のＴｙｐｅ−Ａの形状で作成したＳｉＣ−ＭＯＳＦＥＴを測定したところ、オン抵抗は同等の２．８ｍΩｃｍ²と十分低い値を示したが、素子耐圧が低いため、ソース・ドレイン間に８８０Ｖ印加したところで、ゲート絶縁膜が破壊されてしまった。

また、従来のＴｙｐｅ−ＢおよびＴｙｐｅ−Ｃの形状で作成したＳｉＣ−ＭＯＳＦＥＴを測定したところ、耐圧は１４５０Ｖと良好な値であったが、オン抵抗は、それぞれ２．９ｍΩｃｍ²および２．９５ｍΩｃｍ²と大きかった。このことから実施の形態の炭化珪素半導体装置は十分な素子耐圧を維持しながら、オン抵抗を低減できる。

以上、説明したように、実施の形態にかかる炭化珪素半導体装置によれば、ｐ⁺型ベース層の角の一部分が凸状に突き出た形状である。これにより、ｐ⁺型ベース層の間隔は、直線部分の間隔より大きくなることがない。このため、ｐ型ベース層の間の距離を広げても、空乏層がｐ⁺型ベース層に沿って横方向に広がりやすくなるため、ｎ型打ち返し層上のゲート絶縁膜に大きな電界がかからず、ソース・ドレイン間耐圧を十分に確保できる。この結果、ｐ⁺型ベース層の間の距離を広げて、素子耐圧を十分保ちつつオン抵抗を小さくすることができる半導体装置を実現できる。

また、ｐ⁺型ベース層の角の一部分が凸状に突き出た形状は、ｎ型炭化珪素エピタキシャル層の表面に、イオン注入してｐ⁺型ベース層を形成する際のマスクを変更するだけでよい。このため、通常用いられるフォトプロセスのデザインルールで形成することが可能になりコストアップを招くことなく、半導体装置を作製することが可能になる。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ＭＯＳＦＥＴを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。例えば、ＭＯＳＦＥＴとは異なる導電型の半導体基板を用いることで、ＩＧＢＴに適用することができる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。

１ ｎ⁺型炭化珪素基板
２ ｎ型炭化珪素エピタキシャル層
３ ｐ⁺型ベース層
４ ｐ型ベース層
５ ｎ⁺型ソース領域
６ ｐ⁺型コンタクト領域
７ ｎ型打ち返し層
８ ゲート絶縁膜
９ ゲート電極
１０ 層間絶縁膜
１１ ソース電極
１２ 電極バッド
１３ 裏面電極
２０ 凸状に突き出た形状

Claims (4)

1. 第１導電型の半導体基板と、
   前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
   前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第２導電型の第２半導体層と、
   前記第１半導体層および前記第２半導体層の、前記半導体基板側に対して反対側の表面層に設けられた、前記第２半導体層より低不純物濃度の第２導電型の第３半導体層と、
   前記第３半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
   前記第３半導体層を貫通して前記第１半導体層に達する第１導電型の第２半導体領域と、
   前記第１半導体領域と前記第２半導体領域とに挟まれた前記第３半導体層の表面上にゲート絶縁膜を介して設けられたゲート電極と、
   前記ゲート電極上に設けられた層間絶縁膜と、
   前記第１半導体領域と前記第３半導体層の表面に設けられたソース電極と、
   前記半導体基板の裏面に設けられたドレイン電極と、
   を備え、
   前記第２半導体層は、角の一部分が凸状に突き出た形状であることを特徴とする半導体装置。
2. 前記第２半導体層の平面形状は、六角形であり、前記六角形のうちの対向する２つの角のみが凸状に突き出た形状であることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体基板の半導体材料は、炭化珪素であることを特徴とする請求項１または２に記載の半導体装置。
4. 第１導電型の半導体基板のおもて面に、前記半導体基板より低不純物濃度の第１導電型の第１半導体層を形成する第１工程と、
   前記第１半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第２導電型の第２半導体層を形成する第２工程と、
   前記第１半導体層および前記第２半導体層の、前記半導体基板側に対して反対側の表面層に、前記第２半導体層より低不純物濃度の第２導電型の第３半導体層を形成する第３工程と、
   前記第３半導体層の、前記半導体基板側に対して反対側の表面層に選択的に第１導電型の第１半導体領域を形成する第４工程と、
   前記第３半導体層を貫通して前記第１半導体層に達する第１導電型の第２半導体領域を形成する第５工程と、
   前記第１半導体領域と前記第２半導体領域とに挟まれた前記第３半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極を形成する第６工程と、
   前記ゲート電極上に層間絶縁膜を形成する第７工程と、
   前記第１半導体領域と前記第３半導体層の表面にソース電極を形成する第８工程と、
   前記半導体基板の裏面にドレイン電極を形成する第９工程と、
   を備え、
   前記第２工程は、前記第２半導体層を、角の一部分が凸状に突き出た形状に形成することを特徴とする半導体装置の製造方法。

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