JP5939624B2 - 縦型高耐圧半導体装置の製造方法および縦型高耐圧半導体装置 - Google Patents
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Description
これらはn-ドリフト層に縦方向にP層を柱状構造に形成することで、ソース・ドレイン間の耐圧特性を劣化させることなくオン抵抗を格段に向上できることを特徴としている。
またパワー半導体素子の観点からの材料検討も行われ、Shenaiらが下記非特許文献3に報告しているように、SICが次世代のパワー半導体素子として、低オン電圧、高速・高温特性に優れた素子であることから、最近特に注目を集めている。
というのも、SiCは、化学的に非常に安定な材料であり、バンドギャップが3eVと広く、高温でも半導体として極めて安定的に使用できる。また、最大電界強度もシリコンより1桁以上大きいからである。
SiCはワイドバンドギャップ半導体材料であるために、前述のようにその破壊電界強度がシリコンの約10倍と高くオン抵抗が十分小さくし得る可能性がある。
なお、SiCデバイスの周辺耐圧構造としては、T.K.Wangらが発表したJTE構造(下記非特許文献4)が有名である。
これはSiパワーデバイスで初めて開示され(例えば非特許文献5)、それをSiCに応用した例として、下記特許文献〜特許文献3などが開示されている。しかし、JTE構造は、P層の濃度のバラツキによって耐圧特性が大きく変動する欠点を有しているため、Siデバイスの時から大きな問題となっており、SiCデバイスでも同様の問題が生じると考えられる。
そこで、本発明では、その耐圧特性が素子作成プロセスバラツキに影響されることなく、安定的に高耐圧特性を示す素子構造を提供することを目的とする。
さらに、半導体材料が炭化ケイ素の場合、n型半導体基板1の結晶学的面指数は(000−1)に対して平行な面もしくは10度以内、またはn型半導体基板1の結晶学的面指数は(0001)に対して平行な面もしくは10度以内に設定することにより、ゲート酸化膜と半導体界面の界面準位密度を低減できることから、MOSFET部分の移動度をさらに向上させることができ、その結果、オン抵抗を極めて小さくすることができる。
以下、本発明の実施の形態について、図2〜図10を参照して、製造プロセスと合わせて説明する。なお、左側(a)は活性領域、右側(b)は周辺耐圧構造の断面図である。
なお、本実施例は縦型プレーナーゲートMOSFETとして、半導体材料として炭化ケイ素を用い、素子耐圧1200VのMOSFETを示した。また、第1の導電型をN型、第2の導電型をP型とし、高濃度を+(プラス)、低濃度を−(マイナス)で示しているが、第1の導電型をP型、第2の導電型をN型としてもよい。
ここでは、不純物として窒素を2×1019cm-3程度含む低抵抗SiC半導体1とした。このn型半導体基板1の結晶学的面指数は(000−1)に対して4°ほど傾いた面の上に窒素を1.0×1016cm-3程度含むn型SiC層2を10μm程度エピタキシャル成長させる。この際、図2に示すように1.0μm厚程度の高濃度n型層19を設けてもよいし設けなくてもよい。
その後、図4に示すように、Pベース層4をエピタキシャル成長法により0.5μm厚でP+層3ならびにn型SiC層2上に形成する。その際の不純物はアルミニウムとし、不純物濃度は2.0×1016cm-3となるようにした。
そして、ゲート酸化膜100nmの厚さを熱酸化で形成し、水素雰囲気中にて1000℃付近でアニールし、図9に示すように、リンがドープされた多結晶シリコン層をゲート電極として形成、パターニング後、層間絶縁膜としてリンガラスを1.0μm厚で成膜、パターニングし熱処理、1%シリコンを含んだアルミニウムを表面にスパッタ法にて厚さ5μmで成膜した。素子裏面にはニッケルを成膜し970℃で熱処理後、Ti/Ni/Auを成膜した。そして保護膜を表面に付加して素子は完成する。
さらにその外側にP-層7形成のため、より低濃度のアルミニウムを1.0×1013cm-2イオン注入した。活性化アニールは、上記と同様、熱処理温度・時間1620℃・2分の条件で行う。さらに、JTE層を形成するP-層11、P-層12のイオン注入濃度バラツキを模擬するために、上記のイオン注入量に対し、±50%以上を変化させたときの素子も併せて試作した。
その結果、最大電流が素子定格の5倍である250Aを導通としても破壊せず、さらに15μsecでも破壊しないという十分な特性を示した。さらにターンオフ耐量を評価したところ、図13に示されるように、ソース・ドレイン間電圧は1630Vにクランプされ(図13中のVclamPと示されている電圧)、破壊することなく100A(定格電流の4倍)を150℃にてオフできることを確認した。
なお、このn型半導体基板1の結晶学的面指数は、(000−1)に対して0°、2°、8°、10°傾いた面上同様に成膜し、作成した素子についても素子評価を行ったところ、同様の特性を示し良好であった。
実施例1と同様の製造工程にて1200V25AのMOSFETを作製した。ただし本実施例ではn型半導体基板1の結晶学的面指数は(0001)に対して4°ほど傾いた面の上に窒素を1.8×1016cm-3程度含むn型SiC層2を10μm程度エピタキシャル成長させた。その他の工程、セル構造、周辺耐圧構造は全く同一である。
作製した素子の耐圧特性、ならびに負荷短絡耐量、ターンオフ耐量を評価したところ、実施例1とほとんど同一の特性を示すことを確認した。
なお、n型半導体基板1の結晶学的面指数は(0001)に対して0°、2°、8°、10°傾いた面上同様に成膜し、作成した素子についても素子評価を行ったところ、同様の特性を示し良好であった。
まず、n型SiC半導体基板1を用意する。ここでは、不純物として窒素を2×1019cm-3程度含む低抵抗SiC半導体1とした。
n型半導体基板1の結晶学的面指数は(000−1)に対して4°ほど傾いた面の上に窒素を1.8×1016cm-3程度含むn型SiC層2を10μm程度エピタキシャル成長させる。その上に幅13μmで深さ0.5μmのPベース層4をイオン注入法で形成する。その際の不純物イオンはアルミニウムを用いた。また不純物濃度は、1.0×1016cm-3となるようにドーズ量を設定した。N+ソース層、P+コンタクト層をPベース層4内に選択的に形成し、その後活性化アニールを実施する。熱処理温度・時間は1620℃・2分である。その後、ゲート酸化膜100nmの厚さを熱酸化で形成し、水素雰囲気中にて1000℃付近でアニールする。リンがドープされた多結晶シリコン層をゲート電極として形成、パターニング後、層間絶縁膜としてリンガラスを1.0μm厚で成膜、パターニングし熱処理、1%シリコンを含んだアルミニウムを表面にスパッタ法にて厚さ5μmで成膜した。素子裏面にはニッケルを成膜し970℃で熱処理後、Ti/Ni/Auを成膜した。そして保護膜を表面に付加して素子は完成する。
比較のため、1200V/25A素子について、図14に、従来例のP-層6、P-層7のドーズ量を変えた時の耐圧特性を示す図14に、本実施例の耐圧特性を図15に示す。
チップサイズは3mm角、活性面積は5.72mm2であり、定格電流は25Aである。
P-層6ならびにP-層7のドーズ量が6.0×1013cm-2、または1.0×1013cm-2の場合の素子耐圧は、それぞれ1450V、1451Vとほとんど変わらないが、P-層6ならびにP-層7の濃度がずれてくるとその違いは顕著となってくる。すなわち、本実施例の素子構造の方がP-層6ならびにP-層7の濃度がずれてもほとんど素子耐圧には影響がないのに対し、活性部のP+層3ならびにPベース層4と接触している素子構造では、素子耐圧が100V程度低下していることが分かる。
特にP-層11ならびにP-層12は低濃度でのイオン注入法で形成するため、その濃度バラツキが生じやすく、このことから本発明素子はイオン注入プロセスバラツキに対しても耐圧特性がほとんど変わらずに十分な素子耐圧を示していることが分かる。
その結果、最大電流が素子定格の5倍である250Aを導通としても破壊せず、さらに15μsecでも破壊しないという十分な特性を示した。さらにターンオフ耐量を評価したところソース・ドレイン間電圧は1610Vにクランプされ、破壊することなく100A(定格電流の4倍)を150℃にてオフできることを確認した。このことから、本発明素子は静的な耐圧特性だけでなく負荷短絡耐量やターンオフ耐量といった動的な耐量に対しても、プロセスバラツキの影響はほとんどなく極めて大きい破壊耐量を示す素子を実現できることが分かる。
なお、n型半導体基板1の結晶学的面指数は(000−1)に対して0°、2°、8°、10°傾いた面上同様に成膜し、作成した素子についても素子評価を行ったところ、同様の特性を示し良好であった。
実施例3と同様の製造工程にて1200V25AのMOSFETを作製した。ただし本実施例では、n型半導体基板1の結晶学的面指数は、(0001)に対して4°ほど傾いたものとし、この面の上に窒素を1.8×1016cm-3程度含むn型SiC層2を10μm程度エピタキシャル成長させた。その他の工程は全く同一である。作製した素子の耐圧特性、ならびに負荷短絡耐量、ターンオフ耐量を評価したところ、実施例3とほとんど同一の特性を示すことを確認した。
なお、実施例には示さなかったが本発明はMOSFETとは異なる導電型の半導体基板を用いたIGBT、さらにはショットキーバリアダイオード(SBD)やPiNダイオードにも適用されることは自明である。
2 n型SiC層2
3 P+層
4 P型ベース層
5 ソース領域
6 N打ち返し層
7 P-層
11、12 低濃度の第2導電型層
Claims (7)
- 第1導電型の半導体基板と、前記半導体基板上に形成された第1導電型で前記半導体基板よりも低濃度な半導体層と、前記半導体層の表面に選択的に形成された高濃度の第2導電型半導体層と、前記半導体層ならびに前記第2導電型半導体層の上に、第2導電型で低濃度のベース層と、当該ベース層の表面層に選択的に形成された第1導電型ソース領域と、表面から前記ベース層を貫通して、前記半導体層に達するように形成された第1導電型ウェル領域と、前記第1導電型ソース領域と前記第1導電型ウェル領域とに挟まれた、前記ベース層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、前記第1導電型ソース領域と前記ベース層との表面に共通に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極を有する縦型MOSFETの周辺耐圧構造を備えた縦型高耐圧半導体装置の製造方法において、
素子周辺部の前記第2導電型半導体層の一部を削除した後、前記半導体層の表面に、低濃度の第2導電型層を複数形成し、その最内周である第1の第2導電型層と前記第2導電型半導体層ならびに前記ベース層とは接触しないよう配置し、
前記削除は、前記ベース層が当該削除によって形成された端部まで到達し、かつ、前記第2導電型半導体層が当該端部まで到達せずに終端するようにした削除であり、
前記第1の第2導電型層の外側に、当該第1の第2導電型層よりも低濃度の不純物をイオン注入した第2の第2導電型層を形成したことを特徴とする縦型高耐圧半導体装置の製造方法。 - 前記請求項1に記載の縦型高耐圧半導体装置の製造方法において、
前記半導体基板と、前記半導体層がエピタキシャル成長法で形成され、該半導体層の表面に選択的に形成された前記第2導電型半導体層がイオン注入法で形成され、さらに、前記半導体層ならびに前記第2導電型半導体層の上に、前記ベース層がエピタキシャル成長法で形成され、当該ベース層の表面層に選択的に形成された、前記第1導電型ソース領域と、表面から前記ベース層を貫通して、前記第1導電型ウェル領域がイオン注入法で形成されたことを特徴とする縦型高耐圧半導体装置の製造方法。 - 前記請求項1、2に記載の縦型高耐圧半導体装置の製造方法において、
前記第1の第2導電型層にイオン注入するドーズ量が6.0×1013cm-2であり、前記第2の第2導電型層にイオン注入するドーズ量が1.0×1013cm-2であることを特徴とする縦型高耐圧半導体装置の製造方法。 - 第1導電型の半導体基板と、前記半導体基板上に形成された第1導電型で前記半導体基板よりも低濃度な半導体層と、前記半導体層の表面に選択的に形成された高濃度の第2導電型半導体層と、前記半導体層ならびに前記第2導電型半導体層の上に、第2導電型で低濃度のベース層と、当該ベース層の表面層に選択的に形成された第1導電型ソース領域と、表面から前記ベース層を貫通して、前記半導体層に達するように形成された第1導電型ウェル領域と、前記第1導電型ソース領域と前記第1導電型ウェル領域とに挟まれた、前記ベース層の表面露出部上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極層と、前記第1導電型ソース領域と前記ベース層との表面に共通に接触するソース電極と、前記半導体基板の裏面に設けられたドレイン電極を有する縦型MOSFETの周辺耐圧構造を備えた縦型高耐圧半導体装置において、
素子周辺部の前記第2導電型半導体層の一部が削除された前記半導体層の表面に複数形成された低濃度の第2導電型層を備え、
前記ベース層は、前記削除によって形成された端部まで到達し、
前記第2導電型半導体層は、当該端部まで到達せずに終端しており、
前記第2導電型層のうちの最内周の第1の第2導電型層が、前記第2導電型半導体層ならびに前記ベース層とは接触しないよう配置され、
前記第2導電型層のうちの、前記第1の第2導電型層よりも低濃度の不純物をイオン注入された第2の第2導電型層が、前記第1の第2導電型層の外側に配置されていることを特徴とする縦型高耐圧半導体装置。 - 前記請求項4に記載の縦型高耐圧半導体装置において、
半導体材料が炭化ケイ素であることを特徴とする縦型高耐圧半導体装置。 - 前記請求項5に記載の縦型高耐圧半導体装置において、
前記半導体基板の結晶学的面指数は(000−1)に対して平行な面もしくは10度以内に傾いた面であることを特徴とする縦型高耐圧半導体装置。 - 前記請求項5に記載の縦型高耐圧半導体装置において、
前記半導体基板の結晶学的面指数は(0001)に対して平行な面もしくは10度以内に傾いた面であることを特徴とする縦型高耐圧半導体装置。
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