KR20150017695A - 고내압 반도체 장치 - Google Patents

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KR20150017695A
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노리유키 이와무로
신스케 하라다
야스유키 호시
유이치 하라다
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후지 덴키 가부시키가이샤
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Abstract

종형 고내압 반도체 장치는, 제1 도전형의 반도체 기판(1)과, 반도체 기판(1) 상에 형성된 반도체 기판(1)보다 저농도의 제1 도전형 반도체층(2)과, 제1 도전형 반도체층(2)의 표면에 선택적으로 형성된 고농도의 제2 도전형 반도체층(3)과, 제1 도전형 반도체층(2) 및 제2 도전형 반도체층(3)의 위에, 제2 도전형이며 저농도의 베이스층(4)과, 당해 베이스층(4)의 표면층에 선택적으로 형성된 제1 도전형 소스 영역(7)을 가지고 있다. 소자 주변부에 있어서, 제2 도전형 반도체층(3)의 일부를 삭제한 후, 반도체 기판(1)보다 저농도의 제1 도전형 반도체층(2)의 표면에, 저농도의 제2 도전형층(11, 12)을 복수 형성하고, 그 최내주인 당해 제2 도전형층(11)과 제2 도전형 반도체층(3) 및 베이스층(4)과는 접촉하지 않도록 배치하였다. 이것에 의해, 반도체 기판의 결정면 방위에 상관없이 충분한 소자 내압 특성을 유지한 상태로, 저 온 저항으로 파괴 내량을 개선할 수 있다.

Description

고내압 반도체 장치{HIGH-VOLTAGE-RESISTANT SEMICONDUCTOR}
본 발명은, 고내압 대전류를 제어할 수 있는 파워 반도체 장치, 특히 실리콘(Si)보다 밴드 갭이 넓은 반도체 재료(이하, 와이드 밴드 갭 반도체 재료라고 한다)의 하나인 탄화규소(SiC)를 반도체 재료로서 사용한 종형(縱型) 고내압 MOSFET 장치 및 절연 게이트형 바이폴러 트랜지스터(IGBT), 나아가서는 쇼트키 배리어 다이오드(SBD), PiN(p-intrinsic-n) 다이오드 등의 고내압 반도체 장치에 관한 것이다.
고내압, 대전류를 제어하는 파워 반도체 소자의 재료로서는, 종래 실리콘 단결정이 이용되고 있다. 파워 반도체 소자에는 몇 개의 종류가 있어, 용도에 맞추어 그들이 구분되어 쓰이는 것이 현상(現狀)이다. 예를 들면 바이폴러 트랜지스터나 IGBT(절연 게이트형 바이폴러 트랜지스터)는, 전류 밀도는 많이 취해지나 고속으로 스위칭을 할 수 없고, 바이폴러 트랜지스터에서는 수 kHz의 주파수가, IGBT에서는 20kHz 정도의 주파수가 그 사용 한계이다. 한편, 파워 MOSFET(절연 게이트형 전계 효과 트랜지스터)는, 대전류는 취할 수 없지만, 수 MHz까지의 고속 스위칭이 가능하다.
그러나, 시장에서는 대전류와 고속성을 겸비한 파워 디바이스에 대한 요구는 강하여, IGBT나 파워 MOSFET 등의 개량에 힘을 쏟아, 현재는 거의 재료 한계에 가까운 곳까지 개발이 진행되어 왔다. 도 1은, 일반적인 MOSFET의 구조를 나타내는 단면도이다. n- 드리프트층(b)의 위에 적층된 P 베이스층(c)의 표면층에 선택적으로 형성된, 고농도의 n+ 소스층(d)을 형성하고, 저농도의 n- 드리프트층(b), P 베이스층(c) 및 n+ 소스층(d)의 표면상에, 게이트 절연막(e)를 개재하여 게이트 전극(f)이 형성되어 있다.
또한 최근에는 초접합형 MOSFET이 주목을 받고 있다. 초접합형 MOSFET은, 후지히라 등에 의해 1997년에 이 이론에 대하여 보고되어(예를 들면, 하기 비특허문헌 1 참조.), 1998년에 Deboy 등에 의해 Cool MOSFET으로서 제품화된 것이 알려져 있다(예를 들면, 하기 비특허문헌 2 참조.). 이들은 n- 드리프트층에 종방향(깊이 방향)으로 P층을 주상(柱狀) 구조로 형성함으로써, 소스·드레인 사이의 내압 특성을 열화시키지 않고 온 저항을 특별히 향상시킬 수 있는 것을 특징으로 하고 있다.
또 파워 반도체 소자의 관점에서의 재료 검토도 행하여져, Shenai 등에 의해 SiC를 반도체 재료로서 사용한 파워 반도체 소자가 보고되어 있다(예를 들면, 하기 비특허문헌 3 참조.). SiC는, 차세대 파워 반도체 소자로서, 저(低) 온 전압, 고속·고온 특성이 우수한 소자인 점에서, 최근 특히 주목을 모으고 있다. 그 이유는, SiC는, 화학적으로 매우 안정된 재료이며, 밴드 갭이 3eV로 넓고, 고온에서도 반도체로서 매우 안정적으로 사용할 수 있기 때문이다. 또, 최대 전계 강도도 실리콘보다 한 자리수 이상 크기 때문이다.
SiC는 실리콘에 있어서의 재료 한계를 넘을 가능성이 크기 때문에 파워 반도체 용도, 특히 MOSFET에서는 금후의 신장이 크게 기대된다. 특히 온 저항이 작은 것이 기대되고 있으며, 고내압 특성을 유지한 상태로, 더욱 저 온 저항화를 도모한 종형 SiC-MOSFET이 기대된다.
일반적인 SiC-MOSFET의 단면 구조는 실리콘과 마찬가지로, 상기 서술한 도 1에 나타내는 것이다. 즉, n- 드리프트층(b)의 위에 P 베이스층(c)이 적층되고, P 베이스층(c)의 표면층[n- 드리프트층(b) 측에 대하여 반대측의 표면층]에 선택적으로 n+ 소스층(d)이 형성되어 있다. n- 드리프트층(b), P 베이스층(c) 및 n+ 소스층(d)의 표면상에, 게이트 절연막(e)을 개재하여 게이트 전극(f)이 형성되어 있다. n- 드리프트층(b)은 기판(a)의 겉면에 적층되어 있고, 기판(a)의 이면에는 드레인 전극(g)이 형성되어 있다.
이러한 SiC-MOSFET은 스위칭 디바이스로서, 저 온 저항이며 고속 스위칭이 가능한 소자로서 모터 컨트롤용 인버터나 무정전 전원 장치(UPS) 등의 전력 변환 장치에 활용되는 것이 기대되고 있다. SiC는 와이드 밴드 갭 반도체 재료이기 때문에, 상기 서술한 바와 같이 파괴 전계 강도가 실리콘의 약 10배로 높아, 온 저항을 충분히 작게 할 수 있는 가능성이 있다.
예를 들면 MOSFET의 경우, 소스·드레인 사이에 고전압이 인가되는 경우, 활성 영역뿐만 아니라, 주변 내압 구조부에도 고전압이 인가된다. 이 주변 내압 구조부는 고전압 인가시에는 횡방향(깊이 방향과 직교하는 방향)으로 공핍층이 넓어지기 때문에, 소자 표면의 전하의 영향을 받기 쉽고, 그 결과 내압 특성이 불안정해질 가능성이 있다. 또한, SiC 디바이스의 주변 내압 구조로서는, T. K. Wang 등이 발표한 JTE(Junction Termination Extension) 구조(예를 들면, 하기 비특허문헌 4 참조.)가 유명하다.
또, Si 파워 디바이스에서 처음으로 개시되고(예를 들면, 하기 비특허문헌 5참조.), 그것을 SiC에 응용한 예로서, 하기 특허문헌 1~하기 특허문헌 3 등이 개시되어 있다. 그러나, JTE 구조는, P층의 불순물 농도의 편차에 의해 내압 특성이 크게 변동하는 결점을 가지고 있기 때문에, Si 디바이스에 대해서도 큰 문제가 되고 있으며, SiC 디바이스에서도 동일한 문제가 생긴다고 추측된다.
미국 특허 제6002159호 명세서 미국 특허 제5712502호 명세서 미국 특허 제3997551호 명세서
Fujihira et al, JJAP Vol. 36 Part 1 No. 10, PP. 6254, 1997년 Deboy et al, IEEE IEDM 1998년, PP. 683 IEEE Transaction on Electron DeVices, vol. 36, P. 1811,1989년 IEEE ISPSD 1992년 PP. 303-308 V. A. K TemPle IEEE Trans on Electron DeVices, vol. ED 33, Vol. 10, PP. 1601, 1986년
상기 서술한 바와 같이 SiC는 실리콘에 있어서의 재료 한계를 초과할 가능성이 크기 때문에, 파워 반도체 용도, 특히 MOSFET이나 IGBT에서는 금후의 신장이 크게 기대된다. 그래서, 본 발명에서는, 그 내압 특성이 소자 작성 프로세스의 편차에 영향을 주지 않고, 안정적으로 고내압 특성을 나타내는 소자 구조를 제공하는 것을 목적으로 한다.
상기 과제를 해결하여, 본 발명의 목적을 달성하기 위하여, 이 발명에 관련된 고내압 반도체 장치는, 다음 특징을 갖는다. 반도체 기판(1)의 겉면에 상기 반도체 기판(1)보다 저불순물 농도의 제1 도전형 반도체층(2)이 설치되어 있다. 상기 제1 도전형 반도체층(2)의 표면층에 제2 도전형 반도체층(3)이 선택적으로 설치되어 있다. 상기 제1 도전형 반도체층(2) 및 상기 제2 도전형 반도체층(3)의 위에, 상기 제2 도전형 반도체층(3)보다 저불순물 농도의 제2 도전형 베이스층(4)이 설치되어 있다. 상기 베이스층(4)의 내부에 제1 도전형 소스 영역(7)이 선택적으로 설치되어 있다. 표면으로부터 상기 베이스층(4)을 깊이 방향으로 관통하여, 상기 제1 도전형 반도체층(2)에 도달하는 제1 도전형 웰 영역(6)이 설치되어 있다. 상기 제1 도전형 소스 영역(7)과 상기 제1 도전형 웰 영역(6)의 사이에 위치한, 상기 베이스층(4)의 표면의 노출부 상의 적어도 일부에 게이트 절연막을 개재하여 게이트 전극층이 설치되어 있다. 상기 제1 도전형 소스 영역(7)과 상기 베이스층(4)의 표면에 접촉하는 소스 전극이 설치되어 있다. 상기 반도체 기판(1)의 이면에 드레인 전극이 설치되어 있다. 소자 주변부의 상기 베이스층(4)의 일부를 깊이 방향으로 관통하여 상기 제1 도전형 반도체층(2)에 도달하는 오목부와, 상기 오목부의 바닥면에 노출되는 상기 제1 도전형 반도체층(2)의 표면에, 상기 제2 도전형 반도체층(3)보다 저불순물 농도의 제2 도전형층(11, 12)이 설치되어 있다. 그리고, 최내주의 상기 제2 도전형층(11)은, 상기 제2 도전형 반도체층(3) 및 상기 베이스층(4)과 접촉하지 않도록 배치되어 있다.
이 발명에 관련된 고내압 반도체 장치는, 상기 서술한 발명에 있어서, 상기 제1 도전형 반도체층(2)은 에피택셜 성장층이고, 상기 제2 도전형 반도체층(3)은 이온 주입법으로 형성된 확산층이고, 상기 베이스층(4)은 에피택셜 성장층이며, 상기 제1 도전형 소스 영역(7)은 이온 주입법으로 형성된 확산층이고, 상기 제1 도전형 웰 영역(6)은 이온 주입법으로 형성된 확산층인 것을 특징으로 한다.
이 발명에 관련된 고내압 반도체 장치는, 상기 서술한 발명에 있어서, 최내주의 상기 제2 도전형층(11)과 상기 제2 도전형 반도체층(3) 및 상기 베이스층(4)과의 거리는 20㎛ 이하인 것을 특징으로 한다.
이 발명에 관련된 고내압 반도체 장치는, 상기 서술한 발명에 있어서, 반도체재료가 탄화규소인 것을 특징으로 한다.
이 발명에 관련된 고내압 반도체 장치는, 상기 서술한 발명에 있어서, 상기 반도체 기판(1)의 겉면은, 결정학적 면지수가 (000-1)에 대하여 평행한 면 또는 10도 이내로 경사진 면인 것을 특징으로 한다.
이 발명에 관련된 고내압 반도체 장치는, 상기 서술한 발명에 있어서, 상기 반도체 기판(1)의 겉면은, 결정학적 면지수가 (0001)에 대하여 평행한 면 또는 10도 이내로 경사진 면인 것을 특징으로 한다.
상기 서술한 발명에 의하면, 소자 내압이 활성 영역의 P+층(3)이나 N형 반도체층(4)의 불순물 농도나, 소자 구조에 영향을 받지 않고, 또한 JTE층을 구성하는 P-층(11) 및 P--층(12)의 불순물 농도가 흩어져도 고내압 특성을 안정적으로 얻을 수 있다. 그 이유는, 소자 내압을 반드시 P+층(3)이나 N형 반도체층(4)과 n형 SiC층(2)의 PN 접합으로 결정하도록 할 수 있기 때문에, JTE층을 구성하는 P-층(11) 및 P--층(12)의 불순물 농도가 흩어져 JTE층으로 결정되는 내압이 변동하여도, 소자 전체의 내압은 상기 PN 접합으로 결정되기 때문이다.
또, 상기 서술한 발명에 의하면, P형 베이스층(4)을 에피택셜 성장법에 의해 형성한 경우, 표면 거칠기가 거의 없을 정도로 게이트 산화막과의 계면에 있어서의 P형 베이스층(4) 표면을 평탄하게 할 수 있기 때문에, P형 베이스층(4) 표면 부근의 MOS 게이트(금속-산화막-반도체로 이루어지는 절연 게이트) 부분의 이동도가 매우 커진다. 그 결과, 온 저항을 더욱 작게 할 수 있다. 또한, 상기 서술한 발명 에 의하면, 반도체 재료가 탄화규소인 경우, n형 반도체 기판(1)의 주면(主面)(겉면)을 결정학적 면지수가 (000-1)에 대하여 평행한 면 또는 10도 이내로 경사진 면을 설정하거나, 또는, n형 반도체 기판(1)의 주면(겉면)을 결정학적 면지수가 (0001)에 대하여 평행한 면 또는 10도 이내로 경사진 면으로 설정함으로써, 게이트 산화막과 반도체의 계면의 계면 준위 밀도를 저감시킬 수 있다. 이것에 의해, MOS 게이트 부분의 이동도를 더욱 향상시킬 수 있고, 그 결과, 온 저항을 매우 작게 할 수 있다.
본 발명에 관련된 고내압 반도체 장치에 의하면, 내압 특성이 소자 작성 프로세스의 편차에 영향을 주지 않고, 안정적으로 고내압 특성을 나타내는 소자 구조를 제공할 수 있다는 효과를 갖는다.
도 1은, 일반적인 MOSFET의 구조를 나타내는 단면도이다.
도 2는, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정[에피택셜 성장에 의한 n형 SiC층(2)의 형성]의 단면도이다.
도 3은, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정[이온 주입에 의한 P+층(3)의 형성]을 나타내는 단면도이다.
도 4는, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정[에피택셜 성장에 의한 P 베이스층(4)의 형성]을 나타내는 단면도이다.
도 5는, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정(주변 내압 구조부의 형성)을 나타내는 단면도이다.
도 6은, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정[이온 주입에 의한 N 반사층(6)의 형성]을 나타내는 단면도이다.
도 7은, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정[이온 주입에 의한 N+ 소스층(7), P+ 콘택트층(8)의 형성]을 나타내는 단면도이다.
도 8은, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정[P-층(11), P--층(12)의 활성화]을 나타내는 단면도이다.
도 9는, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정(에피택셜 성장에 의한 게이트 산화 폴리실리콘층의 형성)을 나타내는 단면도이다.
도 10은, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정(겉면 전극의 형성)을 나타내는 단면도이다.
도 11은, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정(주변 내압 구조로의 이온 주입)을 나타내는 단면도이다.
도 12는, 본 실시예의 SiC-MOSFET의 턴오프 파괴 내량 평가 결과이다.
도 13은, 본 실시예의 P-층(11), P--층(12)의 도즈량을 바꾸었을 때의 내압 특성을 나타내는 표(1200V/25A 소자)이다.
도 14는, 종래예의 P-층(11), P--층(12)의 도즈량을 바꾸었을 때의 내압 특성을 나타내는 표(1200V/25A 소자)이다.
도 15는, 본 실시예의 P-층(11), P--층(12)의 도즈량을 바꾸었을 때의 내압 특성을 나타내는 표(1200V/25A 소자)이다.
이하, 첨부된 도면을 참조하여, 이 발명에 관련된 고내압 반도체 장치의 바람직한 실시 형태를 각 실시예를 일례로서 설명한다. 본 명세서 및 첨부된 도면에 있어서는, n 또는 p를 붙여 기재한 층이나 영역에서는, 각각 전자 또는 정공이 다수 캐리어인 것을 의미한다. 또, n이나 p에 첨부하는 + 및 -는, 각각 그것이 첨부되어 있지 않은 층이나 영역보다 고불순물 농도 및 저불순물 농도인 것을 의미한다. 또, 이하의 실시 형태의 설명 및 첨부된 도면에 있어서, 동일한 구성에는 동일한 부호를 붙이고, 중복하는 설명을 생략한다.
(실시예 1)
이하, 본 발명의 실시 형태에 관련된 고내압 반도체 장치에 대하여, 도 2~도 10을 참조하여, 제조 프로세스와 함께 설명한다. 또한, 도 2~도 10에 있어서, 좌측 (a)는 활성 영역, 우측 (b)는 주변 내압 구조의 단면도를 나타내고 있다. 또한, 본 실시예 1에 있어서는, 종형의 플래너 게이트 구조를 가지고, 반도체 재료로서 탄화규소(SiC)를 사용한, 소자 내압 1200V의 MOSFET을 나타냈다. 또, 제1 도전형을 N형, 제2 도전형을 P형으로 하고 있지만, 제1 도전형을 P형, 제2 도전형을 N형으로 해도 된다.
(1) 도 2는, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정[에피택셜 성장에 의한 n형 SiC층(2)의 형성]의 단면도이다. 도 2에 나타내는 바와 같이, 우선, SiC로 이루어지는 n형 반도체 기판(1)을 준비한다. 실시예 1에 있어서는, 불순물로서 질소를 2×1019cm-3정도 포함하는 저저항 SiC 반도체(n형 반도체 기판)(1)로 하였다. 이 n형 반도체 기판(1)의 주면(겉면)을 결정학적 면지수가 (000-1)에 대하여 4도 정도 경사진 면으로 하고, 이 주면상에, 질소를 1.0×1016cm-3 정도 포함하는 n형 SiC층(2)을, 두께 10㎛ 정도로 에피택셜 성장시킨다. 이때, 도 2에 나타내는 바와 같이, n형 반도체 기판(1)과 n형 SiC층(2)의 사이에, 두께가 1.0㎛ 정도인 고농도 n형층(19)을 형성해도 된다. 또한, 본 명세서에서는, 밀러 지수의 표기에 있어서, “-”은 그 직후의 지수에 붙는 바(bar)를 의미하고 있으며, 지수의 앞에 “-”을 붙임으로써 부(負)의 지수를 나타내고 있다.
(2) 도 3은, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정[이온 주입에 의한 P+층(3)의 형성]을 나타내는 단면도이다. 도 3에 나타내는 바와 같이, n형 SiC층(2)의 표면에, 예를 들면 폭 13㎛이고 깊이 0.5㎛의 P+층(3)을 이온 주입법으로 형성한다. P+층(3)을 형성하기 위한 이온 주입에 있어서, 주입하는 불순물 이온은 알루미늄(Al)을 사용하였다. 또, P+층(3)의 불순물 농도가 1.0×1018cm-3이 되도록 도즈량을 설정하였다. 본 실시 형태 1에서는, P+층(3)의 평면 형상을 6각형 셀 패턴으로 작성하였지만, 4각형 셀이나 스트라이프 패턴 등이어도 문제없다. P+층(3) 상호간의 사이의 거리는 2㎛로 하였다. 도 4는, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정[에피택셜 성장에 의한 P 베이스층(4)의 형성]을 나타내는 단면도이다. 그 후, 도 4에 나타내는 바와 같이, P 베이스층(4)을 에피택셜 성장법에 의해 예를 들면 두께 0.5㎛로 P+층(3) 및 n형 SiC층(2) 상에 형성한다. P 베이스층(4)을 형성할 때의 불순물은 알루미늄으로 하고, 불순물 농도는 예를 들면 2.0×1016cm-3이 되도록 하였다.
도 6은, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정[이온 주입에 의한 N 반사층(6)의 형성]을 나타내는 단면도이다. 도 7은, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정[이온 주입에 의한 N+ 소스층(7), P+ 콘택트층(8)의 형성]을 나타내는 단면도이다. 도 8은, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정[P-층(11), P--층(12)의 활성화]을 나타내는 단면도이다. 그 후, 도 6에 나타내는 바와 같이, N 반사층(6)으로서 질소 이온을, 예를 들면, 불순물 농도가 5.0×1016cm-3이고 깊이 1.5㎛, 폭 2.0㎛이 되도록 선택적으로 주입한다. 그리고, 도 7에 나타내는 바와 같이, N+ 소스층(7) 및 P+ 콘택트층(8)을 각각 P 베이스층(4)의 내부에 선택적으로 형성한다. 그 후, 도 8에 나타내는 바와 같이 알루미늄을 1.6×1013cm-2의 도즈량으로 이온 주입하여 JTE-implanted를 형성하고, 활성화 어닐링을 실시한다. 또한, 활성화 어닐링의 열처리 온도는 예를 들면 1620℃, 시간은 예를 들면 2분으로 한다.
도 9는, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정(에피택셜 성장에 의한 게이트 산화 폴리실리콘층의 형성)을 나타내는 단면도이다. 도 10은, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정(겉면 전극의 형성)을 나타내는 단면도이다. 그 후, 두께 100nm의 게이트 산화막을 열산화로 형성하고, 수소 분위기 중에서 1000℃ 부근에서 어닐링한다. 다음으로, 도 9에 나타내는 바와 같이, 게이트 산화막상에, 인이 도핑된 다결정 실리콘층을 게이트 전극(게이트 폴리실리콘)으로서 형성한다. 게이트 전극을 패터닝 후, 층간 절연막으로서 두께 1.0㎛의 인 글라스를 성막, 패터닝, 열처리한다. 다음으로, 도 10에 나타내는 바와 같이, 층간 절연막의 표면에, 겉면 전극으로서 1% 실리콘을 포함한 알루미늄(Al-Si)을 스퍼터법으로 두께 5㎛로 성막한다. 다음으로, n형 반도체 기판(1)의 이면에는 니켈(Ni)을 성막하여 970℃로 열처리 후, 티탄/니켈/금(Ti/Ni/Au)을 성막하였다. 그리고, n형 반도체 기판(1)의 겉면측의 소자 구조를 보호하는 보호막(도시 생략)을 부가하여 소자는 완성된다.
도 5는, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정(주변 내압 구조부의 형성)을 나타내는 단면도이다. 상기 서술한 제조 공정에 있어서, 주변 내압 구조부를 형성하기 위하여, 도 2에 나타내는 바와 같이, P 베이스층(4)을 에피택셜 성장 시킨 후, 도 5에 나타내는 바와 같이, P 베이스층(4)의 일부를 예를 들면 깊이 0.7㎛로 에칭하여 베벨을 형성한다. 도 11은, 본 발명의 실시예 1의 SiC-MOSFET 제조 공정(주변 내압 구조로의 이온 주입)을 나타내는 단면도이다. 그리고, 도 11에 나타내는 바와 같이, 에칭한 면에 노출된 n형 SiC층(2)에 알루미늄을 이온 주입하여, P-층(11)을 형성한다. 그때, 활성 영역의 P+층(3) 및 P 베이스층(4)은 0.2㎛ 정도 떨어진 형상이 되도록 형성하기 위하여 이온 주입을 하였다. JTE층을 구성하는 P층 중 최내주의 P-층(11)과, 활성 영역의 P+층(3) 및 P 베이스층(4)의 거리는, 20㎛ 이하인 것이 좋다. 그 이유는, 소스·드레인 사이에 고전압이 인가되었을 때, 상기 거리를 20㎛ 이하로 설정함으로써 공핍층이 안정적으로 넓어지기 때문이다. 또한, 그때의 이온의 도즈량은 6.0×1013cm-2로 하였다. 또한, P-층(11)의 외측에 P--층(12)을 형성하기 위하여, 더 저농도인 알루미늄을 1.0×1013cm-2의 도즈량으로 이온 주입하였다. P-층(11) 및 P--층(12)의 활성화 어닐링은, 상기와 마찬가지로 예를 들면 열처리 온도를 1620℃, 시간을 2분의 조건으로 행한다. 상기 서술한 실시 형태에 관련된 고내압 반도체 장치의 제조 공정에 따라 제조한 SiC-MOSFT의 전기 특성에 대하여 검증하였다. 또한, JTE층을 구성하는 P-층(11), P--층(12)의 이온 주입 농도의 편차를 모의하기 위하여, P-층(11), P--층(12)을 형성하기 위한 상기 이온 주입량에 대하여, ±50% 이상 이온 주입량을 변화시켰을 때의 소자도 함께 시작(試作)하였다(이하, 본 실시예라고 한다).
도 14는, 종래예의 P-층(11), P--층(12)의 도즈량을 바꾸었을 때의 내압 특성을 나타내는 표(1200V/25A 소자)이다. 도 15는, 본 실시예의 P-층(11), P--층(12)의 도즈량을 바꾸었을 때의 내압 특성을 나타내는 표(1200V/25A 소자)이다. 이처럼 하여 작성한 SiC-MOSFET의 전기 특성의 내압 측정 결과를 도 15의 표에 나타낸다. 여기서, 측정한 소자의 칩 사이즈는 3mm 모서리(角)이고, 활성 면적은 5.73㎟이며, 정격 전류는 25A이다. 또한, 비교를 위하여 P-층(11)과 활성 영역의 P+층(3) 및 P 베이스층(4)을 접촉시킨 종래의 소자(이하, 종래예라고 한다)도 함께 시작, 평가하였다. 종래예의 소자의 내압 특성은 도 14의 표에 나타낸다. 도 14 및 도 15에 나타내는 결과로부터, P-층(11) 및 P--층(12)의 도즈량이 6.0×1013cm-2 또는 1.0×1013cm-2인 경우의 소자 내압은 본 실시예에 관련된 소자와 종래예의 소자에서 각각 1450V, 1451V로 거의 바뀌지 않지만, P-층(11) 및 P--층(12)의 불순물 농도에 차이가 있는 경우, 종래예의 소자에 있어서는 소자 내압이 저하되는 것이 확인되었다.
또한, 본 실시예에 있어서의 소자의 P-층(11) 및 P--층(12)의 구조는, 상기 도즈량에서 내압이 1400V 이상 나오도록 설계하고 있다. 이 결과로부터, 본 실시예의 소자 구조에 있어서는, P-층(11) 및 P--층(12)의 불순물 농도에 차이가 있어도, 거의 소자 내압에는 영향이 없는데 반하여, P-층(11)과 활성 영역의 P+층(3) 및 P 베이스층(4)이 접촉하고 있는 종래예의 소자 구조에서는, 도즈량이 20% 다르면, 소자 내압이 100V 정도 저하되어 있는 것을 알 수 있다. 특히 P-층(11) 및 P--층(12)은 저농도에서의 이온 주입법으로 형성하기 때문에, 이온 주입 후의 불순물 농도의 편차가 생기기 쉽고, 이 때문에 본 발명에 관련된 소자는 이온 주입 프로세스에 있어서의 편차에 대해서도 내압 특성이 거의 변하지 않고 충분한 소자 내압을 나타내고 있는 것을 알 수 있다.
다음으로, 본 실시예에 관련된 소자에 부하 단락 내량 시험을 행하였다. 도 12는, 본 실시예의 SiC-MOSFET의 턴오프 파괴 내량 평가 결과이다. 도 13은, 본 실시예의 P-층(11), P--층(12)의 도즈량을 바꾸었을 때의 내압 특성을 나타내는 표(1200V/25A 소자)이다. 전원 전압을 직접 소스·드레인 사이에 인가하고, 그 상태에서 게이트 전극에 Vg=20V의 전압을 인가하여 몇 μsec 동안 파괴되지 않는지 평가하는 것이다. 전원 전압 Vds=800V로 하고, 측정 온도는 175℃로 하였다. 측정 파형의 개략도는 도 12에 나타내는 바와 같다.
도 12에 나타내는 바와 같이, 본 실시예에 관련된 소자는, 최대 전류가 소자 정격의 5배인 250A를 도통으로 하여도 파괴되지 않고, 나아가 15μsec에서도 파괴되지 않는다는 충분한 특성을 나타내었다. 또한 턴 오프 내량을 평가한바, 도 13 에 나타낸 바와 같이, 소스·드레인 사이 전압은 1630V로 클램프되고(도 13 중의 VclampP로 나타내어져 있는 전압), 파괴되지 않고 100A(정격 전류의 4배)를 150℃로 오프할 수 있는 것을 확인하였다.
이로부터, 본 발명에 관련된 소자는 정적인 내압 특성뿐만 아니라 부하 단락 내량이나 턴오프 내량과 같은 동적인 내량에 대해서도, 프로세스의 편차의 영향을 거의 받지 않고, 매우 큰 파괴 내량을 나타내는 소자를 실현할 수 있는 것을 알 수 있다.
또한, n형 반도체 기판(1)의 주면(겉면)을 결정학적 면지수가 (000-1)에 대하여 0도, 2도, 8도, 10도 경사진 면으로 하고, 이 주면상에 실시예 1와 동일하게 n형 SiC층(2)을 성막하여, 실시예 1과 동일한 소자 구조를 형성한 소자에 대해서도 소자 평가를 행한바, 실시예 1과 동일한 특성을 나타내어 양호하였다.
(실시예 2)
다음으로, 실시예 2에 대하여 설명한다. 실시예 1과 동일한 제조 공정에서 소자 내압 1200V로 정격 전류 25A의 SiC-MOSFET를 제조하였다. 단 실시예 2에서는 n형 반도체 기판(1)의 주면(겉면)을 결정학적 면지수가 (0001)에 대하여 4도 정도 경사진 면으로 하고, 이 주면상에 질소를 1.8×1016cm-3 정도 포함하는 n형 SiC층(2)을 10㎛ 정도의 두께로 에피택셜 성장시켰다. 실시예 2의 그 밖의 공정, 셀 구조, 주변 내압 구조는 실시예 1과 완전히 동일하다.
실시예 2에 의해 제조한 소자의 내압 특성, 및 부하 단락 내량, 턴 오프 내량을 평가한바, 실시예 1과 거의 동일한 특성을 나타내는 것을 확인하였다. 또한, n형 반도체 기판(1)의 주면(겉면)을 결정학적 면지수가 (0001)에 대하여 0도, 2도, 8도, 10도 기운 면으로 하고, 이 주면상에 실시예 2와 마찬가지로 n형 SiC층(2)을 성막하여, 실시예 2와 동일한 소자 구조를 형성한 소자에 대해서도 소자 평가를 행한바, 실시예 2와 동일한 특성을 나타내 양호하였다.
(실시예 3)
다음으로, 실시예 3에 대하여 설명한다. 실시예 3에 있어서, 먼저, SiC로 이루어지는 n형 반도체 기판(1)을 준비한다. 여기서는, 불순물로서 질소를 2×1019cm-3 정도 포함하는 저저항 SiC 반도체(n형 반도체 기판)(1)로 하였다. ｎ형 반도체 기판(1)의 주면(겉면)을 결정학적 면지수가 (000-1)에 대하여 4도 정도 경사진 면으로 하고, 이 주면상에, 질소를 1.8×1016cm-3 정도 포함하는 n형 SiC층(2)을, 두께 10㎛ 정도 에피택셜 성장시킨다. ｎ형 SiC층(2)의 표면층에, 예를 들면 폭 13㎛이고 깊이 0.5㎛인 P 베이스층(4)을 이온 주입법으로 형성한다. P 베이스층(4)을 형성할 때의 이온 주입에 있어서 주입하는 불순물 이온은 알루미늄을 사용하였다. 또, P 베이스층(4)의 불순물 농도가 1.0×1016cm-3이 되도록 도즈량을 설정하였다. N+ 소스층(7) 및 P+ 콘택트층(8)을 P 베이스층(4)의 내부에 선택적으로 형성하고, 그 후 활성화 어닐링을 실시한다. 활성화 어닐링의 열처리 온도를 1620℃, 시간을 2분으로 하였다. 그 후, 두께 100nm의 게이트 산화막을 열산화로 형성하고, 수소 분위기 중에서 1000℃ 부근에서 어닐링한다. 그리고, 게이트 산화막 상에 인이 도핑된 다결정 실리콘층을 게이트 전극으로서 형성하고, 패터닝하였다. 그 후, 게이트 전극을 덮는 층간 절연막으로서 인 글라스를 두께 1.0㎛로 성막, 패터닝, 열처리한다. 층간 절연막의 표면에, 겉면 전극으로서 1% 실리콘을 포함한 알루미늄을 스퍼터법으로 두께 5㎛으로 성막하였다. n형 반도체 기판(1)의 이면에는 니켈을 성막하여 970℃로 열처리 후, Ti/Al/Au를 성막하였다. 그리고, 겉면 소자 구조를 보호하는 보호막을 부가하여 소자는 완성된다.
주변 내압 구조부에 있어서는, P 베이스층(4)을 형성한 후, 그 외측에 P-층(11)으로서 알루미늄을 이온 주입한다. 그때, 활성 영역의 P 베이스층(4)과는 0.2㎛ 정도 떨어져 이온 주입을 하였다. 그때의 도즈량은 6.0×1013cm-2로 하였다. 또한 그 외측에 P--층(12) 형성을 위하여, 더 저농도의 알루미늄을 1.0×1013cm-2 이온 주입하였다. P-층(11) 및 P--층(12)의 활성화 어닐링은 상기와 같이, 열처리 온도를 1620℃, 시간을 2분으로 하였다. 또한, P-층(11), P-층(12)의 이온 주입 농도의 편차를 모의하기 위하여, 상기의 이온 주입량에 대하여, ±50% 이온 주입량을 변화시켰을 때의 소자도 함께 시작하였다.
이처럼 하여 작성한 SiC-MOSFET의 전기 특성의 내압 측정을 실시하였다. 비교를 위하여, 1200V/25A 소자에 대하여, 종래예의 P-층(11), P--층(12)의 도즈량을 바꾸었을 때의 내압 특성을 도 14에 나타내고, 본 실시예의 내압 특성을 도 15에 나타낸다. 여기서 측정한 소자는 실시예 1과 마찬가지로, 칩 사이즈는 3mm 모서리, 활성 면적은 5.72㎟이며, 정격 전류는 25A이다.
이와 같이, 실시예 1과 동일한 결과를 얻을 수 있었다.
또한, n형 반도체 기판(1)의 주면(겉면)을 결정학적 면지수가 (000-1)에 대하여 0도, 2도, 8도, 10도 경사진 면으로 하고, 이 주면상에 실시예 3과 마찬가지로 n형 SiC층(2)을 성막하여, 실시예 3과 동일한 소자 구조를 형성한 소자에 대해서도 소자 평가를 행한바, 실시예 3과 동일한 특성을 나타내 양호하였다.
(실시예 4)
실시예 3과 동일한 제조 공정으로 소자 내압이 1200V이고 정격 전류가 25A인 MOSFET을 제조하였다. 단 본 실시예 4에서는, n형 반도체 기판(1)의 주면(겉면)을 결정학적 면지수가 (0001)에 대하여 4도 정도 경사진 면으로 하고, 이 주면상에 질소를 1.8×1016cm-3 정도 포함하는 n형 SiC층(2)을 10㎛ 정도 에피택셜 성장시켰다. 실시예 4의 그 밖의 공정은 실시예 3과 완전히 동일하다. 실시예 4의 소자의 내압특성, 및 부하 단락 내량, 턴 오프 내량을 평가한바, 실시예 3과 거의 동일한 특성을 나타내는 것을 확인하였다.
또한, n형 반도체 기판(1)의 주면(겉면)을 결정학적 면지수가 (0001)에 대하여 0도, 2도, 8도, 10도 경사진 면으로 하고, 이 주면상에 실시예 4와 마찬가지로 n형 SiC층(2)을 성막하여, 실시예 4와 동일한 소자 구조를 형성한 소자에 대해서도 소자 평가를 행한바, 특성의 변화는 거의 없고 양호하였다.
또한, 실시예에는 나타내지 않았지만 본 발명은 MOSFET과는 다른 도전형의 반도체 기판을 사용한 IGBT, 나아가서는 쇼트키 배리어 다이오드(SBD)나 PiN 다이오드에도 적용되는 것은 자명하다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 기판의 결정면 방위에 상관없이 주변 내압 구조의 이온 주입시의 프로세스의 편차에도 충분한 소자 내압 특성을 유지한 상태로, 저 온 저항으로 파괴 내량이 큰 MOSFET, IGBT, SBD, 그리고 PiN 다이오드를 제공하는 것이 가능해진다.
이상과 같이, 본 발명에 관련된 고내압 반도체 장치는, 모터 컨트롤용 인버터나 무정전 전원 장치(UPS) 등의 전력 변환 장치 등에 사용되는 파워 반도체 장치에 유용하다.
1: n형 반도체 기판 2: n형 SiC층 2
3: P+층 4: P형 베이스층
6: N 반사층 7: N+ 소스층
8: P+ 콘택트층 11: P-층
12: P--층

Claims (6)

  1. 제1 도전형의 반도체 기판(1)과,
    상기 반도체 기판(1)의 겉면에 설치된 상기 반도체 기판(1)보다 저불순물 농도의 제1 도전형 반도체층(2)과,
    상기 제1 도전형 반도체층(2)의 표면층에 선택적으로 설치된 제2 도전형 반도체층(3)과,
    상기 제1 도전형 반도체층(2) 및 상기 제2 도전형 반도체층(3)의 위에 설치된, 상기 제2 도전형 반도체층(3)보다 저불순물 농도의 제2 도전형의 베이스층(4)과,
    상기 베이스층(4)의 내부에 선택적으로 설치된 제1 도전형 소스 영역(7)과,
    표면으로부터 상기 베이스층(4)을 깊이 방향으로 관통하여, 상기 제1 도전형 반도체층(2)에 도달하는 제1 도전형 웰 영역(6)과,
    상기 제1 도전형 소스 영역(7)과 상기 제1 도전형 웰 영역(6)의 사이에 위치한, 상기 베이스층(4)의 표면의 노출부 상의 적어도 일부에 게이트 절연막을 개재하여 설치된 게이트 전극층과,
    상기 제1 도전형 소스 영역(7)과 상기 베이스층(4)의 표면에 접촉하는 소스 전극과,
    상기 반도체 기판(1)의 이면에 설치된 드레인 전극과,
    소자 주변부의 상기 베이스층(4)의 일부를 깊이 방향으로 관통하여 상기 제1 도전형 반도체층(2)에 도달하는 오목부와,
    상기 오목부의 바닥면에 노출되는 상기 제1 도전형 반도체층(2)의 표면에 설치된, 상기 제2 도전형 반도체층(3)보다 저불순물 농도의 제2 도전형층(11, 12)을 구비하고,
    최내주의 상기 제2 도전형층(11)은, 상기 제2 도전형 반도체층(3) 및 상기 베이스층(4)과 접촉하지 않도록 배치되어 있는 것을 특징으로 하는 고내압 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 도전형 반도체층(2)은 에피택셜 성장층이고,
    상기 제2 도전형 반도체층(3)은 이온 주입법으로 형성된 확산층이고,
    상기 베이스층(4)은 에피택셜 성장층이며,
    상기 제1 도전형 소스 영역(7)은 이온 주입법으로 형성된 확산층이고,
    상기 제1 도전형 웰 영역(6)은 이온 주입법으로 형성된 확산층인 것을 특징으로 하는 고내압 반도체 장치.
  3. 제1항에 있어서,
    최내주의 상기 제2 도전형층(11)과 상기 제2 도전형 반도체층(3) 및 상기 베이스층(4)과의 거리는 20㎛ 이하인 것을 특징으로 하는 고내압 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    반도체 재료가 탄화규소인 것을 특징으로 하는 고내압 반도체 장치.
  5. 제4항에 있어서,
    상기 반도체 기판(1)의 겉면은, 결정학적 면 지수가 (000-1)에 대하여 평행한 면 또는 10도 이내로 경사진 면인 것을 특징으로 고내압 반도체 장치.
  6. 제4항에 있어서,
    상기 반도체 기판(1)의 겉면은, 결정학적 면 지수가 (0001)에 대하여 평행한 면 또는 10도 이내로 경사진 면인 것을 특징으로 하는 고내압 반도체 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6270706B2 (ja) * 2014-12-11 2018-01-31 トヨタ自動車株式会社 半導体装置とその製造方法
WO2016147352A1 (ja) * 2015-03-18 2016-09-22 三菱電機株式会社 電力用半導体装置
JP7013950B2 (ja) * 2017-12-06 2022-02-01 富士電機株式会社 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の評価方法
JP7171527B2 (ja) * 2019-09-13 2022-11-15 株式会社 日立パワーデバイス 半導体装置および電力変換装置
WO2022128818A1 (de) * 2020-12-18 2022-06-23 mi2-factory GmbH Elektronisches halbleiterbauelement und verfahren zur herstellung eines vorbehandelten verbundsubstrats für ein elektronisches halbleiterbauelement

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3997551A (en) 1970-12-30 1976-12-14 Argus Chemical Corporation 3-Salicylamido-s-triazoles
TW286435B (ko) 1994-07-27 1996-09-21 Siemens Ag
US6002159A (en) 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
SE9802909L (sv) * 1998-08-31 1999-10-13 Abb Research Ltd Metod för framställning av en pn-övergång för en halvledaranordning av SiC samt en halvledaranordning av SiC med pn-övergång
JP4011848B2 (ja) * 2000-12-12 2007-11-21 関西電力株式会社 高耐電圧半導体装置
US6855970B2 (en) * 2002-03-25 2005-02-15 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor device
JP4585772B2 (ja) * 2004-02-06 2010-11-24 関西電力株式会社 高耐圧ワイドギャップ半導体装置及び電力装置
KR101007478B1 (ko) * 2006-02-07 2011-01-12 미쓰비시덴키 가부시키가이샤 반도체 장치 및 그 제조 방법
JP5071763B2 (ja) * 2006-10-16 2012-11-14 独立行政法人産業技術総合研究所 炭化ケイ素半導体装置およびその製造方法
US8097919B2 (en) * 2008-08-11 2012-01-17 Cree, Inc. Mesa termination structures for power semiconductor devices including mesa step buffers
US8664665B2 (en) * 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array

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