JP7013950B2 - 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の評価方法 - Google Patents
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<絶縁ゲート型半導体装置の構造>
図1に示すように、本発明の第1の実施形態に係る絶縁ゲート型半導体装置は、n型のSiCの半導体基板1と、半導体基板1の上に設けられたp型のSiCのチャネル形成層2を備えるMOSFETである。チャネル形成層2の上部には高不純物濃度のn型(n+型)のソース領域3と、ソース領域3から離間して高不純物濃度のn型(n+型)のドレイン領域4が、それぞれ選択的に設けられている。図1の構造は例示であり、チャネル形成層2は半導体基板1の上部に埋め込まれたウェル領域等であってもよく、p型の半導体基板そのものをチャネル形成層2としても構わない。更に、図1の構造において、チャネル形成層2とドレイン領域4との間に低不純物濃度のn型のドリフト領域が挟まれる構造であっても構わない。
(a)第1の実施形態に係る絶縁ゲート型半導体装置の製造方法としては、まず例えばn型で4HのSiCの単結晶(4H-SiC)の半導体基板1を用意する。そして例えば半導体基板1の(1-100)面上に、図1に示したp型のチャネル形成層2をなすように、SiCの半導体層をエピタキシャル成長法等により積層する。
次に、図1に模式構造を例示した絶縁ゲート型半導体装置のゲート絶縁膜5とSiCのチャネル形成層2との界面の電荷分布の状態を、原子間力顕微鏡(AFM)を用いて以下の工程(f1)~(f8)の手順で評価する。ここでは、AFM測定で評価した位相分布を電荷分布と設定している。まず図1に示した絶縁ゲート型半導体装置のゲート絶縁膜5を、例えばHF水溶液を用いたウェット処理により除去してチャネル形成層2の上面を露出させる。
次にAFMのカンチレバーの先端の探針をチャネル形成層2の上面に近接させながら、一定寸法の領域上を移動させて、AFMのカンチレバーの振動移動に対する位相の変化量を測定する。即ち、AFMの位相モードの測定を用いて、移動させた領域内の位相像のデータを得る。図2中には1.0μm×1.0μmの正方形状の位相像が例示され、位相の遅れが大きい位置ほど黒色が濃く、位相の進みが大きい位置ほど白色に近づくように位相像の領域内が色分け表示されている。以下、位相の遅れや進みの変化量を、単に「位相量」と定義して用いる。尚、図2中に例示した位相像は、後述する第1比較例に係る絶縁ゲート型半導体装置のチャネル形成層の上面で得られたデータである。
次に、得られた位相像のデータ中で一定の長さの線状の測定区間を設定する。測定区間の長さは、経験則に基づき、位相像の領域の正方形の一辺の長さの60%以上で設定されることが評価精度を高める観点から好ましい。図2中には約0.6μmの長さの測定ラインが測定区間として例示されている。
次に測定区間内の位相量を抽出する。図3中の下側の実線の軌跡は、図2中に例示した測定区間上の位相量pの分布を示す。以下、位相の遅れを「位相量が負(p<0)」と、位相の進みを「位相量が正(p>0)」と定義する。尚、図3中の上側の破線の軌跡は、同じ測定区間上における表面形状の凹凸分布を示す。位相量分布及び凹凸分布を比較して分かるように、周囲より高い凸部分であっても、位相量pが負の位置もあれば位相量pが正の位置も存在する。すなわち同じ測定区間中であっても位相量分布及び凹凸分布間には相関が認められないことが分かる。
次に測定区間を、位相量pのデータが連続した負(p<0)と連続した正(p>0)の領域の領域とに分けてi個の測定区間領域Aiをそれぞれ設定する。iは2以上の正の整数である。図4では、測定区間領域Aiの設定手順を説明するために、3個の負(p<0)の測定区間領域A1,A3,A5と、3個の正(p>0)の測定区間領域A2,A4,A6が例示されている。説明の便宜のため、図4は図3に示した位相量分布データのうち、位置が0~0.22μm近傍までの間で選択的に抽出された部分が示されている。
次に設定されたそれぞれの測定区間領域Aiの幅ΔDiを求める。例えば図4中の左端で位相量pが負(p<0)の測定区間領域A1の幅ΔD1は約0.11μmである。次にそれぞれの測定区間領域Aiにおける平均位相量pi(ave)を求める。平均位相量pi(ave)は、測定区間領域Aiに含まれる1個以上の位相量pの値の相加平均や相乗平均を使用できる。そしてそれぞれの測定区間領域Aiについて、要素ΔDi n×pi(ave)の値を算出する。
次に要素ΔDi n×pi(ave)を、p<0の測定区間領域のグループ及びp>0の測定区間領域のグループのそれぞれにおいて算出し、それぞれのグループ内で平均μ及び標準偏差σを算出する。例えば図4中のp<0の測定区間領域のグループでは、3個の測定区間領域A1,A3,A5のそれぞれから、位相量pが負側(p<0)の要素ΔD1 n×p1(ave)、ΔD3 n×p3(ave)及びΔD5 n×p5(ave)を算出する。そして3個の要素ΔD1 n×p1(ave)、ΔD3 n×p3(ave)及びΔD5 n×p5(ave)から負側の平均μ(p<0)及び標準偏差σ(p<0)を算出する。
平均μ(p<0)={ΔD1 n×p1(ave)+ΔD3 n×p3(ave)+ΔD5 n×p5(ave)}/3
標準偏差σ(p<0)=√([{ΔD1 n×p1(ave)-μ(p<0)}2+{ΔD3 n×p1(ave)-μ(p<0)}2+{ΔD1 n×p5(ave)-μ(p<0)}2]/3)
と、それぞれ算出される。同様に3個の測定区間領域A2,A4,A6のそれぞれから、位相量pが正側(p>0)の要素ΔD2 n×p2(ave)、ΔD4 n×p4(ave)及びΔD6 n×p6(ave)を算出し、3個の要素ΔD2 n×p2(ave)、ΔD4 n×p4(ave)及びΔD6 n×p6(ave)から正側の平均μ(p>0)及び標準偏差σ(p>0)を算出する。
ここで位相量pが負側の平均μ(p<0)及び標準偏差σ(p<0)、並びに位相量pが正側の平均μ(p>0)及び標準偏差σ(p>0)の値をそのまま電界効果移動度の評価のための指標として使用することも可能である。しかし本発明者らが検討した結果、位相量pが負側では平均μ(p<0)及びσ(p<0)が小さい程電界効果移動度は高くなるが、位相量pが正側では逆に平均μ(p>0)及び標準偏差σ(p>0)が大きい程、電界効果移動度が高くなることが分かった。すなわち位相量の正負で、電界効果移動度の増減の傾向が異なる。
修正平均差Δμ=|平均μ(p<0)|-「平均μ(p>0)」 ・・・(1)
式(1)の修正平均差Δμの評価指標を用いれば、位相量が正の領域のグループにおける要素ΔDi n×pi(ave)間の平均μ(p>0)が大きい程、修正平均差Δμが小さくなる。
標準偏差差Δσ=「標準偏差σ(p<0)」-「標準偏差σ(p>0)」 ・・・(2)
式(2)の標準偏差差Δσの評価指標を用いれば、位相量が正の領域のグループにおける要素ΔDi n×pi(ave)間の標準偏差σ(p>0)が大きい程、標準偏差差Δσが小さくなる。そして式(1)及び式(2)を用いて、測定区間における修正平均差Δμ及び標準偏差差Δσを算出する。
第1実施例では、(1-100)面を主面とする4H-SiC基板が用いられる。また以降の説明における他の実施例の場合でも主面は同様に設定される。第1の実施形態の第1実施例に係る絶縁ゲート型半導体装置の製造では、上記した電荷分布のバラツキを抑える工程(c)において、誘導結合型プラズマ(ICP)エッチングを用いてSiC面の改善を行った。ICPエッチングのガス種は、Ar、SF6、O2、SiF4であった。またゲート絶縁膜5を形成する工程(d)において、HTO膜を成膜し、その後1250℃程度、約60分の条件で、一酸化窒素(NO)雰囲気下でのアニール処理を施すことにより、図1に示したゲート絶縁膜5となるシリコン酸化膜を100nm程度の膜厚で形成した。工程(c)と工程(d)との間で、図1に示した半導体基板1は大気に接触させた。
・測定モード:斥力モード
・ターゲット振幅(Target Amplitude):1V
・ターゲットパーセント(Target%):-10%
・測定走査範囲:1μm×1μm
・走査周波数:1Hz
・測定点数:256×256点
・探針の走査角度(Scan Angle):0°
第1の実施形態の第2実施例に係る絶縁ゲート型半導体装置の製造方法では、工程(c)において、約90Torr(約1.2×104Pa)、1500℃程度、約18分の高温水素アニール処理によりSiC面の改善を行った。H2濃度は100%であった。また工程(d)において、第1実施例の場合と同様に、HTO膜を成膜し、その後1250℃程度、約60分の条件で一酸化窒素(NO)雰囲気下でのアニール処理を施すことにより、図1に示したゲート絶縁膜5となるシリコン酸化膜を100nm程度の膜厚で形成した。工程(c)と工程(d)との間で、図1に示した半導体基板1は大気に接触させた。
第1比較例に係る絶縁ゲート型半導体装置の製造方法では、工程(c)において、1気圧、1100℃程度、約10分の条件で酸素(O2)雰囲気下での熱による犠牲酸化処理を行って熱酸化膜を形成することによりSiC面の改善を行った。その後、熱酸化膜をHF水溶液で除去した。また工程(d)において、第1実施例の場合と同様に、HTO膜を成膜後、1250℃程度、約60分の条件で、NO雰囲気下でのアニール処理を施すことにより、図1に示したゲート絶縁膜5となるシリコン酸化膜を100nm程度の膜厚で形成した。工程(c)と工程(d)との間で、図1に示した半導体基板1は大気に接触させた。そして工程(e)以降の処理を施すことにより絶縁ゲート型半導体装置を製造した。
本発明の第1の実施形態の変形例に係る絶縁ゲート型半導体装置では、界面の電荷分布の評価に加えて、更に、界面の表面形状をAFMで測定して、算術平均粗さRaが0.05nm以下に制御されている。
<絶縁ゲート型半導体装置の構造>
図1に示した絶縁ゲート型半導体装置はプレーナーゲート型の横型MOSFETであったが、これに限定されず、図8に示すようにトレンチゲート型の縦型MOSFETであってもよい。第2の実施形態に係る絶縁ゲート型半導体装置は、n+型のSiCの半導体基板であるドレイン領域14と、ドレイン領域14の上に設けられたn型のドリフト領域9と、ドリフト領域9の上部に埋め込まれたp型のベース領域(チャネル形成層)12a,12bとを備える。ドリフト領域9は例えばエピタキシャル成長法により、またチャネル形成層12a,12bはイオン注入法及び活性化アニール等により形成できる。チャネル形成層12a,12bの上部にはn+型のソース領域13a,13bが選択的に設けられている。
<絶縁ゲート型半導体装置の構造>
第3の実施形態に係る絶縁ゲート型半導体装置は、図1に示した第1の実施形態に係る半導体装置の場合と同じ構成を備えるMOSFETである。すなわち第3の実施形態に係る絶縁ゲート型半導体装置は、n型のSiCの半導体基板1と、半導体基板1の上に設けられたp型のSiCのチャネル形成層2とを備える。チャネル形成層2の上部には、n+型のソース領域3と、ソース領域3から離間したn+型のドレイン領域4とがそれぞれ選択的に設けられている。
第3の実施形態に係る絶縁ゲート型半導体装置の製造方法においては、上記した第1の実施形態で説明した工程(a)~工程(e)、及び工程(e)以降の一連の膜形成プロセスが同様に実施されるため、重複説明を省略する。
第3の実施形態に係る絶縁ゲート型半導体装置の評価方法で用いられる評価指標(第2の評価指標)は、第1の実施形態の場合と同様に、電界効果移動度との相関関係がより大きな評価指標として電界効果移動度との関係を考慮して設定される。第3の実施形態では、第1の実施形態で説明した工程(f1)~工程(f8)の手順を含む界面の電荷分布の評価方法のうち、工程(f1)~工程(f3)までのプロセスは実施されるが、工程(f4)以降のプロセスは実施されない。すなわち(f1)位相像の取得(f2)測定区間の設定(f3)位相量の抽出までのプロセスが実施された後、第1の実施形態で用いた評価指標(第1の評価指標)とは異なる、電界効果移動度の評価指標(第2の評価指標)が、測定区間の位相像から抽出された位相量について算出される。
(i)サミット密度Rds
第3の実施形態で用いられるサミット密度Rdsは、一定の長さxを有する測定区間中に含まれる位相量pのデータ点のうち、高さが極大となるサミット(頂点)の数Nについての単位長さあたりの個数を示し、以下の式(1)で定義される。
Rds=N/x ・・・(1)
まず一定の長さxを有する測定区間中に含まれる位相量pのデータ点について、二乗平均平方粗さRq(RMS)を算出する。二乗平均平方粗さRqは、位相量pのデータ点の個数をk個、k個のデータ点のそれぞれの位相量pをpn(n=1~k、kは自然数)、k個のデータ点の位相量pnの相加平均をμkとしたとき、以下の式(2)によって定義される。
Rq=√[{Σ(pn-μk)2}/x],(n=1~k) ・・・(2)
Rbi=Rq/Z0.05 ・・・(3)
第3の実施形態で用いられるコア溶液保持インデックスRciは、二乗平均平方粗さRqを用いて、以下の式(4)で定義される。
Rci=[{VV(h0.05)-VV(h0.8)}/x]/Rq ・・・(4)
第1実施例:約83[cm2/Vs]
第2実施例:約82[cm2/Vs]
第1比較例:約78[cm2/Vs]
次に第1実施例、第2実施例、第1比較例及び第2比較例のそれぞれのサンプルに対して、第1の実施形態の場合と同様にゲート絶縁膜5を、HF水溶液を用いたウェット処理により除去してチャネル形成層2の上面を露出させた。そして上記した工程(f1)を実施して位相像を取得した後、工程(f2)を実施して測定区間を設定し、その後、工程(f3)を実施して測定区間中の位相量pを抽出した。ゲート絶縁膜5であるシリコン酸化膜の除去条件、AFMのカンチレバーの仕様及びその他の測定条件等については、第1の実施形態の場合と同様である。また本測定では測定区間として5ラインを設定し、それぞれを評価して算出された5個の値の平均値を測定対象の表面を評価するための代表値として設定した。
次にそれぞれの測定区間に含まれる位相量pについてサミット密度Rdsを算出した。上記のとおり、本測定では5本の測定区間から導出されたラフネスパラメータの平均値をそれぞれの実施例又は比較例の値として算出している。このように複数の測定区間で得られたそれぞれの値を用いて算出した平均値を、対象となる界面の評価指標として設定することによって、評価精度をより高めることができる。算出されたサミット密度Rdsの値を以下に記載する。
第1実施例:約78(1/μm)
第2実施例:約76(1/μm)
第1比較例:約62(1/μm)
第2比較例:約67(1/μm)
次に第1実施例、第2実施例、第1比較例及び第2比較例のそれぞれの測定区間に含まれる位相量pについて表面ベアリングインデックスRbiを算出した。算出された表面ベアリングインデックスRbiの値を以下に記載する。
第1実施例:約0.39
第2実施例:約0.383
第1比較例:約0.432
第2比較例:約0.437
次に第1実施例、第2実施例、第1比較例及び第2比較例のそれぞれの測定区間に含まれる位相量pについてコア溶液保持インデックスRciを算出した。算出されたコア溶液保持インデックスRciの値を以下に記載する。
第1実施例:約2.61
第2実施例:約2.52
第1比較例:約2.24
第2比較例:約2.22
本発明は上記の開示した第1~第3の実施形態によって説明したが、この開示の一部をなす論述及び図面は、本発明を限定するものであると理解すべきではない。本開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかになると考えられるべきである。例えばワイドバンドギャップ半導体としてはSiCに限定されず、窒化ガリウム(GaN)やダイヤモンド(C)等も採用できる。
2,12a,12b…チャネル形成層
3,13a,13b…ソース領域
4,14…ドレイン領域
5,15…ゲート絶縁膜
6,16…ゲート電極
7,17a,17b…ソース電極
8,18…ドレイン電極
9…ドリフト領域
10…トレンチ
Claims (13)
- ワイドバンドギャップ半導体からなるチャネル形成層と、前記チャネル形成層に接して設けられたゲート絶縁膜とで構成される絶縁ゲート構造を備え、
前記ゲート絶縁膜に接する前記チャネル形成層の表面が、原子間力顕微鏡の位相モードで測定された前記表面での位相量pのデータが連続して正である測定区間領域と、前記位相量pのデータが連続して負である測定区間領域とに前記データを分けて設定し、設定したi個(iは2以上の正の整数)の測定区間領域のそれぞれの幅をΔDi、それぞれの前記測定区間領域内の前記位相量pの平均をpi(ave)とし、前記ΔDi及び前記pi(ave)の値を用いて、i個の前記測定区間領域毎に要素ΔDi n×pi(ave)を割り当て、前記要素ΔDi n×pi(ave)によって得られる前記表面の第1の評価指標の値が零以下である
ことを特徴とする絶縁ゲート型半導体装置。 - 前記第1の評価指標の値は、
前記位相量pが負側のすべての前記測定区間領域における前記要素ΔDi n×pi(ave)について算出された平均μ(p<0)の絶対値から、前記位相量pが正側のすべての前記測定区間領域における前記要素ΔDi n×pi(ave)について算出された平均μ(p>0)を減じた値、
として設定されることを特徴とする請求項1に記載の絶縁ゲート型半導体装置。 - 前記第1の評価指標の値は、
前記位相量pが負側のすべての前記測定区間領域における前記要素ΔDi n×pi(ave)について算出された標準偏差σ(p<0)から、前記位相量pが正側のすべての前記測定区間領域における前記要素ΔDi n×pi(ave)について算出された標準偏差σ(p>0)を減じた値、
として設定されることを特徴とする請求項1に記載の絶縁ゲート型半導体装置。 - 前記要素ΔDi n×pi(ave)の冪指数nは1であることを特徴とする請求項2又は3に記載の絶縁ゲート型半導体装置。
- 前記要素ΔDi n×pi(ave)の冪指数nは2であることを特徴とする請求項2又は3に記載の絶縁ゲート型半導体装置。
- 前記要素ΔDi n×pi(ave)の冪指数nは3であることを特徴とする請求項2又は3に記載の絶縁ゲート型半導体装置。
- 前記表面の算術平均粗さは0.05nm以下であることを特徴とする請求項1~6のいずれか一項に記載の絶縁ゲート型半導体装置。
- 前記絶縁ゲート型半導体装置はトレンチゲート型であることを特徴とする請求項1~7のいずれか一項に記載の絶縁ゲート型半導体装置。
- 絶縁ゲート構造を構成するゲート絶縁膜を除去し、前記ゲート絶縁膜に接していたワイドバンドギャップ半導体からなるチャネル形成層の表面を露出させるステップと、
原子間力顕微鏡の位相モードを用いて、前記表面上での位相量pのデータを測定するステップと、
前記位相量pのデータが連続して正である測定区間領域と、前記位相量pのデータが連続して負である測定区間領域とに前記データを分けて設定し、設定したi個(iは2以上の正の整数)の測定区間領域のそれぞれの幅をΔDi、それぞれの前記測定区間領域内の前記位相量pの平均をpi(ave)とし、前記ΔDi及び前記pi(ave)の値を用いてi個の前記測定区間領域毎に要素ΔDi n×pi(ave)を割り当てる手順によって前記表面の第1の評価指標を得るステップと、
を含むことを特徴とする絶縁ゲート型半導体装置の評価方法。 - ワイドバンドギャップ半導体からなるチャネル形成層と、前記チャネル形成層に接して設けられたゲート絶縁膜とで構成される絶縁ゲート構造を備え、
前記ゲート絶縁膜に接する前記チャネル形成層の表面上で原子間力顕微鏡の位相モードで測定された複数の位相量pのデータについて算出された第2の評価指標が、電界効果移動度との関係を考慮して設定された一定値以上又は一定値以下であるように、
前記表面上の電荷分布が制御されている
ことを特徴とする絶縁ゲート型半導体装置。 - 前記第2の評価指標は、測定された複数の位相量pのデータについてのサミット密度が76(1/μm)以上であることを特徴とする請求項10に記載の絶縁ゲート型半導体装置。
- 前記第2の評価指標は、測定された複数の位相量pのデータについての表面ベアリングインデックスが0.39以下であることを特徴とする請求項10に記載の絶縁ゲート型半導体装置。
- 前記第2の評価指標は、測定された複数の位相量pのデータについてのコア溶液保持インデックスが2.52以上であることを特徴とする請求項10に記載の絶縁ゲート型半導体装置。
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007329381A (ja) | 2006-06-09 | 2007-12-20 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2007335557A (ja) | 2006-06-14 | 2007-12-27 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2008177538A (ja) | 2006-12-21 | 2008-07-31 | Fuji Electric Device Technology Co Ltd | 炭化珪素半導体装置の製造方法 |
JP2008243567A (ja) | 2007-03-27 | 2008-10-09 | Takiron Co Ltd | 機能性薄膜素子、表示体、調光体、光起電力モジュール、導電層のイオン化ポテンシャル制御方法、及び機能性薄膜素子の製造方法 |
WO2009102004A1 (ja) | 2008-02-15 | 2009-08-20 | Lion Corporation | 洗浄剤組成物および電子デバイス用基板の洗浄方法 |
JP2013211460A (ja) | 2012-03-30 | 2013-10-10 | National Institute Of Advanced Industrial & Technology | 高耐圧半導体装置 |
Family Cites Families (2)
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---|---|---|---|---|
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2018
- 2018-03-07 JP JP2018041085A patent/JP7013950B2/ja active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007329381A (ja) | 2006-06-09 | 2007-12-20 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2007335557A (ja) | 2006-06-14 | 2007-12-27 | Renesas Technology Corp | 半導体装置の製造方法 |
JP2008177538A (ja) | 2006-12-21 | 2008-07-31 | Fuji Electric Device Technology Co Ltd | 炭化珪素半導体装置の製造方法 |
JP2008243567A (ja) | 2007-03-27 | 2008-10-09 | Takiron Co Ltd | 機能性薄膜素子、表示体、調光体、光起電力モジュール、導電層のイオン化ポテンシャル制御方法、及び機能性薄膜素子の製造方法 |
WO2009102004A1 (ja) | 2008-02-15 | 2009-08-20 | Lion Corporation | 洗浄剤組成物および電子デバイス用基板の洗浄方法 |
JP2013211460A (ja) | 2012-03-30 | 2013-10-10 | National Institute Of Advanced Industrial & Technology | 高耐圧半導体装置 |
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