JP2009187966A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】オフ角を有するSiC基板を用いて半導体装置を製造するに際し、当該オフ角を正確に把握することにより半導体装置の特性を向上させることが可能な半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法としてのMOSFETの製造方法は、炭化珪素からなり、オフ角を有するn+SiC基板を準備する工程(S10)と、n+SiC基板のオフ方位を調査する工程(S50)と、n+SiC基板上に開口パターンを有するマスクを形成する工程(S60)とを備え、マスクを形成する工程(S60)では、調査されたオフ方位に基づく上記開口パターンが形成される。
【選択図】図2
【解決手段】半導体装置の製造方法としてのMOSFETの製造方法は、炭化珪素からなり、オフ角を有するn+SiC基板を準備する工程(S10)と、n+SiC基板のオフ方位を調査する工程(S50)と、n+SiC基板上に開口パターンを有するマスクを形成する工程(S60)とを備え、マスクを形成する工程(S60)では、調査されたオフ方位に基づく上記開口パターンが形成される。
【選択図】図2
Description
本発明は半導体装置の製造方法に関し、より特定的には、炭化珪素からなり、オフ角を有するSiC基板を用いた半導体装置の製造方法に関する。
近年、トランジスタなどの半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素(SiC)の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素(Si)に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
しかし、半導体装置が使用される製品の高性能化に伴い、半導体装置に対してもさらなる高性能化、たとえば電界効果トランジスタにおけるチャネル移動度の向上、耐圧の向上、順方向電圧の低減などが求められている。これに対し、炭化珪素よりなる半導体膜を備えた半導体装置において、当該半導体膜の表面にファセットを形成した上で、当該ファセットをチャネルとする半導体装置が提案されている。これにより、チャネル移動度が向上し、半導体装置の性能が向上する(たとえば特許文献1参照)。また、トレンチMOSFET(Metal Oxide Semiconductor Field Effect Transistor;酸化膜電界効果トランジスタ)において、所定の位置にメサエッチング溝が掘り込まれたものも提案されている。これにより、耐圧の向上および順方向電圧の低減が達成できるとされている(たとえば特許文献2参照)。
特開2006−344942号公報
特開平4−239778号公報
一方、上記炭化珪素を材料として採用した半導体装置の製造方法においては、少なくとも一方の主面が炭化珪素からなるSiC基板が準備され、当該SiC基板上に炭化珪素からなるSiC層がエピタキシャル成長により形成されるプロセスが含まれる場合が多い。また、このエピタキシャル成長により高品質なSiC層を形成する目的で、SiC基板の主面は、所定の結晶面に対してわずかに傾斜するように(オフ角を有するように)形成されることがある。
そして、このようなオフ角を有するSiC基板を用いて上記特許文献1に開示された半導体装置を製造する場合、ファセットの形成前に、SiC層の表面に、オフ方位に対して垂直な方向に溝を形成しておくことにより、ファセットを精度よく形成することができる。また、オフ角を有するSiC基板を用いて上記特許文献2に開示されたトレンチMOSFETを製造する場合、トレンチの側壁の面方位を所定の面方位に一致させておくことにより、チャネル移動度を向上させることができる。このSiC基板のオフ方位は、一般にSiC基板に形成されたオリフラ(orientation flat)を基準として知ることが可能である。そのため、これに基づいて上記オフ方位に対して垂直な溝を形成したり、上記トレンチの側壁の面方位を所定の面方位に一致させたりすることができる。
しかしながら、一般にSiC基板に形成されるオリフラの精度は、所定の方位±5°程度である。そのため、当該オリフラに基づいてSiC基板のオフ方位を認定し、これに基づいて半導体装置を製造した場合、必ずしも十分な精度で上記オフ方位に対して垂直な溝を形成したり、上記トレンチの側壁の面方位を所定の面方位に一致させたりすることができるとはいえない。その結果、半導体装置の性能がばらついたり、低下したりするおそれがある。
そこで、本発明の目的は、オフ角を有するSiC基板を用いて半導体装置を製造するに際し、当該オフ角を正確に把握することにより半導体装置の特性を向上させることが可能な半導体装置の製造方法を提供することである。
本発明に従った半導体装置の製造方法は、炭化珪素からなり、オフ角を有するSiC基板を準備する工程と、SiC基板のオフ方位を調査する工程と、SiC基板上に開口パターンを有するマスクを形成する工程とを備えている。そして、マスクを形成する工程では、調査された上記オフ方位に基づく開口パターンが形成される。
本発明の半導体装置の製造方法では、オフ角を有するSiC基板上にマスクを形成し、当該マスクを用いたエッチングやイオン注入などの工程を行なう前に、予めSiC基板のオフ方位を調査する工程を備えている。そして、調査された当該オフ方位に基づいてマスクの開口パターンが形成される。このオフ方位を調査する工程では、SiC基板の作製時に形成されたオリフラによりオフ方位が認識されるのではなく、SiC基板のオフ方位が実際に調査される。そのため、オフ角を有するSiC基板を用いて半導体装置を製造するに際し、当該オフ方位を正確に把握することが可能になる。その結果、マスクの開口パターンをより正確なオフ方位に基づいて形成することが可能となり、製造される半導体装置の特性を向上させることができる。
ここで、オフ方位を調査する工程で調査されたSiC基板のオフ方位は、たとえばオリフラにより示されるオフ方位とのずれ(誤差)として、記録しておくことができる。つまり、SiC基板のオフ方位を調査する工程は、たとえばオリフラにより示されるSiC基板のオフ方位と、実際のオフ方位とのずれを調査する工程とすることができる。そして、記録された当該ずれに基づいて、マスクの開口パターンを形成することができる。
また、オフ角とは、基板の主面と所定の結晶面とのなす角をいい、たとえば{0001}面SiC基板の場合、SiC基板の主面と{0001}面とのなす角をいう。別の観点から説明すると、たとえば{0001}面SiC基板の場合、主面に垂直な直線(法線)が<0001>方向に対してなす角をいう。なお、六方晶SiC基板の場合、上記オフ角は、たとえば8°または4°程度とされる。
上記半導体装置の製造方法においては、SiC基板を準備する工程よりも後であってオフ方位を調査する工程よりも前に、SiC基板上に炭化珪素からなるSiC層を形成する工程をさらに備えてもよい。この場合、オフ方位を調査する工程では、SiC層に含まれる欠陥の方位に基づいて上記オフ方位を調査することができる。
SiC基板を用いた半導体装置の製造方法においては、当該SiC基板上にSiC層が、たとえばエピタキシャル成長により形成される場合が多い。そして、形成されたSiC層内に含まれる欠陥の方位に基づいて、SiC基板のオフ方位を正確に知ることができる。ここで、SiC層内に含まれる欠陥としては、たとえばキャロットを採用し、当該キャロットの方位に基づいてSiC基板のオフ方位を調査することができる。具体的には、たとえばSiC層内に形成されたキャロットを顕微鏡により観察し、当該キャロットの溝の延びる方向を調査する。ここで、キャロットの溝が延びる方向とSiC基板のオフ方位とは一致するため、これに基づいてSiC基板のオフ方位を決定することができる。
なお、SiC基板のオフ方位を決定するために用いることが可能なSiC層内の欠陥は、上記キャロットに限られず、たとえば積層欠陥、三角欠陥などを用いることができる。ここで、積層欠陥は、オフ方位に対して垂直の関係を有し、三角欠陥のある一辺はオフ方位に対して垂直の関係を有するため、これらを調査することにより、SiC基板のオフ方位を決定することができる。
上記半導体装置の製造方法においては、SiC基板を準備する工程よりも後であってオフ方位を調査する工程よりも前に、SiC基板上に炭化珪素からなるSiC層を形成する工程をさらに備えてもよい。この場合、オフ方位を調査する工程では、SiC層に形成されたファセットの方位に基づいてオフ方位を調査することができる。
上述の場合と同様に、SiC基板上にSiC層が形成される場合、SiC層に形成されたファセットの方位に基づいてSiC基板のオフ方位を正確に知ることもできる。より具体的には、SiC基板上にSiC層が形成された場合、たとえばSiC基板の端部にファセットが形成され得る。そして、ファセット端(隣接するファセットの境界部)の延びる方向はSiC基板のオフ方位に対して垂直であるため、これをたとえば顕微鏡により観察することにより、SiC基板のオフ方位を決定することができる。
上記半導体装置の製造方法においては、オフ方位を調査する工程では、SiC基板に形成されたファセットの方位に基づいてオフ方位が調査されてもよい。SiC基板にファセットが形成されている場合、ファセット端の延びる方向はSiC基板のオフ方位に対して垂直であるため、これをたとえば顕微鏡により観察することにより、SiC基板のオフ方位を決定することができる。
上記半導体装置の製造方法においては、SiC基板を準備する工程よりも後であってオフ方位を調査する工程よりも前に、珪素を供給しつつSiC基板を加熱することによりSiC基板にファセットを形成する工程をさらに備えていてもよい。
これにより、SiC基板に明確なファセットを形成することができるため、ファセットの方位に基づいてSiC基板のオフ方位を調査することが容易となる。
上記半導体装置の製造方法においては、オフ方位を調査する工程では、SiC基板に形成されたステップの方位に基づいてオフ方位が調査されてもよい。SiC基板にステップが形成されている場合、ステップ端(隣接するステップの境界部)の延びる方向はSiC基板のオフ方位に対して垂直であるため、これをたとえば顕微鏡により観察することにより、SiC基板のオフ方位を決定することができる。
上記半導体装置の製造方法においては、SiC基板を準備する工程よりも後であってオフ方位を調査する工程よりも前に、SiC基板の表面を化学的に研磨することにより、SiC基板にステップを形成する工程をさらに備えていてもよい。
これにより、SiC基板に明確なステップを形成することができるため、ステップの方位に基づいてSiC基板のオフ方位を調査することが容易となる。
上記半導体装置の製造方法においては、オフ方位を調査する工程では、SiC基板上に形成されたステップバンチングの方位に基づいてオフ方位が調査されてもよい。SiC基板上にステップバンチングが形成されている場合、当該ステップバンチングに伴う筋の延びる方向はSiC基板のオフ方位に対して垂直であるため、これをたとえば顕微鏡により観察することにより、SiC基板のオフ方位を決定することができる。
上記半導体装置の製造方法においては、SiC基板を準備する工程よりも後であってオフ方位を調査する工程よりも前に、SiC基板上に炭化珪素からなるSiC層を形成する工程をさらに備えていてもよい。この場合、オフ方位を調査する工程では、SiC層に形成されたステップバンチングの方位に基づいてオフ方位を調査することができる。
SiC基板上に、たとえばエピタキシャル成長によりSiC層が形成される場合、当該SiC層に形成されたステップバンチングに伴う筋の延びる方向はSiC基板のオフ方位に対して垂直であるため、これをたとえば顕微鏡により観察することにより、SiC基板のオフ方位を決定することができる。
上記半導体装置の製造方法においては、SiC基板を準備する工程よりも後であってオフ方位を調査する工程よりも前に、不活性ガス雰囲気中においてSiC基板を加熱することにより、SiC基板上にステップバンチングを形成する工程をさらに備えていてもよい。
これにより、SiC基板またはSiC層に明確なステップバンチングを形成することができるため、ステップバンチングの方位に基づいてSiC基板のオフ方位を調査することが容易となる。
上記半導体装置の製造方法においては、SiC層を形成する工程では、SiC基板に対して供給される珪素原子数に対する炭素原子数の比であるC/Siが1.5以上となる条件下で、SiC基板上にSiC層が形成されることにより、SiC層にステップバンチングが形成される。
これにより、SiC層に明確なステップバンチングを形成することができるため、ステップバンチングの方位に基づいてSiC基板のオフ方位を調査することが容易となる。
なお、ファセット、ステップおよびステップバンチングは、以下のように定義される。ファセットとは、特定の結晶面をいう。また、ステップとは、オフ形成に伴う階段状の領域をいう。さらに、ステップバンチングとは、上記ステップの集合、つまり粗密化をいう。
以上の説明から明らかなように、本発明の半導体装置の製造方法によれば、オフ角を有するSiC基板を用いて半導体装置を製造するに際し、当該オフ角を正確に把握することにより半導体装置の特性を向上させることが可能な半導体装置の製造方法を提供することができる。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
(実施の形態1)
図1は、本発明の一実施の形態である実施の形態1における半導体装置としてのトレンチMOSFET(Metal Oxide Semiconductor Field Effect Transistor;酸化膜電界効果トランジスタ)の構成を示す概略断面図である。まず、図1を参照して、実施の形態1におけるMOSFETについて説明する。
図1は、本発明の一実施の形態である実施の形態1における半導体装置としてのトレンチMOSFET(Metal Oxide Semiconductor Field Effect Transistor;酸化膜電界効果トランジスタ)の構成を示す概略断面図である。まず、図1を参照して、実施の形態1におけるMOSFETについて説明する。
図1を参照して、実施の形態1におけるMOSFET1は、ワイドバンドギャップ半導体である炭化珪素(SiC)からなり、導電型がn型(第1導電型)の基板であるn+SiC基板11と、導電型がp型(第2導電型)の半導体層としてのp型SiC層12と、p型SiC層12内に形成された導電型がp型(第2導電型)の高濃度第2導電型領域としてのp+領域13と、p型SiC層12内に形成された導電型がn型(第1導電型)の高濃度第1導電型領域としてのn+ソース領域14とを備えている。また、p型SiC層12のn+SiC基板11側の主面である第1の主面12Aとは反対側の主面である第2の主面12Bからp型SiC層12を貫通し、n+SiC基板11に到達するように溝部としてのトレンチ18が形成されている。
n+SiC基板11は、六方晶SiCからなり、高濃度のn型不純物(導電型がn型である不純物)を含んでいる。p型SiC層12は、n+SiC基板11の一方の主面上に形成され、p型不純物を含むことにより導電型がp型となっている。p型SiC層12に含まれるp型不純物は、たとえばAl(アルミニウム)であり、n+SiC基板11に含まれるn型不純物よりも低い濃度で含まれている。
n+ソース領域14は、トレンチ18の側壁18Aおよびp型SiC層12の第2の主面12Bを含み、トレンチ18を挟むように一対形成されている。n+ソース領域14は、n型不純物、たとえばP(リン)などをp型SiC層12に含まれるp型不純物よりも高い濃度で含んでいる。p+領域13は、n+ソース領域14から見てトレンチ18とは反対側に、p型SiC層12の第2の主面12Bを含むように形成されている。p+領域13は、p型不純物、たとえばAl、B(硼素)などをp型SiC層12に含まれるp型不純物よりも高い濃度で含んでいる。
さらに、図1を参照して、MOSFET1は、ゲート絶縁膜としてのゲート酸化膜15と、ゲート電極17と、ソースコンタクト電極16と、ソース電極19と、ドレイン電極20とを備えている。
ゲート酸化膜15は、トレンチ18の側壁18Aおよび底壁18Bを覆うとともに、n+ソース領域14が形成されたp型SiC層12の第2の主面12B上にまで延在している。ゲート酸化膜15は、たとえば二酸化珪素(SiO2)からなっている。ゲート電極17は、トレンチ18内に形成されたゲート酸化膜15上を、当該ゲート酸化膜15に接触しつつ覆うとともに、第2の主面12Bを覆うゲート酸化膜15上にまで延在している。ゲート電極17は、Al、ポリシリコンなどの導電体からなっている。
ソースコンタクト電極16は、n+ソース領域14上から、トレンチ18から離れる向きにp+領域13上にまで第2の主面12Bに接触しつつ延在している。ソースコンタクト電極16は、たとえばNiSi(ニッケルシリサイド)など、n+ソース領域14とオーミックコンタクト可能な材料からなっている。
ソース電極19は、ソースコンタクト電極16上に、当該ソースコンタクト電極16に接触して配置されている。ソース電極19は、Alなどの導電体からなり、ソースコンタクト電極16を介してn+ソース領域14と電気的に接続されている。
ドレイン電極20は、n+SiC基板11においてp型SiC層12が形成される側とは反対側の主面に接触して形成されている。このドレイン電極20は、たとえばNiSiなど、n+SiC基板11とオーミックコンタクト可能な材料からなっており、n+SiC基板11と電気的に接続されている。
次に、MOSFET1の動作について説明する。図1を参照して、ゲート電極17の電圧が0Vの状態、すなわちオフ状態では、ゲート酸化膜15に接するp型SiC層12の領域とn+SiC基板11との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極17に正の電圧を印加していくと、p型SiC層12のゲート酸化膜15と接触する付近であるチャネル領域12Cにおいて、反転層が形成される。その結果、n+ソース領域14とn+SiC基板11とが電気的に接続され、ソース電極19とドレイン電極20との間に電流が流れる。
ここで、実施の形態1におけるMOSFET1は、後述する本発明の一実施の形態である実施の形態1における半導体装置の製造方法により製造されている。そのため、チャネル領域12Cに含まれるトレンチ18の側壁18Aが所望の面、具体的にはたとえば{1−100}面に、従来のMOSFETに比べてより正確に一致している。その結果、実施の形態1におけるMOSFET1は、チャネル領域12Cにおけるキャリアの移動度(チャネル移動度)の高いMOSFETとなっている。
次に、本発明に従った半導体装置の製造方法の一実施の形態である実施の形態1における半導体装置としてのMOSFETの製造方法について説明する。図2は、実施の形態1におけるMOSFETの製造方法の概略を示すフローチャートである。また、図3、図4および図6〜図9は、実施の形態1におけるMOSFETの製造方法を説明するための概略断面図である。また、図5は、p型SiC層に形成されたステップバンチングの一例を示す写真である。
図2を参照して、実施の形態1におけるMOSFETの製造方法においては、まず、工程(S10)として基板準備工程が実施される。この工程(S10)では、第1導電型の基板が準備される。具体的には、図3を参照して、たとえば六方晶SiC(4H−SiC)からなり、n型不純物を含むことにより導電型がn型であるn+SiC基板11が準備される。n+SiC基板11の一方の主面11Aは、(0001)面に対してオフ方位が<11−20>、オフ角が4°となっている。n+SiC基板11の抵抗率は0.02Ω・cm程度、厚みは400μm程度とされる。
次に、図2を参照して、工程(S20)としてp型層形成工程が実施される。この工程(S20)では、n+SiC基板11上に第2導電型のSiC層が形成される。具体的には、図3を参照して、エピタキシャル成長によりn+SiC基板11上にp型SiC層12が形成される。エピタキシャル成長は、たとえば原料ガスとしてSiH4(シラン)とC3H8(プロパン)との混合ガスを採用して実施することができる。このとき、p型不純物として、たとえばAlを導入する。これにより、n+SiC基板11に含まれるn型不純物よりも低い濃度のp型不純物を含むp型SiC層12を形成することができる。ここで、p型SiC層12の不純物濃度は1×1016cm−3程度、厚みは3μm程度とされる。また、エピタキシャル成長の際にn+SiC基板11上に供給される珪素原子数に対する炭素原子数の比であるC/Siを1.5以上の値、たとえば2としておくことにより、形成されるp型SiC層12の表面に、後述する工程(S50)において利用可能な2原子層以上の高さを有するステップバンチングを発生させることができる。
次に、図2を参照して、工程(S30)としてイオン注入工程が実施される。この工程(S30)では、図4を参照して、p型SiC層12において、n+SiC基板11側の主面である第1の主面12Aとは反対側の主面である第2の主面12Bを含むように、n+ソース領域14およびp+領域13がイオン注入により形成される。具体的には、まず、第2の主面12B上に、たとえばCVDによりSiO2からなる酸化膜が形成される。そして、酸化膜の上にレジストが塗布された後、露光および現像が行なわれ、所望のn+ソース領域14の形状に応じた領域に開口を有するレジスト膜が形成される。そして、当該レジスト膜をマスクとして用いて、たとえばRIE(Reactive Ion Etching;反応性イオンエッチング)により酸化膜が部分的に除去されることにより、p型SiC層12上に開口パターンを有する酸化膜からなるマスク層が形成される。その後、上記レジスト膜を除去した上で、このマスク層をマスクとして用いてp型SiC層12にイオン注入を行なうことにより、n+ソース領域14が形成される。
さらに、上記マスク層が除去された上で、上述の場合と同様の手順で、所望のp+領域13の形状に応じた開口パターンを有するマスク層が、p型SiC層12上に形成される。そして、当該マスク層をマスクとして用いてp型SiC層12にイオン注入を行なうことにより、p+領域13が形成される。
次に、図2を参照して、工程(S40)として活性化アニール工程が実施される。この工程(S40)では、イオン注入が実施されたp型SiC層12を加熱することにより、上記イオン注入によって導入された不純物を活性化させる熱処理である活性化アニールが実施される。活性化アニールは、たとえばアルゴンガス雰囲気中において、1700℃に30分間保持する熱処理を実施することにより行なうことができる。
次に、図2を参照して、工程(S50)としてオフ方位調査工程が実施される。この工程(S50)では、n+SiC基板11上のp型SiC層12に形成されたステップバンチングの方位に基づいてn+SiC基板11のオフ方位が調査される。具体的には、図5を参照して、p型SiC層12を顕微鏡により観察すると、上記工程(S20)において形成されたステップバンチングを確認することができる。そして、このステップバンチングに伴う筋の延びる方向である矢印αの方向とn+SiC基板11のオフ方位とは垂直であるため、当該観察によりn+SiC基板11のオフ方位を確認することができる。そして、確認されたオフ方位と、n+SiC基板11に形成されたオリフラが示すオフ方位とのずれが記録される。
次に、図2を参照して、工程(S60)としてマスク形成工程が実施される。この工程(S60)では、工程(S50)において調査されたn+SiC基板11のオフ方位に基づいて、p型SiC層12上に、後述する工程(S70)において形成されるトレンチの形状に応じた開口パターンを有するマスクが形成される。具体的には、図6を参照して、まず、第2の主面12B上に、たとえばCVDによりSiO2からなる酸化膜31が形成される。そして、酸化膜31の上にレジストが塗布された後、露光および現像が行なわれ、所望のトレンチ18(図1参照)の形状に応じた領域に開口32Aを有するレジスト膜32が形成される。
このとき、レジスト膜32の開口32Aは、工程(S50)において記録されたn+SiC基板11の実際のオフ方位とオリフラが示すオフ方位とのずれを考慮して形成される。より具体的には、開口32Aの側壁が、n+SiC基板11を構成するSiC結晶の{1−100}面に一致するように、開口32Aが形成される。そして、当該レジスト膜32をマスクとして用いて、たとえばRIEにより酸化膜31が部分的に除去されることにより、p型SiC層12の第2の主面12B上に開口パターンを有する酸化膜31からなるマスク層が形成される。その結果、開口31Aの側壁が、n+SiC基板11を構成するSiC結晶の{1−100}面に一致するように、開口31Aが形成される。
次に、図2を参照して、工程(S70)としてトレンチ形成工程が実施される。この工程(S70)では、工程(S60)において形成された酸化膜31からなるマスク層をマスクとして用いて、トレンチが形成される。具体的には、図7を参照して、第2の主面12B上に形成された酸化膜31からなるマスク層をマスクとして用いて、たとえばRIEを実施することにより、深さ3.5μm程度のトレンチが形成される。その結果、図7に示すように、p型SiC層12の第2の主面12Bからn+SiC基板11にまで到達するトレンチ18が形成される。ここで、上述のように、開口31Aは、その側壁が、n+SiC基板11を構成するSiC結晶の{1−100}面に一致するように形成されている。そのため、RIEにより形成されるトレンチ18の側壁18Aが、n+SiC基板11およびp型SiC層12を構成するSiC結晶の{1−100}面に一致する。なお、上記においてはマスク層の材質としてSiO2が採用される場合について説明したが、マスク層の材質は、たとえばW(タングステン)などの金属であってもよい。
次に、図2を参照して、工程(S80)として酸化膜形成工程が実施される。この工程(S80)では、図8を参照して、工程(S10)〜(S70)までが実施されて所望のイオン注入層をおよびトレンチ含むp型SiC層12が形成されたn+SiC基板11が熱酸化される。これにより、二酸化珪素(SiO2)からなり、ゲート酸化膜15(図1参照)となるべき熱酸化膜33が、第2の主面12Bおよびトレンチ18の側壁18Aおよび底壁18Bを覆うように形成される。
次に、図2を参照して、工程(S90)としてオーミック電極形成工程が実施される。この工程(S90)では、図9を参照して、第2の主面12Bに接触しつつ、n+ソース領域14上から、トレンチ18から離れる向きにp+領域13上にまで延在するようにソースコンタクト電極16が形成される。また、工程(S90)では、n+SiC基板11においてp型SiC層12が形成される側とは反対側の主面に接触するようにドレイン電極20が形成される。具体的には、たとえば蒸着法により所望の位置に形成されたニッケル(Ni)膜が加熱されてシリサイド化されることにより、ソースコンタクト電極16およびドレイン電極20が形成される。なお、Ni膜の厚みは、たとえば0.1μm程度とされ、シリサイド化するための加熱は、たとえば950℃程度の温度に2分間程度保持することにより実施することができる。
次に、図2を参照して、工程(S100)として電極形成工程が実施される。この工程(S100)では、たとえば導電体であるAl、ポリシリコンなどからなるゲート電極17(図1参照)が、トレンチ18内に形成されたゲート酸化膜15上を、当該ゲート酸化膜15に接触しつつ覆うとともに、第2の主面12Bを覆うゲート酸化膜15上にまで延在するように形成される。また、この工程(S100)では、Alなどの導電体からなり、ソースコンタクト電極16を介してn+ソース領域14と電気的に接続されるソース電極19(図1参照)が、ソースコンタクト電極16上に、当該ソースコンタクト電極16に接触して形成される。このゲート電極17およびソース電極19の形成は、たとえば蒸着法により実施することができる。また、ゲート電極17およびソース電極19の厚みは、たとえば1μm程度とすることができる。以上の工程(S10)〜(S100)により、実施の形態1における半導体装置としてのMOSFET1製造方法は完了し、実施の形態1のMOSFET1(図1参照)が完成する。
実施の形態1におけるMOSFETの製造方法においては、オフ角を有するn+SiC基板11上に酸化膜31からなるマスクを形成し、当該マスクを用いてトレンチ18を形成する前に、予めn+SiC基板11のオフ方位を調査する工程を備えている。そして、調査された当該オフ方位に基づいて酸化膜31からなるマスクの開口パターンが形成される。このオフ方位を調査する工程では、n+SiC基板11の作製時に形成されたオリフラによりオフ方位が認識されるのではなく、n+SiC基板11のオフ方位がp型SiC層12に発生したステップバンチングの方位に基づいて実際に調査される。そのため、当該オフ方位を正確に把握して、マスクの開口パターンを形成することが可能となっている。その結果、実施の形態1におけるMOSFETの製造方法によれば、チャネル領域12Cに含まれるトレンチ18の側壁18Aを所望の面、具体的にはたとえば{1−100}面に、従来の製造方法に比べてより正確に一致させることが可能となっており、チャネル移動度の高いMOSFETを製造することができる。
(実施の形態2)
次に、本発明の他の実施の形態である実施の形態2における半導体装置の製造方法について説明する。図10は、p型SiC層に形成された欠陥(キャロット)の一例を示す写真である。実施の形態2における半導体装置としてのMOSFETの製造方法は、基本的には実施の形態1の場合と同様に実施される。しかし、図2を参照して、実施の形態2におけるMOSFETの製造方法は、工程(S50)として実施されるオフ方位調査工程において、実施の形態1とは異なっている。
次に、本発明の他の実施の形態である実施の形態2における半導体装置の製造方法について説明する。図10は、p型SiC層に形成された欠陥(キャロット)の一例を示す写真である。実施の形態2における半導体装置としてのMOSFETの製造方法は、基本的には実施の形態1の場合と同様に実施される。しかし、図2を参照して、実施の形態2におけるMOSFETの製造方法は、工程(S50)として実施されるオフ方位調査工程において、実施の形態1とは異なっている。
すなわち、図2を参照して、実施の形態2におけるMOSFETの製造方法では、まず、工程(S10)〜(S40)が実施の形態1の場合と同様に実施される。
次に、図2を参照して、工程(S50)としてオフ方位調査工程が実施される。この工程(S50)では、n+SiC基板11上のp型SiC層12に形成されたキャロットの方位に基づいてn+SiC基板11のオフ方位が調査される。具体的には、図10を参照して、p型SiC層12を顕微鏡により観察することにより、p型SiC層12に含まれる欠陥であるキャロット34を確認する。そして、このキャロット34の溝の延びる方向とn+SiC基板11のオフ方位とは一致するため、当該観察によりn+SiC基板11のオフ方位を確認することができる。そして、確認されたオフ方位と、n+SiC基板11に形成されたオリフラが示すオフ方位とのずれが記録される。その後、図2を参照して、実施の形態1の場合と同様に工程(S60)〜(S100)までが実施されることにより、チャネル移動度の高いMOSFETを製造することができる。
(実施の形態3)
次に、本発明のさらに他の実施の形態である実施の形態3における半導体装置の製造方法について説明する。図11は、SiC基板の端部のp型SiC層に形成されたファセットの一例を示す写真である。図11において、写真の左側がSiC基板の端面側に該当する。実施の形態3における半導体装置としてのMOSFETの製造方法は、基本的には実施の形態1の場合と同様に実施される。しかし、図2を参照して、実施の形態3におけるMOSFETの製造方法は、工程(S50)として実施されるオフ方位調査工程において、実施の形態1とは異なっている。
次に、本発明のさらに他の実施の形態である実施の形態3における半導体装置の製造方法について説明する。図11は、SiC基板の端部のp型SiC層に形成されたファセットの一例を示す写真である。図11において、写真の左側がSiC基板の端面側に該当する。実施の形態3における半導体装置としてのMOSFETの製造方法は、基本的には実施の形態1の場合と同様に実施される。しかし、図2を参照して、実施の形態3におけるMOSFETの製造方法は、工程(S50)として実施されるオフ方位調査工程において、実施の形態1とは異なっている。
すなわち、図2を参照して、実施の形態2におけるMOSFETの製造方法では、まず、工程(S10)〜(S40)が実施の形態1の場合と同様に実施される。
次に、図2を参照して、工程(S50)としてオフ方位調査工程が実施される。この工程(S50)では、n+SiC基板11の端部のp型SiC層12に形成されたファセットの方位に基づいてn+SiC基板11のオフ方位が調査される。具体的には、図11を参照して、n+SiC基板11の端部に形成されたp型SiC層12を顕微鏡により観察することにより、p型SiC層12に形成されたファセットを確認する。そして、ファセット端の延びる方向である矢印βに沿った方向とn+SiC基板11のオフ方位とは垂直であるため、当該観察によりn+SiC基板11のオフ方位を確認することができる。そして、確認されたオフ方位と、n+SiC基板11に形成されたオリフラが示すオフ方位とのずれが記録される。その後、図2を参照して、実施の形態1の場合と同様に工程(S60)〜(S100)までが実施されることにより、チャネル移動度の高いMOSFETを製造することができる。
(実施の形態4)
次に、本発明のさらに他の実施の形態である実施の形態4における半導体装置の製造方法について説明する。図12は、実施の形態4におけるMOSFETの製造方法の概略を示すフローチャートである。また、図13は、SiC基板に形成されたステップバンチングの一例を示す写真である。実施の形態4における半導体装置としてのMOSFETの製造方法は、基本的には実施の形態1の場合と同様に実施される。しかし、図12および図2を参照して、実施の形態4におけるMOSFETの製造方法は、工程(S10)の後であって工程(S20)よりも前に、工程(S110)としてステップバンチング形成工程が実施される点、および工程(S50)であるオフ方位形成工程が工程(S110)よりも後であって工程(S20)よりも前に実施される点において、実施の形態1とは異なっている。
次に、本発明のさらに他の実施の形態である実施の形態4における半導体装置の製造方法について説明する。図12は、実施の形態4におけるMOSFETの製造方法の概略を示すフローチャートである。また、図13は、SiC基板に形成されたステップバンチングの一例を示す写真である。実施の形態4における半導体装置としてのMOSFETの製造方法は、基本的には実施の形態1の場合と同様に実施される。しかし、図12および図2を参照して、実施の形態4におけるMOSFETの製造方法は、工程(S10)の後であって工程(S20)よりも前に、工程(S110)としてステップバンチング形成工程が実施される点、および工程(S50)であるオフ方位形成工程が工程(S110)よりも後であって工程(S20)よりも前に実施される点において、実施の形態1とは異なっている。
すなわち、図12を参照して、実施の形態4におけるMOSFETの製造方法では、まず、工程(S10)が実施の形態1の場合と同様に実施される。
次に、図12を参照して、工程(S110)として、ステップバンチング形成工程が実施される。具体的には、工程(S110)においては、工程(S10)において準備されたn+SiC基板11が、不活性ガスであるアルゴンガス雰囲気中において、1600℃以上1900℃以下の温度、たとえば1700℃に、20分間以上60分間以下の時間、たとえば30分間保持される。これにより、n+SiC基板11の表面(主面)に、2原子層以上の高さを有するステップバンチングが発生する。ここで、明確なステップバンチングを形成するためには、上記温度は1650℃以上1800℃以下、上記時間は20分間以上60分間以下とすることが好ましい。
次に、図12を参照して、工程(S50)としてオフ方位調査工程が実施される。この工程(S50)では、上記工程(S110)においてn+SiC基板11に形成されたステップバンチングの方位に基づいてn+SiC基板11のオフ方位が調査される。
具体的には、図13を参照して、n+SiC基板11を顕微鏡により観察することにより、n+SiC基板11に形成されたステップバンチングを確認する。そして、このステップバンチングの延びる方向である矢印αの方向とn+SiC基板11のオフ方位とは垂直であるため、当該観察によりn+SiC基板11のオフ方位を確認することができる。そして、確認されたオフ方位と、n+SiC基板11に形成されたオリフラが示すオフ方位とのずれが記録される。その後、図12を参照して、実施の形態1の場合と同様に、工程(S50)を除く工程(S20)〜(S100)までが実施されることにより、チャネル移動度の高いMOSFETを製造することができる。
(実施の形態5)
次に、本発明のさらに他の実施の形態である実施の形態5における半導体装置の製造方法について説明する。図14は、実施の形態5におけるMOSFETの製造方法の概略を示すフローチャートである。また、図15は、SiC基板に形成されたファセットの一例を示す写真である。実施の形態5における半導体装置としてのMOSFETの製造方法は、基本的には実施の形態1の場合と同様に実施される。しかし、図14および図2を参照して、実施の形態5におけるMOSFETの製造方法は、工程(S10)の後であって工程(S20)よりも前に、工程(S120)としてファセット形成工程が実施される点、および工程(S50)であるオフ方位形成工程が工程(S120)よりも後であって工程(S20)よりも前に実施される点において、実施の形態1とは異なっている。
次に、本発明のさらに他の実施の形態である実施の形態5における半導体装置の製造方法について説明する。図14は、実施の形態5におけるMOSFETの製造方法の概略を示すフローチャートである。また、図15は、SiC基板に形成されたファセットの一例を示す写真である。実施の形態5における半導体装置としてのMOSFETの製造方法は、基本的には実施の形態1の場合と同様に実施される。しかし、図14および図2を参照して、実施の形態5におけるMOSFETの製造方法は、工程(S10)の後であって工程(S20)よりも前に、工程(S120)としてファセット形成工程が実施される点、および工程(S50)であるオフ方位形成工程が工程(S120)よりも後であって工程(S20)よりも前に実施される点において、実施の形態1とは異なっている。
すなわち、図14を参照して、実施の形態5におけるMOSFETの製造方法では、まず、工程(S10)が実施の形態1の場合と同様に実施される。
次に、図14を参照して、工程(S120)として、ファセット形成工程が実施される。具体的には、工程(S120)においては、工程(S10)において準備されたn+SiC基板11の主面上に、珪素(Si)からなるSi膜が、たとえば蒸着法により形成される。そして、Si膜が形成された当該n+SiC基板11が不活性ガスであるアルゴンガス雰囲気中において、1450℃以上1800℃以下の温度、たとえば1700℃に、30分間以上120分間以下の時間、たとえば30分間保持される。これにより、n+SiC基板11の主面にSiが供給されつつn+SiC基板11が加熱されて、n+SiC基板11の主面上にファセットが形成される。ここで、明確なファセットを形成するためには、上記温度は1600℃以上1800℃以下、上記時間は30分間以上60分間以下とすることが好ましい。また、Si膜の形成前に、その端面が基板のオフ方位と垂直な複数の溝を形成してもよい。
次に、図14を参照して、工程(S50)としてオフ方位調査工程が実施される。この工程(S50)では、上記工程(S120)においてn+SiC基板11の主面上に形成されたファセットの方位に基づいてn+SiC基板11のオフ方位が調査される。
具体的には、図15を参照して、n+SiC基板11を顕微鏡により観察することにより、n+SiC基板11に形成されたファセットを確認する。そして、このファセットに伴う筋の延びる方向(ファセット端の延びる方向)である矢印γに沿った方向とn+SiC基板11のオフ方位とは垂直であるため、当該観察によりn+SiC基板11のオフ方位を確認することができる。そして、確認されたオフ方位と、n+SiC基板11に形成されたオリフラが示すオフ方位とのずれが記録される。その後、図14を参照して、実施の形態1の場合と同様に、工程(S50)を除く工程(S20)〜(S100)までが実施されることにより、チャネル移動度の高いMOSFETを製造することができる。
(実施の形態6)
次に、本発明のさらに他の実施の形態である実施の形態6における半導体装置の製造方法について説明する。図16は、実施の形態6におけるMOSFETの製造方法の概略を示すフローチャートである。実施の形態6における半導体装置としてのMOSFETの製造方法は、基本的には実施の形態1の場合と同様に実施される。しかし、図16および図2を参照して、実施の形態6におけるMOSFETの製造方法は、工程(S10)の後であって工程(S20)よりも前に、工程(S130)としてステップ形成工程が実施される点、および工程(S50)であるオフ方位形成工程が工程(S130)よりも後であって工程(S20)よりも前に実施される点において、実施の形態1とは異なっている。
次に、本発明のさらに他の実施の形態である実施の形態6における半導体装置の製造方法について説明する。図16は、実施の形態6におけるMOSFETの製造方法の概略を示すフローチャートである。実施の形態6における半導体装置としてのMOSFETの製造方法は、基本的には実施の形態1の場合と同様に実施される。しかし、図16および図2を参照して、実施の形態6におけるMOSFETの製造方法は、工程(S10)の後であって工程(S20)よりも前に、工程(S130)としてステップ形成工程が実施される点、および工程(S50)であるオフ方位形成工程が工程(S130)よりも後であって工程(S20)よりも前に実施される点において、実施の形態1とは異なっている。
すなわち、図16を参照して、実施の形態6におけるMOSFETの製造方法では、まず、工程(S10)が実施の形態1の場合と同様に実施される。
次に、図16を参照して、工程(S130)として、ステップ形成工程が実施される。具体的には、工程(S130)においては、工程(S10)において準備されたn+SiC基板11の主面に対して、CMP(Chemical Mechanical Polishing;化学機械研磨)が実施され、当該主面に1原子層以上の高さを有するステップが形成される。
次に、工程(S50)としてオフ方位調査工程が実施される。この工程(S50)では、上記工程(S130)においてn+SiC基板11の主面に形成されたステップの方位に基づいてn+SiC基板11のオフ方位が調査される。
具体的には、たとえばn+SiC基板11の主面をAFM(Atomic Force Microscope;原子間力顕微鏡)により観察することにより、n+SiC基板11に形成されたステップを確認する。そして、ステップ端の延びる方向とn+SiC基板11のオフ方位とは垂直であるため、当該観察によりn+SiC基板11のオフ方位を確認することができる。そして、確認されたオフ方位と、n+SiC基板11に形成されたオリフラが示すオフ方位とのずれが記録される。その後、図16を参照して、実施の形態1の場合と同様に、工程(S50)を除く工程(S20)〜(S100)までが実施されることにより、チャネル移動度の高いMOSFETを製造することができる。
なお、工程(S130)におけるステップの形成は、n+SiC基板11を化学的に研磨する方法であればよいため上記CMPを用いた方法に限られず、たとえばn+SiC基板11に対して基準触媒エッチングを実施することにより形成することができる。
以下、本発明の実施例1について説明する。本発明の半導体装置の製造方法と同様のプロセスを用いてMOSFETを作製し、チャネル移動度を確認する実験を行なった。実験の手順は以下のとおりである。
まず、上記実施の形態1と同様のプロセスで移動度評価用のトレンチMOSFETを作製した。ここで、トレンチの側壁は{1−100}面とした。また、p型SiC層におけるp型不純物の濃度は1×1016cm−3、p型SiC層の厚みは3μmとした(実施例)。一方、基板のオリフラが示すオフ方位に基づいてトレンチを形成した場合を想定し、比較のため、上記実施の形態1と同様のプロセスでトレンチの側壁を{1−100}面から5°ずれたMOSFETも作製した(比較例)。そして、上記実施例および比較例のMOSFETを用いてチャネル移動度を測定した。
次に、実験の結果を説明する。チャネル移動度の測定の結果、実施例のMOSFETのチャネル移動度は50cm2/V・sであったのに対し、比較例のMOSFETのチャネル移動度は20cm2/V・sであった。つまり、SiC基板のオフ方位を正確に把握することなく、単にオリフラが示すオフ方位に基づいてトレンチMOSFETを製造した場合、チャネル移動度が40%程度にまで低下するおそれがあることがわかった。そして、本発明の半導体装置の製造方法によりSiC基板のオフ方位を正確に把握した上でMOSFETを作製することにより、移動度の大幅な向上と安定が得られることが確認された。
なお、上記実施の形態および実施例においては、本発明の半導体装置の製造方法を適用可能な半導体装置として、トレンチMOSFETを例として挙げたが、本発明の半導体装置の製造方法を適用可能な半導体装置はこれに限られない。たとえば、SiC層上に形成したファセットをチャネルとして利用するMOSFETの製造において、ファセットの形成前に形成される溝を、本発明の半導体装置の製造方法に従ってSiC基板のオフ方位を正確に把握した上で形成することにより、当該MOSFETのチャネル移動度を向上させることができる。また、本発明の半導体装置の製造方法を適用可能な半導体装置としては、上記MOSFETのほか、たとえばIGBT(Insulated Gate Bipolar Transistor;絶縁ゲートバイポーラトランジスタ)などが挙げられる。
また、結晶面および結晶方向を表記する際、マイナスの数値を記載する場合、数値の上にバーを記載する表記が一般的であるが、本願の特許請求の範囲、明細書、要約書、図面においては、便宜上数値の前に「−(マイナス)」を付して表記した。
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置の製造方法は、炭化珪素からなり、オフ角を有するSiC基板を用いた半導体装置の製造方法に、特に有利に適用され得る。
1 MOSFET、11 n+SiC基板、11A 一方の主面、12 p型SiC層、12A 第1の主面、12B 第2の主面、12C チャネル領域、13 p+領域、14 n+ソース領域、15 ゲート酸化膜、16 ソースコンタクト電極、17 ゲート電極、18 トレンチ、18A 側壁、18B 底壁、19 ソース電極、20 ドレイン電極、31 酸化膜、31A 開口、32 レジスト膜、32A 開口、33 熱酸化膜、34 キャロット。
Claims (11)
- 炭化珪素からなり、オフ角を有するSiC基板を準備する工程と、
前記SiC基板のオフ方位を調査する工程と、
前記SiC基板上に開口パターンを有するマスクを形成する工程とを備え、
前記マスクを形成する工程では、調査された前記オフ方位に基づく前記開口パターンが形成される、半導体装置の製造方法。 - 前記SiC基板を準備する工程よりも後であって前記オフ方位を調査する工程よりも前に、前記SiC基板上に炭化珪素からなるSiC層を形成する工程をさらに備え、
前記オフ方位を調査する工程では、前記SiC層に含まれる欠陥の方位に基づいて前記オフ方位が調査される、請求項1に記載の半導体装置の製造方法。 - 前記SiC基板を準備する工程よりも後であって前記オフ方位を調査する工程よりも前に、前記SiC基板上に炭化珪素からなるSiC層を形成する工程をさらに備え、
前記オフ方位を調査する工程では、前記SiC層に形成されたファセットの方位に基づいて前記オフ方位が調査される、請求項1に記載の半導体装置の製造方法。 - 前記オフ方位を調査する工程では、前記SiC基板に形成されたファセットの方位に基づいて前記オフ方位が調査される、請求項1に記載の半導体装置の製造方法。
- 前記SiC基板を準備する工程よりも後であって前記オフ方位を調査する工程よりも前に、珪素を供給しつつ前記SiC基板を加熱することにより前記SiC基板に前記ファセットを形成する工程をさらに備えた、請求項4に記載の半導体装置の製造方法。
- 前記オフ方位を調査する工程では、前記SiC基板に形成されたステップの方位に基づいて前記オフ方位が調査される、請求項1に記載の半導体装置の製造方法。
- 前記SiC基板を準備する工程よりも後であって前記オフ方位を調査する工程よりも前に、前記SiC基板の表面を化学的に研磨することにより、前記SiC基板に前記ステップを形成する工程をさらに備えた、請求項6に記載の半導体装置の製造方法。
- 前記オフ方位を調査する工程では、前記SiC基板上に形成されたステップバンチングの方位に基づいて前記オフ方位が調査される、請求項1に記載の半導体装置の製造方法。
- 前記SiC基板を準備する工程よりも後であって前記オフ方位を調査する工程よりも前に、前記SiC基板上に炭化珪素からなるSiC層を形成する工程をさらに備え、
前記オフ方位を調査する工程では、前記SiC層に形成されたステップバンチングの方位に基づいて前記オフ方位が調査される、請求項8に記載の半導体装置の製造方法。 - 前記SiC基板を準備する工程よりも後であって前記オフ方位を調査する工程よりも前に、不活性ガス雰囲気中において前記SiC基板を加熱することにより、前記SiC基板上に前記ステップバンチングを形成する工程をさらに備えた、請求項8または9に記載の半導体装置の製造方法。
- 前記SiC層を形成する工程では、前記SiC基板に対して供給される珪素原子数に対する炭素原子数の比であるC/Siが1.5以上となる条件下で、前記SiC基板上に前記SiC層が形成されることにより、前記SiC層に前記ステップバンチングが形成される、請求項9に記載の半導体装置の製造方法。
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