JP2014038896A - 炭化珪素半導体装置 - Google Patents

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Abstract

【課題】スイッチングのしきい値の変動を抑制する。
【解決手段】炭化珪素基板は、第１の面および第２の面Ｐ２を有し、第１の導電型を有する第１の領域１８１および第３の領域１８３と、第２の導電型を有する第２の領域１８２および第４の領域１８４とを含む。第３の領域１８３は第２の面Ｐ２上において第２の領域１８２を取り囲んでいる。第４の領域１８４は、第２の領域１８２の不純物濃度よりも高い不純物濃度を有し、第２の領域１８２に接しており、第２の面Ｐ２上において第３の領域１８４を取り囲んでいる。第１の主電極は第１の面上に設けられている。第２の主電極は第３および第４の領域の各々に接している。ゲート絶縁膜は第２の領域上に設けられている。
【選択図】図２

Description

この発明は、炭化珪素半導体装置に関するものであり、特にゲート絶縁膜を有する炭化珪素半導体装置に関するものである。
特開２０１２−３８７７１号公報によれば、溝を有する縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が開示されている。このＭＯＳＦＥＴは、反転層が形成されるチャネル領域としての部分を有するｐ型ボディ層を有する。ｐ型ボディ層上には、ｎ型ソースコンタクト層が形成されている。ｎ型ソースコンタクト層に取囲まれるようにｐ型のコンタクト領域が形成されている。またｎ型ソースコンタクト層およびｐ型のコンタクト領域と接触するソース電極が設けられている。
特開２０１２−３８７７１号公報
上記ＭＯＳＦＥＴのオン状態からオフ状態へのスイッチング時に、ｐ型ボディ領域中のチャネル領域に形成された反転層が消失させられる。具体的には、チャネル領域中の電子がコンタクト領域を経由してソース電極へと除去される。この、オフ状態へのスイッチング時に、チャネル領域中の電子のコンタクト領域への移動が不十分であることに起因して、たとえば、本来エンハンスメント型のＭＯＳＦＥＴがデプリーション型のように動作することがあった。より一般的に言えば、オフ状態へのスイッチング時に、チャネル領域中のキャリアが十分に除去されないことに起因して、スイッチングのしきい値が意図していた値よりもゼロに近づいたり、極端な場合は符号が反転してしまったりする変動が生じることがあった。
本発明は、このような課題を解決するために成されたものであり、この発明の目的は、スイッチングのしきい値の変動を抑制することができる炭化珪素半導体装置を提供することである。
本発明の炭化珪素半導体装置は、炭化珪素基板と、第１の主電極と、第２の主電極と、ゲート絶縁膜と、ゲート電極とを有する。炭化珪素基板は第１の面および第２の面を有する。また炭化珪素基板は、第１の導電型を有する第１の領域と、第１の導電型と異なる第２の導電型を有する第２の領域と、第１の導電型を有する第３の領域と、第２の導電型を有する第４の領域とを含む。第２の領域は、第１の領域に接しており、第１の領域によって第１の面から隔てられており、第２の面を部分的に構成しており、第２の面上において第１の領域を取り囲んでいる。第３の領域は、第２の領域に接しており、第２の面を部分的に構成しており、第２の面上において第２の領域を取り囲んでいる。第４の領域は、第２の領域の不純物濃度よりも高い不純物濃度を有し、第２の領域に接しており、第２の面を部分的に構成しており、第２の面上において第３の領域を取り囲んでいる。第１の主電極は第１の面上に設けられている。第２の主電極は第３の領域および第４の領域の各々に接している。ゲート絶縁膜は第２の領域上に設けられている。ゲート電極はゲート絶縁膜上に設けられている。
この炭化珪素半導体装置によれば、チャネル領域となる部分を有する第２の領域を取り囲むように第４の領域が設けられる。これにより、炭化珪素半導体装置のオフ状態へのスイッチング時に、チャネル領域中のキャリアを全方位から除去することができる。よって、オフ状態におけるチャネル領域中でのキャリアの残留が抑制される。よってスイッチングのしきい値の変動を抑制することができる。
好ましくは、第２の面のうち第２の領域から構成された部分と、第４の領域との間の、第２の領域および第３の領域の界面を経由した距離は、３．５μｍ程度以下である。これにより、オフ状態へのスイッチング時にチャネル領域から第４の領域へと除去されるキャリアが移動しなければならない距離が小さくされる。よってオフ状態へのスイッチング時に、チャネル領域中のキャリアをより確実に十分除去することができる。
好ましくは、第２の領域は５×１０17／ｃｍ3以上の不純物濃度を有する。これにより、オフ状態へのスイッチング時にチャネル領域から第４の領域へと除去されるキャリアが移動する、第２の領域中の経路の電気抵抗が小さくされる。よってオフ状態へのスイッチング時に、チャネル領域中のキャリアをより確実に十分除去することができる。
好ましくは、第２の領域は第１の領域上に設けられたエピタキシャル層である。これにより、第２の領域がイオン注入法によって形成された層である場合に比して、第２の領域の結晶欠陥を抑制し得る。よって、オフ状態へのスイッチング時にチャネル領域から第４の領域へと除去されるキャリアが移動する、第２の領域中の経路の電気抵抗が小さくされる。よってオフ状態へのスイッチング時に、チャネル領域中のキャリアをより確実に十分除去することができる。
好ましくは、第１の領域および第３の領域の間における第２の領域の厚さは０．２μｍ以上１．５μｍ以下である。これにより、オフ状態へのスイッチング時にチャネル領域から第４の領域へと除去されるキャリアが移動する、第１の領域および第３の領域の間における第２の領域中の経路の電気抵抗が小さくされる。よってオフ状態へのスイッチング時に、チャネル領域中のキャリアをより確実に十分除去することができる。
炭化珪素半導体装置において、炭化珪素基板の第２の面上に、側壁を有するトレンチが設けられてもよい。側壁上において第２の領域がゲート絶縁膜に覆われていてもよい。これによりトレンチ型の炭化珪素半導体装置が得られる。
炭化珪素半導体装置において、炭化珪素基板の第２の面は平坦であってもよい。これによりプレーナ型の炭化珪素半導体装置が得られる。
上記のように本発明によれば、炭化珪素半導体装置のスイッチングのしきい値の変動を抑制することができる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置が有する炭化珪素基板を概略的に示す部分上面図である。 図１の線ＩＩＩ−ＩＩＩに沿う概略部分断面図である。 図１の線ＩＶ−ＩＶに沿う概略部分断面図である。 図１の炭化珪素半導体装置が有する炭化珪素基板の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置のオフ状態へのスイッチング時の、チャネル領域中のキャリアの除去の様子を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置が有する炭化珪素基板を概略的に示す部分上面図である。 図１２の線ＸＩＶ−ＸＩＶに沿う概略部分断面図である。 図１２の線ＸＶ−ＸＶに沿う概略部分断面図である。 図１２の炭化珪素半導体装置が有する炭化珪素基板の構成を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第１０工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第１１工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置の製造方法の第１２工程を概略的に示す部分断面図である。 図１２の炭化珪素半導体装置のオフ状態へのスイッチング時の、チャネル領域中のキャリアの除去の様子を概略的に示す部分断面図である。 図１６の距離Ｌ２と、しきい値電圧との関係の一例を示すグラフ図である。 炭化珪素半導体基板の特殊面の微細構造を概略的に示す部分断面図である。 ポリタイプ４Ｈの六方晶における（０００−１）面の結晶構造を示す図である。 図３２の線ＸＸＸＩＩＩ−ＸＸＸＩＩＩに沿う（１１−２０）面の結晶構造を示す図である。 図３１の複合面の表面近傍における結晶構造を（１１−２０）面内において示す図である。 図３１の複合面を（０１−１０）面から見た図である。 図３１の変形例を示す図である。 巨視的に見たチャネル面および（０００−１）面の間の角度と、チャネル移動度との関係の一例を、熱エッチングが行われた場合と行われなかった場合との各々について示すグラフ図である。 チャネル方向および＜０−１１−２＞方向の間の角度と、チャネル移動度との関係の一例を示すグラフ図である。
以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また結晶学上の指数が負であることは、通常、”−”（バー）を数字の上に付すことによって表現されるが、本明細書中では数字の前に負の符号を付している。
（実施の形態１）
図１〜図４に示すように、本実施の形態のＭＯＳＦＥＴ１００（炭化珪素半導体装置）は、プレーナ型電力用半導体装置であり、周期的に配列された複数のセル構造ＣＬ１を有する。具体的には、ＭＯＳＦＥＴ１００は、エピタキシャル基板１８９と、ドレイン電極１０１（第１の主電極）と、ソース電極１０２（第２の主電極）と、ソースコンタクト１０３と、ソース配線１０４と、ゲート酸化膜１１０（ゲート絶縁膜）と、ゲート電極１１１と、ゲートコンタクト１１２と、ゲート配線１１３と、層間絶縁膜１１９および１２０とを有する。
エピタキシャル基板１８９は炭化珪素から作られている。炭化珪素の結晶構造は、好ましくは六方晶であり、より好ましくはポリタイプ４Ｈである。エピタキシャル基板１８９は下面Ｐ１（第１の面）および上面Ｐ２（第２の面）を有する。上面Ｐ２は平坦である。すなわちＭＯＳＦＥＴ１００はプレーナ型である。エピタキシャル基板１８９は、単結晶基板１８０と、ｎ型（第１の導電型）を有するドリフト領域１８１（第１の領域）と、ｐ型（第１の導電型と異なる第２の導電型）を有するボディ領域１８２（第２の領域）と、ｎ型を有するソース領域１８３（第３の領域）と、ｐ型を有するコンタクト領域１８４（第４の領域）とを含む。
単結晶基板１８０の一方面は下面Ｐ１を構成している。単結晶基板１８０のこの一方面と反対の面上にドリフト領域１８１が設けられている。
ボディ領域１８２はドリフト領域１８１に接している。ボディ領域１８２はドリフト領域１８１によって下面Ｐ１から隔てられている（図１）。ボディ領域１８２は上面Ｐ２を部分的に構成している。ボディ領域１８２は上面Ｐ２上においてドリフト領域１８１を取り囲んでいる（図２）。ボディ領域１８２の不純物濃度は、５×１０17／ｃｍ3程度以上３×１０18／ｃｍ3程度以下が好ましく、たとえば１×１０18／ｃｍ3程度である。
ソース領域１８３はボディ領域１８２に接している。ソース領域１８３は上面Ｐ２を部分的に構成している。ソース領域１８３は上面Ｐ２上においてボディ領域１８２を取り囲んでいる（図２）。
コンタクト領域１８４はボディ領域１８２に接している。コンタクト領域１８４は上面Ｐ２を部分的に構成している。コンタクト領域１８４は上面Ｐ２上においてソース領域１８３を取り囲んでいる（図２）。本実施の形態においては、コンタクト領域１８４は上面Ｐ２上においてハニカム形状をなすようにウェブ状に拡がっている。コンタクト領域１８４はボディ領域１８２の不純物濃度よりも高い不純物濃度を有する。
ドレイン電極１０１は下面Ｐ１上に設けられている。ソース電極１０２はソース領域１８３およびコンタクト領域１８４の各々に接している。ゲート酸化膜１１０はボディ領域１８２上に設けられている。ゲート電極１１１はゲート酸化膜１１０上に設けられている。
ゲート酸化膜１１０は、上面Ｐ２上においてボディ領域１８２を被覆している。ゲート電極１１１はゲート酸化膜１１０上に設けられている。層間絶縁膜１１９はゲート電極１１１を覆っている。ゲート酸化膜１１０および層間絶縁膜１１９は、上面Ｐ２上においてソース領域１８３およびコンタクト領域１８４の各々を露出する開口部を有する。この開口部においてソース電極１０２は、ソース領域１８３およびコンタクト領域１８４の各々にオーミックに接触している。
ゲートコンタクト１１２は、ゲート配線１１３とゲート電極１１１とをつなぐように、層間絶縁膜１１９および１２０の各々の中に形成されたコンタクトホール内に設けられている。ソース配線１０４は、層間絶縁膜１２０上に設けられている。ソースコンタクト１０３は、ソース配線１０４とソース電極１０２とをつなぐように、層間絶縁膜１２０中に形成されたコンタクトホール内に設けられている。ゲート配線１１３は、層間絶縁膜１２０上に設けられている。ゲート配線１１３およびソース配線１０４は、図４に示すように、交互に配置されており、互いに同じ方向に延びている。
ドレイン電極１０１（図１）は、エピタキシャル基板１８９の下面Ｐ１上に設けられている。ドレイン電極１０１はエピタキシャル基板の下面Ｐ１にオーミックに接触している。
図５に示すように、上面Ｐ２のうちボディ領域１８２から構成された部分と、コンタクト領域１８４との間の、ボディ領域１８２およびソース領域１８３の界面を経由した距離Ｌ１は、３．５μｍ程度以下であることが好ましい。またドリフト領域１８１およびソース領域１８３の間におけるボディ領域１８２の厚さｔ１（図中、縦方向の寸法）は、０．２μｍ程度以上であることが好ましく０．３μｍ程度以上であることがより好ましい。また厚さｔ１は１．５μｍ程度以下であることが好ましい。
次にＭＯＳＦＥＴ１００の製造方法について説明する。
図６を参照して、単結晶基板１８０上におけるエピタキシャル成長によってエピタキシャル基板１８９が形成される。ドリフト領域１８１は、エピタキシャル成長によって得られたエピタキシャル層の一部をそのまま用いることができる。このエピタキシャル成長はＣＶＤ（Chemical Vapor Deposition）法により行われ得る。この際、キャリアガスとして水素ガスを用い得る。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。次にエピタキシャル層中へのイオン注入によって、ボディ領域１８２、ソース領域１８３およびコンタクト領域１８４が形成される。
エピタキシャル基板の上面Ｐ２に対してい熱エッチングによる表面処理が行われてもよい。このエッチングは、たとえば、少なくとも１種類以上のハロゲン原子を含む雰囲気中で、エピタキシャル基板１８９を加熱することによって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。この熱エッチングによって、上面Ｐ２上に所定の結晶面（特殊面とも称する）が自己形成される。特殊面については後述する。
次にイオン注入によって導入された不純物を活性化するための活性化アニール処理が行われる。たとえばアルゴン（Ａｒ）ガスの雰囲気中での１７００℃程度の温度での３０分間の加熱が行われる。なお上述した熱エッチングは、活性化アニール後に行われてもよい。この場合、活性化アニールによって特殊面上の原子配列が乱れることを防止することができる。
図７を参照して、上面Ｐ２上にゲート酸化膜１１０が形成される。ゲート酸化膜１１０の形成は、たとえば熱酸化により行われる。熱酸化は、たとえば、空気中または酸素中で、１２００℃程度の温度で、３０分間程度加熱することで行われる。次に窒素アニールが行われる。これにより、エピタキシャル基板１８９とゲート酸化膜１１０との界面から１０ｎｍ以内の領域における窒素濃度の最大値が１×１０21／ｃｍ3程度以上となるように窒素濃度が調整される。たとえば、一酸化窒素（ＮＯ）ガスなどの窒素を含有するガスの雰囲気中で、１１００℃程度の温度で、１２０分間程度の加熱が行われる。この窒素アニール処理の後、さらに、不活性ガスアニール処理が行われてもよい。たとえば、アルゴンガスの雰囲気中で、１１００℃程度の温度で、６０分間程度の加熱が行われる。これにより、高いチャネル移動度を再現性よく実現することができる。
次にゲート酸化膜１１０上にゲート電極１１１が形成される。次にゲート酸化膜１１０上においてゲート電極１１１を覆うように層間絶縁膜１１９が形成される。
図８に示すように、次にゲート酸化膜１１０および層間絶縁膜１１９がパターニングされることで、ソース領域１８３およびコンタクト領域１８４を露出する開口部が設けられる。このパターニングは、たとえば、フォトリソグラフィおよびエッチングを用いて行われ得る。
図９に示すように、この開口部においてソース領域１８３およびコンタクト領域１８４の各々に接触するソース電極１０２が形成される。またエピタキシャル基板１８９の下面Ｐ１上にドレイン電極１０１が形成される。
図１０を参照して、まず層間絶縁膜１１９およびソース電極１０２の各々を覆う層間絶縁膜１２０が形成される。次に、層間絶縁膜１２０および１１９を貫通してゲート電極１１１に至るコンタクトホールと、層間絶縁膜１２０を貫通してソース電極１０２に至るコンタクトホールとが形成される。
再び図１を参照して、ソースコンタクト１０３と、ソース配線１０４と、ゲートコンタクト１１２と、ゲート配線１１３とが形成される。これにより、ＭＯＳＦＥＴ１００が得られる。
次に本実施の形態における作用効果について、以下に説明する。
図１１を参照して、オン状態からオフ状態へのスイッチング時には、ボディ領域１８２中のチャネル領域に形成された反転層が消失させられる。具体的には、チャネル領域中の電子ＥＬがコンタクト領域１８４を経由してソース電極１０２（図１１において図示せず）へと除去される。この、オフ状態へのスイッチング時に、チャネル領域中の電子ＥＬのコンタクト領域１８４への移動が仮に不十分であるとすると、チャネル領域中のキャリアが十分に除去されないことに起因して、スイッチングのしきい値が意図していた値よりもゼロに近づいたり、極端な場合は符号が反転してしまったりする変動が生じ得る。
本実施の形態のＭＯＳＦＥＴ１００によれば、チャネル領域となる部分を有するボディ領域１８２を取り囲むようにコンタクト領域１８４が設けられる（図２）。これにより、ＭＯＳＦＥＴ１００のオフ状態へのスイッチング時に、チャネル領域中のキャリアを全方位から除去することができる。よって、オフ状態におけるチャネル領域中でのキャリアの残留が抑制される。よってスイッチングのしきい値の変動を抑制することができる。
好ましくは、上面Ｐ２のうちボディ領域１８２から構成された部分と、コンタクト領域１８４との間の、ボディ領域１８２およびソース領域１８３の界面を経由した距離Ｌ１（図５）は、３．５μｍ程度以下である。これにより、オフ状態へのスイッチング時にチャネル領域からコンタクト領域１８４へと除去されるキャリアが移動しなければならない距離が小さくされる。よってオフ状態へのスイッチング時に、チャネル領域中のキャリアをより確実に十分除去することができる。
好ましくは、ボディ領域１８２は５×１０17／ｃｍ3程度以上の不純物濃度を有する。これにより、オフ状態へのスイッチング時にチャネル領域からコンタクト領域１８４へと除去されるキャリアが移動する、ボディ領域１８２中の経路の電気抵抗が小さくされる。よってオフ状態へのスイッチング時に、チャネル領域中のキャリアをより確実に十分除去することができる。
好ましくは、ドリフト領域１８１およびソース領域１８３の間におけるボディ領域１８２の厚さｔ１（図５）は０．２μｍ程度以上１．５μｍ程度以下である。これにより、オフ状態へのスイッチング時にチャネル領域からコンタクト領域１８４へと除去されるキャリアが移動する、ドリフト領域１８１およびソース領域１８３の間におけるボディ領域１８２中の経路の電気抵抗が小さくされる。よってオフ状態へのスイッチング時に、チャネル領域中のキャリアをより確実に十分除去することができる。
（実施の形態２）
図１２〜図１５に示すように、本実施の形態のＭＯＳＦＥＴ２００（炭化珪素半導体装置）は、トレンチ型電力用半導体装置であり、周期的に配列された複数のセル構造ＣＬ２を有する。具体的には、ＭＯＳＦＥＴ２００は、エピタキシャル基板２８９と、ドレイン電極２０１（第１の主電極）と、ソース電極２０２（第２の主電極）と、ソースコンタクト２０３と、ソース配線２０４と、ゲート酸化膜２１０（ゲート絶縁膜）と、ゲート電極２１１と、ゲートコンタクト２１２と、ゲート配線２１３と、層間絶縁膜２１９および２２０とを有する。
エピタキシャル基板２８９は炭化珪素から作られている。炭化珪素の結晶構造は、好ましくは六方晶であり、より好ましくはポリタイプ４Ｈである。エピタキシャル基板２８９は下面Ｑ１（第１の面）および上面Ｑ２（第２の面）を有する。上面Ｑ２上に、側壁面ＳＷおよび底面ＢＴを有するトレンチＴＲが設けられている。エピタキシャル基板２８９は、単結晶基板２８０と、ｎ型（第１の導電型）を有するドリフト領域２８１（第１の領域）と、ｐ型（第１の導電型と異なる第２の導電型）を有するボディ領域２８２（第２の領域）と、ｎ型を有するソース領域２８３（第３の領域）と、ｐ型を有するコンタクト領域２８４（第４の領域）とを含む。
単結晶基板２８０の一方面は下面Ｑ１を構成している。単結晶基板２８０のこの一方面と反対の面上にドリフト領域２８１が設けられている。ドリフト領域２８１は上面Ｑ２のうち底面ＢＴの部分を構成している。
ボディ領域２８２はドリフト領域２８１に接している。ボディ領域２８２はドリフト領域２８１によって下面Ｑ１から隔てられている（図１２）。ボディ領域２８２は上面Ｑ２上においてドリフト領域２８１を取り囲んでいる（図１３）。ボディ領域２８２の不純物濃度は、５×１０17／ｃｍ3程度以上３×１０18／ｃｍ3程度以下が好ましく、たとえば１×１０18／ｃｍ3程度である。
好ましくは、ボディ領域２８２はドリフト領域２８１上に設けられたエピタキシャル層である。言い換えれば、ボディ領域２８２はドリフト領域上にエピタキシャルに成長されたものであり、かつ、ボディ領域２８２が有する導電型不純物は実質的に、エピタキシャル成長時に導入されたものであってイオン注入によって導入されたものではない。
ソース領域２８３はボディ領域２８２に接している。ソース領域２８３は上面Ｑ２を部分的に構成している。ソース領域２８３は上面Ｑ２上においてボディ領域２８２を取り囲んでいる（図１３）。
コンタクト領域２８４はボディ領域２８２に接している。コンタクト領域２８４は上面Ｑ２を部分的に構成している。コンタクト領域２８４は上面Ｑ２上においてソース領域２８３を取り囲んでいる（図１３）。本実施の形態においては、コンタクト領域２８４は上面Ｑ２上においてハニカム形状をなすようにウェブ状に拡がっている。コンタクト領域２８４はボディ領域２８２の不純物濃度よりも高い不純物濃度を有する。
エピタキシャル基板２８９の上面Ｑ２にはトレンチＴＲが設けられている。トレンチＴＲは側壁面ＳＷおよび底面ＢＴを有する。側壁面ＳＷはソース領域２８３およびボディ領域２８２を貫通してドリフト領域２８１に至っている。これによりボディ領域２８２は上面Ｑ２のうち側壁面ＳＷの部分を構成している。側壁面ＳＷはボディ領域２８２上において、ＭＯＳＦＥＴ２００のチャネル面を含む。トレンチＴＲは開口に向かってテーパ状に拡がっている。側壁面ＳＷの面方位は、｛０００−１｝面に対して５０°程度以上６５°程度以下傾斜していることが好ましく、（０００−１）面に対して５０°程度以上６５°程度以下傾斜していることがより好ましい。好ましくは側壁面ＳＷは、特にボディ領域２８２上の部分において、所定の結晶面（特殊面とも称する）を有する。特殊面の詳細については後述する。底面ＢＴはドリフト領域２８１上に位置している。
ドレイン電極２０１は下面Ｑ１上に設けられている。ソース電極２０２はソース領域２８３およびコンタクト領域２８４の各々に接している。ゲート酸化膜２１０はボディ領域２８２上に設けられている。具体的には、ゲート酸化膜２１０はトレンチＴＲの側壁面ＳＷ上においてボディ領域２８２を覆っている。ゲート電極２１１はゲート酸化膜２１０上に設けられている。
ゲート酸化膜２１０は、トレンチＴＲの側壁面ＳＷおよび底面ＢＴを覆っている。よってゲート酸化膜２１０は上面Ｑ２の一部である側壁面ＳＷ上においてボディ領域２８２を被覆している。ゲート電極２１１はゲート酸化膜２１０上に設けられている。層間絶縁膜２１９はゲート電極２１１を覆っている。ゲート酸化膜２１０および層間絶縁膜２１９は、上面Ｑ２上においてソース領域２８３およびコンタクト領域２８４の各々を露出する開口部を有する。この開口部においてソース電極２０２は、ソース領域２８３およびコンタクト領域２８４の各々にオーミックに接触している。
ゲートコンタクト２１２は、ゲート配線２１３とゲート電極２１１とをつなぐように、層間絶縁膜２１９および２２０の各々の中に形成されたコンタクトホール内に設けられている。ソース配線２０４は、層間絶縁膜２２０上に設けられている。ソースコンタクト２０３は、ソース配線２０４とソース電極２０２とをつなぐように、層間絶縁膜２２０中に形成されたコンタクトホール内に設けられている。ゲート配線２１３は、層間絶縁膜２２０上に設けられている。ゲート配線２１３およびソース配線２０４は、図１５に示すように、交互に配置されており、互いに同じ方向に延びている。
ドレイン電極２０１（図１２）は、エピタキシャル基板２８９の下面Ｑ１上に設けられている。ドレイン電極２０１はエピタキシャル基板の下面Ｑ１にオーミックに接触している。
図１６に示すように、上面Ｑ２のうちボディ領域２８２から構成された部分、言い換えれば、トレンチＴＲの側壁面ＳＷのうちボディ領域によって構成された部分と、コンタクト領域２８４との間の、ボディ領域２８２およびソース領域２８３の界面を経由した距離Ｌ２は、３．５μｍ程度以下であることが好ましい。またドリフト領域２８１およびソース領域２８３の間におけるボディ領域２８２の厚さｔ２（図中、縦方向の寸法）は、０．２μｍ程度以上であることが好ましく０．３μｍ程度以上であることがより好ましい。また厚さｔ２は１．５μｍ程度以下であることが好ましい。
次にＭＯＳＦＥＴ２００の製造方法について説明する。
図１７を参照して、下面Ｑ１を有する単結晶基板２８０が準備される。単結晶基板２８０の、下面Ｑ１と反対の面（図中、上面）は、｛０００−１｝面から８度程度以内のオフ角を有することが好ましく、（０００−１）面から８度程度以内のオフ角を有することがより好ましい。またこのオフ角は２度程度より大きいことが好ましい。次にこの、下面Ｑ１と反対の面上におけるエピタキシャル成長によって、ドリフト領域２８１が形成される。このエピタキシャル成長はＣＶＤ法により行われ得る。この際、キャリアガスとして水素ガスを用い得る。原料ガスとしては、たとえば、シラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い得る。この際、不純物として、たとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。
図１８を参照して、ドリフト領域２８１上に、ボディ領域２８２、ソース領域２８３およびコンタクト領域２８４が形成される。好ましくは、ボディ領域２８２はエピタキシャル成長によって形成される。言い換えれば、ボディ領域２８２が有する導電型不純物は実質的に、エピタキシャル成長時に導入される。このようなエピタキシャル成長は、たとえば、ＣＶＤ法による炭化珪素の成長時にアルミニウム（Ａｌ）を添加することによって行い得る。ソース領域２８３およびコンタクト領域２８４の各々はイオン注入によって形成し得る。なおボディ領域２８２も、エピタキシャル成長ではなくイオン注入によって形成し得る。
図１９を参照して、ソース領域２８３およびコンタクト領域２８４を被覆する保護膜２４１が形成される。保護膜２４１は、たとえばカーボン膜である。次にイオン注入によって導入された不純物を活性化するための活性化アニール処理が行われる。たとえばアルゴン（Ａｒ）ガスの雰囲気中での１７００℃程度の温度での３０分間の加熱が行われる。次にエッチングによって保護膜２４１が除去される。
図２０に示すように、ソース領域２８３およびコンタクト領域２８４からなる面上に、開口部を有するマスク層２４７がフォトリソグラフィ法によって形成される。マスク層２４７として、たとえばシリコン酸化膜などを用いることができる。開口部はトレンチＴＲ（図１２）の位置に対応して形成される。次に、マスク層２４７を用いて、エピタキシャル基板２８９にトレンチＴＲ（図１２）が形成される。以下にその詳細について説明する。
図２１に示すように、マスク層２４７の開口部において、ソース領域２８３と、ボディ領域２８２と、ドリフト領域２８１の一部とがエッチングにより除去される。エッチングの方法としては、たとえば反応性イオンエッチング（ＲＩＥ）、特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、トレンチＴＲ（図１２）が形成されるべき領域に、エピタキシャル基板２８９の厚さ方向（図中の縦方向）にほぼ沿った側壁を有する凹部ＴＱが形成される。
次に、凹部ＴＱにおいて熱エッチングが行われる。熱エッチングは、たとえば、少なくとも１種類以上のハロゲン原子を有する反応性ガスを含む雰囲気中での加熱によって行い得る。少なくとも１種類以上のハロゲン原子は、塩素（Ｃｌ）原子およびフッ素（Ｆ）原子の少なくともいずれかを含む。この雰囲気は、たとえば、Ｃｌ2、ＢＣＬ3、ＳＦ6、またはＣＦ4である。たとえば、塩素ガスと酸素ガスとの混合ガスを反応ガスとして用い、熱処理温度を、たとえば７００℃程度以上１０００℃程度以下として、熱エッチングが行われる。
なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ2）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃程度以上１０００℃程度以下とした場合、ＳｉＣのエッチング速度はたとえば約７０μｍ／時になる。また、この場合に、酸化珪素から作られたマスク層２４７は、ＳｉＣに対する選択比が極めて大きいので、ＳｉＣのエッチング中に実質的にエッチングされない。
図２２に示すように、上記の熱エッチングにより、エピタキシャル基板２８９上にトレンチＴＲが形成される。好ましくは、トレンチＴＲの形成時、側壁面ＳＷ上、特にボディ領域２８２上において、特殊面が自己形成される。次にマスク層２４７がエッチングなど任意の方法により除去される（図２３）。
図２４に示すように、トレンチＴＲの側壁面ＳＷおよび底面ＢＴの各々を覆うゲート酸化膜２１０が形成される。ゲート酸化膜２１０は、たとえば熱酸化により形成され得る。
ゲート酸化膜２１０の形成後に、雰囲気ガスとして一酸化窒素（ＮＯ）ガスを用いるＮＯアニールが行われてもよい。温度プロファイルは、たとえば、温度１１００℃程度以上１３００℃程度以下、保持時間１時間程度の条件を有する。これにより、ゲート酸化膜２１０とボディ領域２８２との界面領域に窒素原子が導入される。その結果、界面領域における界面準位の形成が抑制されることで、チャネル移動度を向上させることができる。なお、このような窒素原子の導入が可能であれば、ＮＯガス以外のガスが雰囲気ガスとして用いられてもよい。
このＮＯアニールの後にさらに、雰囲気ガスとしてアルゴン（Ａｒ）を用いるＡｒアニールが行われてもよい。Ａｒアニールの加熱温度は、上記ＮＯアニールの加熱温度よりも高く、ゲート酸化膜２１０の融点よりも低いことが好ましい。この加熱温度が保持される時間は、たとえば１時間程度である。これにより、ゲート酸化膜２１０とボディ領域２８２との界面領域における界面準位の形成がさらに抑制される。なお、雰囲気ガスとして、Ａｒガスに代えて窒素ガスなどの他の不活性ガスが用いられてもよい。
図２５に示すように、ゲート酸化膜２１０上にゲート電極２１１が形成される。具体的には、トレンチＴＲの内部の領域をゲート酸化膜２１０を介して埋めるように、ゲート酸化膜２１０上にゲート電極２１１が形成される。ゲート電極２１１の形成方法は、たとえば、導体またはドープトポリシリコンの成膜とＣＭＰ(Chemical Mechanical Polishing)とによって行い得る。
図２６に示すように、ゲート酸化膜２１０およびゲート電極２１１を覆うように、層間絶縁膜２１９が形成される。
図２７を参照して、層間絶縁膜２１９およびゲート酸化膜２１０に開口部が形成されるようにエッチングが行われる。この開口部により上面Ｑ２上においてソース領域２８３およびコンタクト領域２８４の各々が露出される。次に上面Ｑ２上においてソース領域２８３およびコンタクト領域２８４の各々に接するソース電極２０２が形成される。またエピタキシャル基板２８９の下面Ｑ１上にドレイン電極２０１が形成される。
図２８を参照して、まず層間絶縁膜２１９およびソース電極２０２の各々を覆う層間絶縁膜２２０が形成される。次に、層間絶縁膜２２０および２１９を貫通してゲート電極２１１に至るコンタクトホールと、層間絶縁膜２２０を貫通してソース電極２０２に至るコンタクトホールとが形成される。
再び図１２を参照して、ソースコンタクト２０３と、ソース配線２０４と、ゲートコンタクト２１２と、ゲート配線２１３とが形成される。これにより、ＭＯＳＦＥＴ２００が得られる。
図２９を参照して、オン状態からオフ状態へのスイッチング時には、ボディ領域２８２中のチャネル領域に形成された反転層が消失させられる。具体的には、チャネル領域中の電子ＥＬがコンタクト領域２８４を経由してソース電極２０２（図２９において図示せず）へと除去される。この、オフ状態へのスイッチング時に、チャネル領域中の電子ＥＬのコンタクト領域２８４への移動が仮に不十分であるとすると、チャネル領域中のキャリアが十分に除去されないことに起因して、スイッチングのしきい値が意図していた値よりもゼロに近づいたり、極端な場合は符号が反転してしまったりする変動が生じ得る。本実施の形態においても実施の形態１と同様、しきい値の変動を抑制することができる。
また本実施の形態においては、チャネル領域となる部分を有するボディ領域２８２を取り囲むようにコンタクト領域２８４が設けられる（図１３）。このような平面レイアウトにおいては、ボディ領域２８４をコンタクト領域２８４の内側に収める必要があることから、ボディ領域２８２の平面視（図１３）における面積を確保しにくい。このように面積の確保が難しくても、本実施の形態のようにＭＯＳＦＥＴがトレンチ型であれば、オン抵抗を十分に小さくすることができる。
好ましくは、距離Ｌ２（図１６）は、３．５μｍ程度以下である。そのようにすることで、図３０に示すように、しきい値電圧Ｖthが反転してしまうことを避けることができた。
好ましくは、ボディ領域２８２はドリフト領域２８１上に設けられたエピタキシャル層である。これにより、ボディ領域２８２がイオン注入法によって形成された層である場合に比して、ボディ領域２８２の結晶欠陥を抑制し得る。よって、オフ状態へのスイッチング時にチャネル領域からコンタクト領域２８４へと除去されるキャリアが移動する、ボディ領域２８２中の経路の電気抵抗が小さくされる。よってオフ状態へのスイッチング時に、チャネル領域中のキャリアをより確実に十分除去することができる。
なお実施の形態１および２のそれぞれにおいてはセル構造ＣＬ１およびＣＬ２が略正六角形の形状を有するが、セル構造の形状は他の形状を有してもよく、たとえば長方形または正方形であってもよい。
（特殊面について）
実施の形態１のエピタキシャル基板１８９の上面Ｐ２（図１）は、特にチャネル面となるボディ領域１８２上の部分において、特殊面を有することが好ましい。また実施の形態２のトレンチＴＲの側壁面ＳＷ（図１２）は、特にチャネル面となるボディ領域２８２の部分において、特殊面を有することが好ましい。以下、実施の形態２の場合を例に、特殊面について詳述する。
図３１を参照して、特殊面ＳＳは面Ｓ１を含む。面Ｓ１は面方位｛０−３３−８｝を有し、好ましくは面方位（０−３３−８）を有する。好ましくは特殊面ＳＳは面Ｓ１を微視的に含む。好ましくは特殊面ＳＳはさらに面Ｓ２を微視的に含む。面Ｓ２は面方位｛０−１１−１｝を有し、好ましくは面方位（０−１１−１）を有する。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。このように微視的な構造の観察方法としては、たとえばＴＥＭ（Transmission Electron Microscope）を用いることができる。
好ましくは特殊面ＳＳは複合面ＳＲを有する。複合面ＳＲは、面Ｓ１およびＳ２が周期的に繰り返されることによって構成されている。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic Force Microscopy）により観察し得る。複合面ＳＲは面方位｛０−１１−２｝を有し、好ましくは面方位（０−１１−２）を有する。この場合、複合面ＳＲは｛０００−１｝面に対して巨視的に６２°のオフ角を有する。ここで「巨視的」とは、原子間隔程度の寸法を有する微細構造を無視することを意味する。このように巨視的なオフ角の測定としては、たとえば、一般的なＸ線回折を用いた方法を用い得る。好ましくは、チャネル面上においてキャリアが流れる方向であるチャネル方向ＣＤは、上述した周期的繰り返しが行われる方向に沿っている。
次に複合面ＳＲの詳細な構造について説明する。
一般に、ポリタイプ４Ｈの炭化珪素単結晶を（０００−１）面から見ると、図３２に示すように、Ｓｉ原子（またはＣ原子）は、Ａ層の原子（図中の実線）と、この下に位置するＢ層の原子（図中の破線）と、この下に位置するＣ層の原子（図中の一点鎖線）と、この下に位置するＢ層の原子（図示せず）とが繰り返し設けられている。つまり４つの層ＡＢＣＢを１周期としてＡＢＣＢＡＢＣＢＡＢＣＢ・・・のような周期的な積層構造が設けられている。
図３３に示すように、（１１−２０）面（図３２の線ＸＸＸＩＩＩ−ＸＸＸＩＩＩの断面）において、上述した１周期を構成する４つの層ＡＢＣＢの各層の原子は、（０−１１−２）面に完全に沿うようには配列されていない。図３３においてはＢ層の原子の位置を通るように（０−１１−２）面が示されており、この場合、Ａ層およびＣ層の各々の原子は（０−１１−２）面からずれていることがわかる。このため、炭化珪素単結晶の表面の巨視的な面方位、すなわち原子レベルの構造を無視した場合の面方位が（０−１１−２）に限定されたとしても、この表面は、微視的には様々な構造をとり得る。
図３４に示すように、複合面ＳＲは、面方位（０−３３−８）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。面Ｓ１および面Ｓ２の各々の長さは、Ｓｉ原子（またはＣ原子）の原子間隔の２倍である。なお面Ｓ１および面Ｓ２が平均化された面は、（０−１１−２）面（図３３）に対応する。
図３５に示すように、複合面ＳＲを（０１−１０）面から見て単結晶構造は、部分的に見て立方晶と等価な構造（面Ｓ１の部分）を周期的に含んでいる。具体的には複合面ＳＲは、上述した立方晶と等価な構造における面方位（００１）を有する面Ｓ１と、面Ｓ１につながりかつ面Ｓ１の面方位と異なる面方位を有する面Ｓ２とが交互に設けられることによって構成されている。このように、立方晶と等価な構造における面方位（００１）を有する面（図３５においては面Ｓ１）と、この面につながりかつこの面方位と異なる面方位を有する面（図３５においては面Ｓ２）とによって表面を構成することは４Ｈ以外のポリタイプにおいても可能である。ポリタイプは、たとえば６Ｈまたは１５Ｒであってもよい。
図３６を参照して、特殊面ＳＳｖは複合面ＳＲ（図３６においては単純化されて直線によって示されている）に加えてさらに面Ｓ３（第３の面）を含んでいる。特殊面ＳＳｖの｛０００−１｝面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が{０−３３−８}面となる表面がある。より好ましくは、特殊面ＳＳｖの（０００−１）面に対するオフ角は、理想的な複合面ＳＲのオフ角である６２°からずれる。このずれは小さいことが好ましく、±１０°の範囲内であることが好ましい。このような角度範囲に含まれる表面としては、たとえば、巨視的な面方位が（０−３３−８）面となる表面がある。
より具体的には特殊面ＳＳｖは、面Ｓ３および複合面ＳＲが周期的に繰り返されることによって構成された複合面ＳＱを含んでもよい。このような周期的構造は、たとえば、ＴＥＭまたはＡＦＭ（Atomic Force Microscopy）により観察し得る。
図３７に示されるグラフにおいて、横軸は、特殊面の巨視的な面方位と（０００−１）面とのなす角度Ｄ１を示し、縦軸はこの特殊面を有するチャネル面上での移動度ＭＢを示す。プロット群ＣＭは特殊面が熱エッチングにより仕上げられた場合に対応し、プロット群ＭＣはそのような熱エッチングがなされない場合に対応する。
プロット群ＭＣにおける移動度ＭＢは、チャネル面の巨視的な面方位が（０−３３−８）のときに最大となった。この理由は、熱エッチングが行われない場合、すなわち、チャネル表面の微視的な構造が特に制御されない場合においては、巨視的な面方位が（０−３３−８）とされることによって、微視的な面方位（０−３３−８）、つまり原子レベルまで考慮した場合の面方位（０−３３−８）が形成される割合が確率的に高くなったためと考えられる。
一方、プロット群ＣＭにおける移動度ＭＢは、チャネル面の巨視的な面方位が（０−１１−２）のとき（矢印ＥＸ）に最大となった。この理由は、図３４および図３５に示すように、面方位（０−３３−８）を有する多数の面Ｓ１が面Ｓ２を介して規則正しく稠密に配置されることで、チャネル面において微視的な面方位（０−３３−８）が占める割合が高くなったためと考えられる。
なお移動度ＭＢは複合面ＳＲ上において方位依存性を有する。図３８に示すグラフにおいて、横軸はチャネル方向と＜０−１１−２＞方向との間の角度Ｄ２を示し、縦軸はチャネル面の移動度ＭＢ（任意単位）を示す。破線はグラフを見やすくするために補助的に付してある。このグラフから、チャネル移動度ＭＢを大きくするには、チャネル方向ＣＤ（図３１）が有する角度Ｄ２は、０°以上６０°程度以下であることが好ましく、ほぼ０°であることがより好ましいことがわかった。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１１９，１２０，２１９，２２０ 層間絶縁膜、１００，２００ ＭＯＳＦＥＴ（炭化珪素半導体装置）、１０１，２０１ ドレイン電極（第１の主電極）、１０２，２０２ ソース電極（第２の主電極）、１０３，２０３ ソースコンタクト、１０４，２０４ ソース配線、１１０，２１０ ゲート酸化膜（ゲート絶縁膜）、１１１，２１１ ゲート電極、１１２，２１２ ゲートコンタクト、１１３，２１３ ゲート配線、１８０，２８０ 単結晶基板、１８１，２８１ ドリフト領域（第１の領域）、１８２，２８２ ボディ領域（第２の領域）、１８３，２８３ ソース領域（第３の領域）、１８４，２８４ コンタクト領域（第４の領域）、１８９，２８９ エピタキシャル基板（炭化珪素基板）、Ｐ１，Ｑ１ 下面（第１の面）、Ｐ２，Ｑ２ 上面（第２の面）、ＳＷ 側壁面、ＴＲ トレンチ。

Claims (7)

  1. 炭化珪素半導体装置であって、
    第１の面および第２の面を有する炭化珪素基板を備え、前記炭化珪素基板は、
    第１の導電型を有する第１の領域と、
    前記第１の導電型と異なる第２の導電型を有し、前記第１の領域に接し、前記第１の領域によって前記第１の面から隔てられ、前記第２の面を部分的に構成し、前記第２の面上において前記第１の領域を取り囲む第２の領域と、
    前記第１の導電型を有し、前記第２の領域に接し、前記第２の面を部分的に構成し、前記第２の面上において前記第２の領域を取り囲む第３の領域と、
    前記第２の導電型を有し、前記第２の領域の不純物濃度よりも高い不純物濃度を有し、前記第２の領域に接し、前記第２の面を部分的に構成し、前記第２の面上において前記第３の領域を取り囲む第４の領域とを含み、前記炭化珪素半導体装置はさらに
    前記第１の面上に設けられた第１の主電極と、
    前記第３の領域および前記第４の領域の各々に接する第２の主電極と、
    前記第２の領域上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極とを備える、炭化珪素半導体装置。
  2. 前記第２の面のうち前記第２の領域から構成された部分と、前記第４の領域との間の、前記第２の領域および前記第３の領域の界面を経由した距離は、３．５μｍ以下である、請求項１に記載の炭化珪素半導体装置。
  3. 前記第２の領域は５×１０17／ｃｍ3以上の不純物濃度を有する、請求項１または２に記載の炭化珪素半導体装置。
  4. 前記第２の領域は前記第１の領域上に設けられたエピタキシャル層である、請求項１〜３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記第１の領域および前記第３の領域の間における前記第２の領域の厚さは０．２μｍ以上１．５μｍ以下である、請求項１〜４のいずれか１項に記載の炭化珪素半導体装置。
  6. 前記炭化珪素基板の前記第２の面上に、側壁を有するトレンチが設けられており、前記側壁上において前記第２の領域が前記ゲート絶縁膜に覆われている、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記炭化珪素基板の前記第２の面は平坦である、請求項１〜５のいずれか１項に記載の炭化珪素半導体装置。
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JP7143729B2 (ja) * 2018-11-09 2022-09-29 株式会社デンソー 半導体装置
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JP2585505B2 (ja) * 1984-09-29 1997-02-26 株式会社東芝 導電変調型ｍｏｓｆｅｔ
JPH11251592A (ja) * 1998-01-05 1999-09-07 Denso Corp 炭化珪素半導体装置
JP2001102576A (ja) * 1999-09-29 2001-04-13 Sanyo Electric Co Ltd 半導体装置
JP5699628B2 (ja) * 2010-07-26 2015-04-15 住友電気工業株式会社 半導体装置

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