JP2016136618A - ストライプ状トレンチゲート構造、トランジスタメサおよびダイオードメサを有する半導体素子 - Google Patents

ストライプ状トレンチゲート構造、トランジスタメサおよびダイオードメサを有する半導体素子 Download PDF

Info

Publication number
JP2016136618A
JP2016136618A JP2015247135A JP2015247135A JP2016136618A JP 2016136618 A JP2016136618 A JP 2016136618A JP 2015247135 A JP2015247135 A JP 2015247135A JP 2015247135 A JP2015247135 A JP 2015247135A JP 2016136618 A JP2016136618 A JP 2016136618A
Authority
JP
Japan
Prior art keywords
trench gate
mesa
diode
gate structure
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015247135A
Other languages
English (en)
Other versions
JP6200938B2 (ja
Inventor
トーマス アイヒンガー，
Aichinger Thomas
トーマス アイヒンガー，
デトハルト ペーテルス，
Peters Dethard
デトハルト ペーテルス，
ラルフ シーミーニエック，
Siemieniec Ralf
ラルフ シーミーニエック，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2016136618A publication Critical patent/JP2016136618A/ja
Application granted granted Critical
Publication of JP6200938B2 publication Critical patent/JP6200938B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
    • H01L29/7804—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a pn-junction diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Engineering & Computer Science (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

【課題】ストライプ状トレンチゲート構造、トランジスタメサおよびダイオードメサを有する半導体素子を提供する。
【解決手段】半導体素子５００は、第１の水平方向に沿って半導体ボディ１００に延在するストライプ状トレンチゲート構造１５０を含む。近隣のトレンチゲート構造間のトランジスタメサ１７０は、ボディ領域１１５およびソースゾーン１１０を含み、ボディ領域は、ドリフト構造１２０との第１のｐｎ接合ｐｎ１およびソースゾーンとの第２のｐｎ接合ｐｎ２を形成する。ソースゾーンは、２つの近隣のトレンチゲート構造にそれぞれ直接隣接する。ダイオード領域１１６の少なくとも一部分を含むダイオードメサ１８０は、ドリフト構造との第３のｐｎ接合ｐｎ３を形成する。ダイオードメサは、２つの近隣のトレンチゲート構造にそれぞれ直接隣接する。トランジスタメサおよびダイオードメサは、少なくとも第１の水平方向に沿って交互に配置する。
【選択図】図１Ｂ

Description

高電流定格での数百ボルトの阻止電圧に耐えることができるパワー半導体スイッチは、通常、半導体ボディのトレンチに形成されたゲート電極を有する垂直トランジスタとして実装され、半導体ボディは、例として、シリコン（Ｓｉ）または炭化ケイ素（ＳｉＣ）などの半導体材料に基づく。
パワー半導体スイッチなどのパワー半導体素子の信頼性を高めることが望ましい。
目的は、独立請求項による対象物によって達成される。従属請求項は、さらなる実施形態に関係する。
実施形態によれば、半導体素子は、第１の水平方向に沿って半導体ボディに延在するストライプ状トレンチゲート構造を含む。近隣のトレンチゲート構造間のトランジスタメサは、ドリフト構造との第１のｐｎ接合およびソースゾーンとの第２のｐｎ接合のそれぞれを形成するボディ領域を含む。ソースゾーンは、２つの近隣のトレンチゲート構造にそれぞれ直接隣接する。ダイオードメサは、ダイオード領域の少なくとも一部分を含み、ダイオード領域は、ドリフト構造との第３のｐｎ接合を形成し、２つの近隣のトレンチゲート構造にそれぞれ直接隣接する。トランジスタおよびダイオードメサは、少なくとも第１の水平方向に沿って交互に配置する。
別の実施形態によれば、半導体素子は、４Ｈポリタイプの炭化ケイ素からなる半導体ボディにストライプ状トレンチゲート構造を含む。半導体ボディは、結晶面に平行な第１の表面セクションと、第１の表面セクションに対して傾斜している第２の表面セクションとを有するスタガ型の第１の表面を有する。トレンチゲート構造は、第１の表面セクションと第２の表面セクションとの間のエッジによって形成されたステップに直交する第１の水平方向に沿って延在する。近隣のトレンチゲート構造間のトランジスタメサは、ドリフト構造との第１のｐｎ接合およびソースゾーンとの第２のｐｎ接合のそれぞれを形成するボディ領域を含む。ダイオードメサは、ダイオード領域の少なくとも一部分を含み、ダイオード領域は、ドリフト構造との第３のｐｎ接合を形成し、２つの近隣のトレンチゲート構造にそれぞれ直接隣接する。トランジスタおよびダイオードメサは、少なくとも第１の水平方向に沿って交互に配置する。
当業者であれば、以下の詳細な説明を読み進めることや、添付の図面を見ることにより、追加の特徴や利点が認識されよう。
添付の図面は、本発明のさらなる理解を提供するために含まれ、この明細書の一部に組み込まれ、この明細書の一部を構成する。図面は、本発明の実施形態を示し、説明と共に本発明の原理を説明する上で役立つ。本発明の他の実施形態および意図する利点は、以下の詳細な説明を参照することによってそれらがより良く理解されるようになるにつれて、容易に理解されよう。
トレンチゲート構造の縦軸に沿って交互に配置するトランジスタメサおよびダイオードメサを含む、実施形態による半導体素子の一部分の概略水平断面図である。 トレンチゲート構造に直交する、図１Ａの半導体素子部分の概略垂直断面図である。 トレンチゲート構造に平行な、トランジスタおよびダイオードメサを通る、図１Ａの半導体素子部分の概略垂直断面図である。 トレンチゲート構造に平行な、トレンチゲート構造を通る、図１Ａの半導体素子部分の概略垂直断面図である。 トレンチゲート構造の縦軸にのみ沿って交互に配置するトランジスタメサおよびダイオードメサを有する、実施形態による半導体素子の一部分の概略水平断面図である。 トレンチゲート構造に直交する、図２Ａの半導体素子部分の概略垂直断面図である。 トレンチゲート構造に平行な、トランジスタおよびダイオードメサを通る、図２Ａの半導体素子部分の概略垂直断面図である。 トレンチゲート構造に平行な、トレンチゲート構造を通る、図２Ａの半導体素子部分の概略垂直断面図である。 実施形態の効果について論じるための、４Ｈ−ＳｉＣ結晶格子の結晶面（１１−２０）を示す概略図である。 スタガ型の結晶面（１１−２０）を含む上面を有する４Ｈ−ＳｉＣウエハの概略上面図である。 結晶方向＜１１−２０＞に直交し、結晶面（１１−２０）に平行して延在するトレンチに対するウエハの上面におけるステップの向きを示すための、Ｃ−Ｃ線に沿った図３Ｂの４Ｈ−ＳｉＣウエハの一部分の概略垂直断面図である。 実施形態による、結晶方向＜１１−２０＞に沿って、結晶面（１１−２０）に直交して延在するトレンチゲート構造を有する４Ｈ−ＳｉＣウエハの概略上面図である。 結晶方向＜１１−２０＞に平行に、結晶面（１１−２０）に直交して延在するトレンチに対するウエハの上面におけるステップの向きを示すための、Ｅ−Ｅ線に沿った図３Ｄの４Ｈ−ＳｉＣウエハの一部分の概略垂直断面図である。 Ｆ−Ｆ線に沿った図３Ｄの４Ｈ−ＳｉＣウエハの一部分の概略垂直断面図である。 結晶方向＜１１−２０＞に平行に、結晶面（１１−２０）に直交して延在するトレンチゲート構造に基づく、実施形態による半導体素子の一部分の概略水平断面図である。 トレンチゲート構造に直交する、図４Ａの半導体素子部分の概略断面図である。 トレンチゲート構造に平行な、ダイオードおよびトランジスタメサを通る、図４Ａの半導体素子部分の概略断面図である。 トレンチゲート構造に平行な、トレンチゲート構造を通る、図４Ａの半導体素子部分の概略垂直断面図である。 ダイオード領域の一部分によって形成された遮蔽層の点対称開口部に関係する、実施形態による半導体素子の一部分の概略水平断面図である。 トレンチゲート構造に直交する、図５Ａの半導体素子部分の概略断面図である。 トレンチゲート構造に平行な、ダイオードおよびトランジスタメサを通る、図５Ａの半導体素子部分の概略断面図である。 トレンチゲート構造に平行な、トレンチゲート構造を通る、図５Ａの半導体素子部分の概略垂直断面図である。 ダイオード領域の一部分によって形成された遮蔽層の六角形状の開口部に関係する、実施形態による半導体素子の一部分の概略水平断面図である。 ダイオード領域の一部分によって形成された遮蔽層の円形状の開口部に関係する、実施形態による半導体素子の一部分の概略水平断面図である。
以下の詳細な説明では、本明細書の一部を形成し、本発明を実践できる特定の実施形態が例示として示される添付の図面を参照する。本発明の範囲から逸脱することなく、他の実施形態を利用することや、構造または論理上の変更を行うことができる。例えば、一実施形態に対して示されるかまたは説明される特徴は、さらなる実施形態を生み出すために、他の実施形態でまたは他の実施形態と併せて使用することができる。本発明は、そのような変更形態および変形形態を含み得る。例については、添付の請求項の範囲を制限するものと解釈すべきではない特定の言語を使用して説明する。図面は、原寸に比例しておらず、例示のみを目的とする。明確にするために、同じまたは同様の要素は、別段の言明がなければ、異なる図面において、対応する参照記号によって指定されている。
「有する」、「含む（「ｃｏｎｔａｉｎｉｎｇ」または「ｉｎｃｌｕｄｉｎｇ」）」、「備える」という用語および同様のものは、制限のない用語であり、同用語は、述べられる構造、要素または特徴の存在を示すが、追加の要素または特徴を除外しない。文脈上で明示される場合を除き、冠詞（「ａ」、「ａｎ」および「ｔｈｅ」）は、単数形と同様に複数形を含み得る。
「電気的に接続された」という用語は、電気的に接続された要素間の永久的なオーム性の低い接続について説明し、例えば、関係する要素間の直接接触あるいは金属および／または高濃度ドープ半導体を介するオーム性の低い接続が挙げられる。「電気的に結合された」という用語は、信号伝送に適している１つまたは複数の介在要素を電気的に結合された要素間に提供できることを含み、例えば、第１の状態のオーム性の低い接続および第２の状態のオーム性の高い電気的減結合を一時的に提供するように制御可能な要素が挙げられる。
図は、ドーピング型「ｎ」または「ｐ」の隣に「−」または「＋」を示すことによって、相対ドーピング濃度を示す。例えば、「ｎ−」は、「ｎ」ドーピング領域のドーピング濃度より低いドーピング濃度を意味し、「ｎ＋」ドーピング領域は、「ｎ」ドーピング領域より高いドーピング濃度を有する。同じ相対ドーピング濃度のドーピング領域は、必ずしも同じ絶対ドーピング濃度を有するわけではない。例えば、２つの異なる「ｎ」ドーピング領域は、同じまたは異なる絶対ドーピング濃度を有し得る。
また、結晶面（−１１００）、（１−１００）、（１１−２０）、結晶方向＜１−１００＞、＜１１−２０＞は、それぞれ、図中の
を表す。
図１Ａ〜１Ｄは、トランジスタセルＴＣを含む半導体素子５００について言及する。半導体素子５００は、ＩＧＦＥＴ（絶縁ゲート型電界効果トランジスタ）であることも、ＩＧＦＥＴ（絶縁ゲート型電界効果トランジスタ）を含むこともあり得、例えば、例として、金属ゲートを有するＦＥＴおよび非金属ゲートを有するＦＥＴを含む通常の意味におけるＭＯＳＦＥＴ（金属酸化膜半導体ＦＥＴ）、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）またはＭＣＤ（ＭＯＳ制御ダイオード）が挙げられる。
半導体素子５００は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）または他の任意のＡＩＩＩＢＶ半導体などの結晶性半導体材料からなる半導体ボディ１００に基づく。実施形態によれば、半導体ボディ１００は、窒化ガリウム（ＧａＮ）または炭化ケイ素（ＳｉＣ）などの２．０ｅＶ以上のバンドギャップを有する単結晶半導体材料で作られており、例えば、２Ｈ−ＳｉＣ（２ＨポリタイプのＳｉＣ）、６Ｈ−ＳｉＣまたは１５Ｒ−ＳｉＣが挙げられる。実施形態によれば、半導体材料は、六方晶系構造を有し、例えば、４Ｈポリタイプの炭化ケイ素（４Ｈ−ＳｉＣ）が挙げられる。
前側では、半導体ボディ１００は、第１の表面１０１を有し、第１の表面１０１は、ほぼ共平面の表面セクションを含むか、または、平均表面に対して傾斜しているスタガ型（staggered）の平行な表面セクションを含むかのそれぞれであり得る。後側では、反対側の第２の表面１０２は、第１の表面１０１の共平面の表面セクションに平行して延在し、平均表面に対して平行であるかまたは傾斜しているか、あるいは、第１の表面１０１の表面セクションに平行なスタガ型の平行な表面セクションを含み得る。前側の第１の表面１０１と後側の第２の表面１０２との間の距離は、半導体素子に対して指定された阻止電圧に達するように選択され、数百ｎｍ〜数百μｍの範囲であり得る。第１の表面１０１の法線は、垂直方向を定義する。第１の表面１０１に平行な方向は、水平方向である。
トランジスタセルＴＣは、ストライプ状トレンチゲート構造１５０に沿って形成され、ストライプ状トレンチゲート構造１５０の縦軸は、第１の水平方向に沿って延在し、ストライプ状トレンチゲート構造１５０は、第１の表面１０１から半導体ボディ１００内まで垂直方向に沿って延在する。トレンチゲート構造１５０は、等間隔であり得、規則的なパターンを形成することができ、トレンチゲート構造のピッチ（中心間の距離）は、１μｍ〜１０μｍ（例えば、２μｍ〜５μｍ）の範囲であり得る。
トレンチゲート構造１５０は、高濃度にドープされた多結晶シリコン層もしくは金属含有層を含み得るか、または、高濃度にドープされた多結晶シリコン層もしくは金属含有層からなり得る導電ゲート電極１５５を含む。トレンチゲート構造１５０は、半導体ボディ１００からゲート電極１５５を分離するゲート誘電体１５１をさらに含む。ゲート誘電体１５１は、ゲート電極１５５をボディゾーン１１５と容量的に結合し、半導体誘電体を含み得るかまたは半導体誘電体からなり得、例えば、熱成長もしくは蒸着半導体酸化物（例えば、酸化ケイ素）、半導体窒化物（例えば、蒸着もしくは熱成長窒化ケイ素）、半導体酸窒化物（例えば、酸窒化ケイ素）またはそれらの任意の組合せが挙げられる。
近隣のトレンチゲート構造１５０間の半導体ボディ１００のメサ部分は、トランジスタセルＴＣの半導体部分を含むトランジスタメサ１７０と、ボディダイオードの少なくとも一部分を含み得るダイオードメサ１８０とを形成する。
トランジスタメサ１７０は、ソースゾーン１１０を含み、ソースゾーン１１０は、前側に対して配向され、第１の表面１０１に直接隣接し得る。ソースゾーン１１０は、関係するトランジスタメサ１７０の両側の近隣のトレンチゲート構造１５０の両方に直接隣接する。例えば、各トランジスタメサ１７０は、２つのソースゾーン１１０を含み、それらの各々は、近隣のトレンチゲート構造１５０の一方に直接隣接し、接触構造またはｐドープされた領域によって互いに分離され、接触構造またはｐドープされた領域は、ボディゾーン１１５に接続することができる。別の実施形態によれば、各ソースゾーン１１０は、関係するトランジスタメサ１７０に隣接するトレンチゲート構造１５０の一方から他方の反対側のトレンチゲート構造１５０まで延在し得る。
トランジスタメサ１７０は、ソースゾーン１１０をドリフト構造１２０から分離するボディゾーン１１５をさらに含み、ボディゾーン１１５は、ドリフト構造１２０との第１のｐｎ接合ｐｎ１およびソースゾーン１１０との第２のｐｎ接合ｐｎ２を形成する。各ボディゾーン１１５は、関係するトランジスタメサ１７０に隣接するトレンチゲート構造１５０の一方から他方の反対側のトレンチゲート構造１５０まで延在する。第１のｐｎ接合ｐｎ１と第２のｐｎ接合ｐｎ２の両方は、関係するトランジスタメサ１７０を挟む２つのトレンチゲート構造１５０間のトランジスタメサ１７０の幅全体にわたって延在し得る。ソースゾーン１１０とボディゾーン１１５の両方は、前側の第１の負荷電極３１０に電気的に接続される。
ダイオードメサ１８０は、ダイオード領域１１６の少なくとも一部分を含み、ダイオード領域１１６は、ドリフト構造１２０との第３のｐｎ接合ｐｎ３を形成し、第１の負荷電極３１０に電気的に接続または結合される。ダイオードメサ１８０のダイオード領域１１６は、近隣のトレンチゲート構造１５０の一方から反対側のトレンチゲート構造１５０まで延在する。ダイオード領域１１６は、近隣のトレンチゲート構造１５０間に形成された半導体メサの外側の部分を含み得、ダイオード領域１１６の垂直エクステンションは、トレンチゲート構造１５０の垂直エクステンションより大きい。
図１Ｂ〜１Ｄに示されるように、ダイオード領域１１６は、トレンチゲート構造１５０と垂直方向に重なり合うことができ、その結果、ダイオード領域１１６の一部分は、トレンチゲート構造１５０の垂直投影で形成されるが、水平方向に沿ってトランジスタメサ１７０から離間される。近隣のダイオード領域１１６の対向するエッジ間の距離は、例として、２μｍ〜３μｍの範囲であり得る。
トランジスタメサ１７０およびダイオードメサ１８０は、第１の水平方向に沿って、または、第１の水平方向と第１の水平方向に直交する第２の水平方向の両方に沿って、交互に配置され、近隣のトランジスタメサ１７０およびダイオードメサ１８０は、第１の水平方向に沿って互いに直接隣接し、第２の水平方向に沿って中間トレンチゲート構造１５０によって互いに分離される。
ソースゾーン１１０およびダイオード領域１１６の少なくとも一部分は、相補的な注入マスクを使用する相補的なマスキング注入によって生じ得る。トレンチゲート構造１５０は第２の水平方向に沿ってトランジスタメサ１７０とダイオードメサ１８０とを分離するため、２つの注入マスク間の位置合わせは、第２の水平方向に沿ってあまりクリティカルでなく、第２の水平方向に沿ったセルピッチを低減することができる。
別の実施形態によれば、ソースゾーン１１０を形成するための第１の注入は、マスキングしなくともよく、すなわち、トランジスタメサ１７０とダイオードメサ１８０の両方に有効であり、第２のマスキング注入は、ダイオードメサ１８０における第１の注入を局所的にカウンタドープする。この場合もやはり、第２の注入のための注入マスクの位置合わせは、第２の水平方向に沿ってあまりクリティカルでなく、その結果、第２の水平方向に沿ったセルピッチを低減することができる。
ドリフト構造１２０は、後側に対して配向され、第２の表面１０２に直接隣接することができ、オーム抵抗接点またはさらなるｐｎ接合を通じて第２の負荷電極３２０に電気的に接続または結合することができる。ドリフト構造１２０は、第１および第３のｐｎ接合ｐｎ１、ｐｎ３を形成することができる低濃度にドープされたドリフトゾーン１２１ならびにドリフトゾーン１２１と第２の表面１０２との間の高濃度にドープされた接触層１２９を含み得る。ドリフトゾーン１２１の正味ドーパント濃度は、半導体ボディ１００が炭化ケイ素から形成される場合は、１Ｅ１４ｃｍ−３〜１Ｅ１６ｃｍ−３の範囲であり得る。
接触層１２９の平均ドーパント濃度は、第２の表面１０２に直接隣接する第２の負荷電極３２０とのオーム抵抗接点を確保できるほど十分に高い。半導体素子５００が半導体ダイオードまたはＩＧＦＥＴである場合は、接触層１２９は、ドリフトゾーン１２１と同じ導電型を有する。半導体素子５００がＩＧＢＴである場合は、接触層１２９は、相補的な導電型のドリフトゾーン１２１を有するかまたは相補的な導電型のゾーンを含む。
第１および第２の負荷電極３１０、３２０の各々は、主な構成要素として、アルミニウム（Ａｌ）、銅（Ｃｕ）またはアルミニウムもしくは銅の合金（ＡｌＳｉ、ＡｌＣｕもしくはＡｌＳｉＣｕなど）からなり得るか、あるいは、アルミニウム（Ａｌ）、銅（Ｃｕ）またはアルミニウムもしくは銅の合金（ＡｌＳｉ、ＡｌＣｕもしくはＡｌＳｉＣｕなど）を含み得る。他の実施形態によれば、第１および第２の負荷電極３１０、３２０の少なくとも１つは、主な構成要素として、ニッケル（Ｎｉ）、チタン（Ｔｉ）、タングステン（Ｗ）、タンタル（Ｔａ）、バナジウム（Ｖ）、銀（Ａｇ）、金（Ａｕ）、スズ（Ｓｎ）、白金（Ｐｔ）および／またはパラジウム（Ｐｄ）を含み得る。第１および第２の負荷電極３１０、３２０の１つまたは両方は、２つ以上の副層を含み得、各副層は、主な構成要素として、Ｎｉ、Ｔｉ、Ｖ、Ａｇ、Ａｕ、Ｗ、Ｓｎ、ＰｔおよびＰｄのうちの１つまたは複数を含み、例えば、ケイ化物、窒化物および／または合金が挙げられる。
第１の負荷電極３１０は、第１の負荷端子Ｌ１を形成するか、または、第１の負荷端子Ｌ１に電気的に接続もしくは結合することができ、第１の負荷端子Ｌ１は、ＭＣＤの陽極端子、ＩＧＦＥＴのソース端子またはＩＧＢＴのエミッタ端子であり得る。第２の負荷電極３２０は、第２の負荷端子Ｌ２を形成するか、または、第２の負荷端子Ｌ２に電気的に接続もしくは結合することができ、第２の負荷端子Ｌ２は、ＭＣＤの陰極端子、ＩＧＦＥＴのドレイン端子またはＩＧＢＴのコレクタ端子であり得る。
実施形態によれば、トランジスタセルＴＣは、ｐドープされたボディ領域１１５およびｎドープされたソースゾーン１１０を有するｎチャネルＦＥＴセルであり、ダイオード領域１１６はｐドープされ、ドリフトゾーン１２１はｎドープされる。別の実施形態によれば、トランジスタセルＴＣは、ｎドープされたボディ領域１１５およびｐドープされたソースゾーン１１０を有するｐチャネルＦＥＴセルであり、ダイオード領域１１６はｎドープされ、ドリフトゾーン１２１はｐドープされる。
ゲート電極１５５の電位が半導体素子５００の閾値電圧を越えるかまたは下回る際は、ボディゾーン１１５の少数電荷キャリアは、ソースゾーン１１０をドリフト構造１２０と接続する反転チャネルを形成し、それにより、半導体素子５００をオンにする。オン状態では、負荷電流は、第１の負荷電極３１０と第２の負荷電極３２０との間をほぼ垂直方向に沿って半導体ボディ１００中を流れる。
ダイオード領域１１６とドリフトゾーン１２１との間の第３のｐｎ接合ｐｎ３は、負の電圧を第２の負荷電極３２０と第１の負荷電極３１０との間に印加して半導体素子５００を逆バイアスする際またはアバランシェ状態の下では導電性であるボディダイオードを形成する。ボディダイオード特徴は、例えば、誘導負荷を切り替える応用において（例えば、ハーフブリッジ回路においてまたはフルブリッジ回路において）、有用である。
阻止状態では、水平方向に沿ってトレンチゲート構造１５０下でダイオード領域１１６の垂直エッジから延在する空乏ゾーンは、トランジスタメサ１７０の垂直投影におけるドリフト構造１２０の部分を完全に空乏化することができ、第２の負荷電極３２０に印加された阻止電圧に対してトランジスタセルＴＣのゲート誘電体１５１のアクティブな部分を遮蔽することができる。このように、ダイオード領域１１６は、ゲート誘電体１５１を横切る電界を低減し、その結果、素子の信頼性が増大し、ＤＩＢＬ（ドレイン誘導障壁低下）が低減される。
さらに、ダイオード領域１１６は、第１の水平方向に沿ってボディ領域１１５に直接隣接し、ボディゾーン１１５へのソースゾーン１１０を通じる深い接触を形成することなく、ボディ領域１１５を第１の負荷電極３１０と電気的に接続し、その形成は、ＳｉＣなどのいくつかの半導体材料ではむしろ複雑なタスクであり得、トレンチゲート構造１５０へのその安全な位置合わせは、第２の水平方向に沿って、より大きな最小ピッチを必要とし得る。
オン状態では、ボディゾーン１１５の少数電荷キャリアは、各トランジスタメサ１７０の両側に２つの反転チャネルを形成し、その結果、各トランジスタセルＴＣにおいて、２つの反転チャネルまたはＭＯＳゲートチャネルは、ソースゾーン１１０とドリフト構造１２０との間のボディゾーン１１５を通る単極電流フローを促進する。ＭＯＳゲートチャネルの形成に対してトランジスタメサの１つの側壁のみを使用するレイアウトと比較すると、アクティブなチャネルエリアが増大され、結果として、オン状態抵抗が低減される。
図２Ａ〜２Ｄは、第１の水平方向のみに沿ってトランジスタメサ１７０がダイオードメサ１８０と交互に配置する実施形態について言及する。第２の水平方向に沿って、近隣の半導体メサのトランジスタメサ１７０は、互いに位置合わせすることができ、その結果、第２の水平方向に沿って、トランジスタメサ１７０は、ダイオードメサ１８０がそれに沿って形成される線によって分離される線に沿って形成される。他の実施形態によれば、近隣の半導体メサのトランジスタメサ１７０は、例えば、第１の水平方向に沿ってトランジスタメサ１７０の縦エクステンションの半分だけまたは縦エクステンションの他の任意の割合だけ、互いにシフトすることができる。
第１の表面１０１は、共平面の表面セクションによって広がる平面である。さらなる詳細については、図１Ａ〜１Ｄの半導体素子５００の詳細な説明を参照する。図２Ａ〜２Ｄの半導体素子５００の個々の特徴の各々は、図１Ａ〜１Ｄの半導体素子５００のさらなる特徴と組み合わせることができる。
半導体ボディ１００の第１の表面１０１およびトレンチゲート構造１５０の側壁の少なくとも１つは、規則的な結晶面と一致し得るか、または、結晶面に対して０度〜４５度の角度で傾斜し得るかのそれぞれである。実施形態によれば、電荷キャリア移動度（例えば、トランジスタセルＴＣがｎチャネルＦＥＴセルの場合は、電子移動度）は、縦軸に沿ってトレンチゲート構造１５０の側壁を形成する両方の結晶面において等しい。
図３Ａは、４Ｈ−ＳｉＣの六方晶の結晶面を示す。通常、４Ｈ−ＳｉＣウエハは、底面（０００１）で切断するか、または、底面（０００１）に対して傾斜することができる。例えば、４Ｈ−ＳｉＣ結晶インゴットを切断する、および／または、４Ｈ−ＳｉＣ結晶インゴットから得られる４Ｈ−ＳｉＣウエハの上面を底面に対して２度〜８度の範囲の軸外角度で研磨し、その結果、４Ｈ−ＳｉＣウエハの上面が、短い急なステップ間の、長い、平坦なおよびわずかに傾斜している階段状のものを示すようにすることができる。ステップ制御エピタキシの間は、上面に作用するシリコンおよび炭素原子を結晶上に成長させ、結晶成長は、それらのステップから始める。４Ｈ−ＳｉＣウエハの上面に成長させたエピタキシャル層の上面は、４Ｈ−ＳｉＣウエハ基板のステップを画像化する。
図３Ｂは、底面（０００１）に対して２度〜８度の範囲（例えば、約４度）の軸外角度αで切断および／または研磨された４Ｈ−ＳｉＣウエハ５０１の上面を示す。図３Ｂの右側は、結晶面の向きを示すための六方晶のユニットセルの上面図を示す。４Ｈ−ＳｉＣウエハ５０１の周囲の平坦部５０３は、結晶面（１１−２０）に直交する結晶方向＜１１−２０＞を示す。結晶方向＜１１−２０＞は、結晶方向＜０００１＞に直交する。
軸外角度αだけ傾斜しているウエハ切断および研磨により、ウエハの上面１０１ｚは、図３Ｃに示されるように、結晶方向＜１１−２０＞に平行な長セクションおよび結晶方向＜０００１＞に平行な短セクションを含む。
ステップは、平均表面１０１ｘに対して対称であり、平均表面１０１ｘは、軸外角度αで結晶方向＜１１−２０＞に対して傾斜している。トレンチゲート構造のためのトレンチ１５０ａは、平均表面１０１ｘから半導体ボディ１００内まで延在し、垂直方向に対してテーパー角βで、上面１０１ｚまでの距離の増加と共に、次第に細くすることができる。テーパー角βと軸外角度αが等しい場合は、トレンチ１５０ａの第１の側壁１０４は、結晶面（１１−２０）に平行であり、反対側の第２の側壁１０５は、角変形γ＝α＋βだけ、結晶面（１１−２０）に対して傾斜している。
電子移動度は結晶方位に強く依存するため、第２の側壁１０５に沿って形成された反転チャネルは、第１の側壁１０４に沿って形成された反転チャネルよりも効果がかなり低い。
それに加えて、第１および第２の側壁１０４、１０５がそれに沿って延在する水平方向が結晶面（１１−２０）に完全に平行である場合は、第１および第２の側壁１０４、１０５は、単に、ステップのない滑らかなものである。結晶面とトレンチ１５０ａの縦軸との間の角変形がわずかなときは、第１および第２の側壁１０４、１０５は、結晶面（１１−２０）を切断する。次いで、ゲート誘電体１５１の形成に先行する高温度プロセス（例えば、ドーピング活性化アニールまたは表面平滑化処理）は、結晶面（１１−２０）からのトレンチ１５０ａの縦軸の偏位を補償するステップを形成することができる。そのようなステップは、反転チャネルの特性を局所的に変更し、素子の信頼性を低下し得る。
実施形態によれば、図１Ａ〜１Ｄに示されるようなトレンチゲート構造１５０、トランジスタメサ１７０およびダイオードメサ１８０を有する半導体ボディ１００は、平均表面１０１ｘが底面に対する軸外角度αを有する４Ｈ−ＳｉＣウエハから得られる。トレンチゲート構造１５０は、例として、結晶面（１１−２０）に垂直な結晶方向＜１１−２０＞に沿って形成することができる。トレンチゲート構造１５０の側壁は、平均表面１０１ｘに対して９０度の角度を有する。
結果として、図３Ｄおよび３Ｅに示されるように、トレンチ側壁の一方は、結晶面（１−１００）であり、他方は、結晶面（−１１００）である。トレンチ１５０ａの両方の側壁１０４、１０５は、同一の表面特性を有し、その結果、両方のトレンチ側壁１０４、１０５は、電荷キャリア移動度に関して同一である。両方の側壁１０４、１０５に沿って、電流密度は等しく、全体的な電流分布はより均一である。両方のトレンチ側壁の利用可能性は、結晶面（−１１００）および結晶面（１−１００）における本質的に低減された電子移動度を補償し、それは、結晶面（１１−２０）に沿ったものより約２０％低い。
図３Ｆは、トレンチ１５０ａの下部１０６にステップを形成できるが、トレンチ１５０ａおよびトレンチ１５０ａに形成されたトレンチゲート構造の縦側壁１０４、１０５の滑らかさは上面における傾斜による影響を受けないことを示す。
図４Ａ〜４Ｄの半導体素子５００は、図１Ａ〜１Ｄの半導体素子５００に基づく炭化ケイ素ＩＧＦＥＴであり、半導体ボディ１００の第１の表面１０１は、結晶面によって形成されたスタガ型の第１の表面セクション１０１ａと、第１の表面セクション１０１ａに対して傾斜している、第１の表面セクション１０１ａを接続する第２の表面セクション１０１ｂとを有するスタガ型の表面である。トレンチゲート構造１５０の縦軸は、スタガ型の第１の表面１０１の第１および第２の表面セクション１０１ａ、１０１ｂの異なる向きから得られたステップ１０８に直交して伸びている。
図４Ｃに示される実施形態によれば、第１の表面セクション１０１ａは、結晶面（０００１）であり得、半分のステップ高でステップ１０８を切断する平均表面１０１ｘは、２度〜８度の軸外角度αで結晶方向＜１１−２０＞に対して傾斜し得、トランジスタメサ１７０およびダイオードメサ１８０の側壁は、結晶面（−１１００）および結晶面（１−１００）であり得る。
それに加えて、ダイオード領域１１６は、ドリフト構造１２０に直接隣接する遮蔽部分１１６ｂと、遮蔽部分１１６ｂを第１の負荷電極３１０と接続する接触部分１１６ａとをそれぞれ含む。接触部分１１６ａの平均正味ドーパント濃度は、遮蔽部分１１６ｂの平均正味ドーパント濃度の少なくとも２倍高い。遮蔽部分１１６ｂは、第１の表面１０１に対するトレンチゲート構造１５０の垂直投影におけるセクションを含み得るが、トランジスタメサ１７０の垂直投影における部分は含まない。近隣の遮蔽部分１１６ｂ間の距離は、例として、２μｍ〜３μｍであり得る。
ドリフト構造１２０は、ボディゾーン１１５とドリフトゾーン１２１との間に電流波及ゾーン１２２を含み得、電流波及ゾーン１２２は、ボディゾーン１１５とドリフトゾーン１２１との間に挟むことができるか、または、ボディゾーン１１５から離間することができる。電流波及ゾーン１２２の平均ドーパント濃度は、ドリフトゾーン１２１の平均ドーパント濃度の少なくとも２倍（例えば、少なくとも１０倍）高い。電流波及ゾーン１２２の低減された横オーム抵抗は、水平方向に沿ってボディゾーン１１５を通る電荷キャリアフローを波及し、その結果、ドリフトゾーン１２１のドーパント濃度が低いときにも、半導体ボディ１００におけるより均一な電流分布が達成される。
示される実施形態によれば、電流波及ゾーン１２２は、ボディゾーン１１５に直接隣接し、近隣の遮蔽部分１１６ｂ間に形成される。電流波及ゾーン１２２とドリフトゾーン１２１との間の単極ホモ接合は、ダイオード領域１１６とドリフトゾーン１２１との間に形成された第３のｐｎ接合ｐｎ３よりも大きな第１の表面１０１までの距離を有し得る。電流波及ゾーン１２２は、隣接するダイオード領域１１６の水平投影でのみ形成することができるか、または、電流波及ゾーン１２２の一部が遮蔽部分１１６ｂの垂直投影で形成されるように遮蔽部分１１６ｂと重なり合うことができる。別の実施形態によれば、電流波及ゾーン１２２は、遮蔽部分１１６ｂとドリフトゾーン１２１との間の隣接層を形成することができる。
遮蔽部分１１６ｂは、接触部分１１６ａと同じ注入ステップでドリフトゾーン１２１の上部に形成することができる。他の実施形態によれば、遮蔽部分１１６ｂは、例えば、別のリソグラフィマスクを使用することによって、接触部分１１６ａから独立して形成される。
図５Ａ〜５Ｄは、トランジスタメサ１７０を中心とする点対称開口部を有する層として形成された遮蔽部分１１６ｂを有する半導体素子５００を示す。
図５Ａは、遮蔽部分１１６ｂを通過する平面の水平断面図を示す。遮蔽部分１１６ｂは、トランジスタメサ１７０を中心とする開口部１１７を有する隣接遮蔽層を形成する。開口部１１７は、トランジスタメサ１７０の中心に対して点対称であり得、その結果、第１の水平方向に直交する開口部１１７の幅ｚ１は、第１の水平方向に沿った開口部１１７の幅ｚ２に等しい。阻止モードでは、空乏ゾーンは、トランジスタメサ１７０の方向にすべての４つの水平方向に沿って延在し、ゲート誘電体１５１のアクティブな部分を効果的に遮蔽する。開口部１１７は、点対称の、例えば、正方形、八角形または他の規則的な多角形であり得る。
ダイオードメサ１８０の水平断面図は、ダイオード領域１１６の遮蔽効果を低減することなく、かなり低減することができ、結果として、効果的なトランジスタエリアを増大することができる。
図５Ｂ〜５Ｄは、第１の負荷電極３１０とゲート電極１５５との間に挟まれた中間層誘電体２１０をさらに示す。中間層誘電体２１０は、ゲート電極１５５から第１の負荷電極３１０を誘電的に絶縁し、例として、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ドープされたまたはドープされていないケイ酸塩ガラス（例えば、ホウ素ケイ酸塩ガラス（ＢＳＧ：ｂｏｒｏｎ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）、リンケイ酸塩ガラス（ＰＳＧ：ｐｈｏｓｐｈｏｒｕｓ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）またはホウ素リンケイ酸塩ガラス（ＢＰＳＧ：ｂｏｒｏｎ ｐｈｏｓｐｈｏｒｕｓ ｓｉｌｉｃａｔｅ ｇｌａｓｓ））からなる１つまたは複数の誘電体層を含み得る。
図６Ａは、遮蔽部分１１６ｂが六角形状の開口部１１７を有する隣接遮蔽層を形成する半導体素子５００を示す。
図６Ｂは、遮蔽層が円形状の開口部１１７を有する半導体素子５００を示す。
本明細書では、特定の実施形態が示され、説明されているが、本発明の範囲から逸脱することなく、示され、説明されている特定の実施形態の代わりに様々な代替のおよび／または均等な実装形態を代用できることが当業者によって理解されよう。この出願は、本明細書で論じられる特定の実施形態のいかなる適合形態または変形形態も包含することが意図される。従って、この発明は請求項およびその均等物によってのみ制限されることが意図される。
１００ 半導体ボディ
１０１ 第１の表面
１０２ 第２の表面
１０４ 第１の側壁
１０５ 第２の側壁
１０６ 下部
１０８ ステップ
１１０ ソースゾーン
１１５ ボディゾーン
１１６ ダイオード領域
１１７ 開口部
１２０ ドリフト構造
１２１ ドリフトゾーン
１２２ 電流波及ゾーン
１２９ 接触層
１５０ トレンチゲート構造
１５１ ゲート誘電体
１５５ ゲート電極
１７０ トランジスタメサ
１８０ ダイオードメサ
３１０ 第１の負荷電極
３２０ 第２の負荷電極
５００ 半導体素子
５０１ ４Ｈ−ＳｉＣウエハ
５０３ 平坦部

Claims (25)

  1. 六方晶格子を有する半導体材料に基づく半導体ボディ（１００）のストライプ状トレンチゲート構造（１５０）であって、トレンチゲート構造のトレンチ側壁が結晶面（１−１００）および結晶面（−１１００）である、ストライプ状トレンチゲート構造（１５０）と、
    近隣のトレンチゲート構造（１５０）間のトランジスタメサ（１７０）であって、ドリフト構造（１２０）との第１のｐｎ接合（ｐｎ１）およびソースゾーン（１１０）との第２のｐｎ接合（ｐｎ２）を形成するボディ領域（１１５）を備える、トランジスタメサ（１７０）と
    を備える半導体素子。
  2. ダイオード領域（１１６）の少なくとも一部分を備えるダイオードメサ（１８０）であって、ダイオード領域（１１６）が、前記ドリフト構造（１２０）との第３のｐｎ接合（ｐｎ３）を形成し、２つの近隣のトレンチゲート構造（１５０）にそれぞれ直接隣接し、トランジスタメサ（１７０）およびダイオードメサ（１８０）が、少なくとも第１の水平方向に沿って交互に配置する、ダイオードメサ（１８０）
    をさらに備える、請求項１に記載の半導体素子。
  3. 第１の表面（１０１）と前記第３のｐｎ接合（ｐｎ３）との間の距離が、前記第１の表面（１０１）に垂直な前記トレンチゲート構造（１５０）の垂直エクステンションより大きい、
    請求項２に記載の半導体素子。
  4. 前記ダイオード領域（１１６）が、前記第１の表面（１０１）に対する前記トレンチゲート構造（１５０）の垂直投影におけるセクションを含む、
    請求項３に記載の半導体素子。
  5. 前記ダイオード領域（１１６）が、前記ドリフト構造（１２０）に直接隣接する遮蔽部分（１１６ｂ）と、前記第１の表面（１０１）から前記遮蔽部分（１１６ｂ）を分離する接触部分（１１６ａ）とをそれぞれ備え、前記接触部分（１１６ａ）の平均正味ドーパント濃度が、前記遮蔽部分（１１６ｂ）の平均正味ドーパント濃度の少なくとも２倍高い、
    請求項２から４のいずれか一項に記載の半導体素子。
  6. 前記遮蔽部分（１１６ｂ）が、前記第１の表面（１０１）に対する前記トレンチゲート構造（１５０）の垂直投影におけるセクションを含み、前記トランジスタメサ（１７０）とは重なり合わない、
    請求項５に記載の半導体素子。
  7. 前記ドリフト構造（１２０）が、低濃度にドープされたドリフトゾーン（１２１）と、前記ドリフトゾーン（１２１）と前記ボディ領域（１１５）との間の電流波及ゾーン（１２２）とを備え、前記電流波及ゾーン（１２２）の平均正味ドーパント濃度が、前記ドリフトゾーン（１２１）の平均正味ドーパント濃度の少なくとも２倍高い、
    請求項２から６のいずれか一項に記載の半導体素子。
  8. 電荷キャリア移動度が、前記トレンチゲート構造（１５０）の両方の縦側壁に沿って等しい、
    請求項２から７のいずれか一項に記載の半導体素子。
  9. 前記ソースゾーン（１１０）が、２つの近隣のトレンチゲート構造（１５０）のそれぞれに直接隣接する、
    請求項２から８のいずれか一項に記載の半導体素子。
  10. 前記トレンチゲート構造（１５０）がそこから前記半導体ボディ（１００）内まで延在する前記半導体ボディ（１００）の第１の表面（１０１）が、結晶面（０００１）によって形成された第１の表面セクション（１０１ａ）と、前記第１の表面セクション（１０１ａ）を接続する第２の表面セクション（１０１ｂ）とを有するスタガ型の表面であり、前記トレンチゲート構造（１５０）の縦軸が、前記スタガ型の第１の表面（１０１）の前記第１および第２の表面セクション（１０１ａ、１０１ｂ）の異なる向きから得られるステップ（１０８）に直交して伸びる、
    請求項１から９のいずれか一項に記載の半導体素子。
  11. 半分のステップ高で前記ステップ（１０８）を切断する平均表面（１０１ｘ）が、結晶方向＜１１−２０＞に対して傾斜している、
    請求項１０に記載の半導体素子。
  12. 前記トランジスタメサ（１７０）およびダイオードメサ（１８０）が、前記第１の水平方向に直交する第２の水平方向に沿って、さらに交互に配置され、前記トレンチゲート構造（１５０）によって分離される、
    請求項２から１１のいずれか一項に記載の半導体素子。
  13. 前記第１の水平方向に沿った前記トランジスタメサ（１７０）の第１の長さと前記第１の水平方向に沿った前記ダイオードメサ（１８０）の第２の長さとが等しい、
    請求項２から１２のいずれか一項に記載の半導体素子。
  14. 前記第１の水平方向に沿った前記トランジスタメサ（１７０）の第１の長さが、前記第１の水平方向に沿った前記ダイオードメサ（１８０）の第２の長さより大きい、
    請求項２から１２のいずれか一項に記載の半導体素子。
  15. 前記ダイオード領域（１１６）が、前記ドリフト構造（１２０）に直接隣接する遮蔽部分（１１６ｂ）と、前記遮蔽部分（１１６ｂ）を前記第１の表面（１０１）と接続する接触部分（１１６ａ）とをそれぞれ備え、前記接触部分（１１６ａ）の平均正味ドーパント濃度が、前記遮蔽部分（１１６ｂ）の平均正味ドーパント濃度の少なくとも２倍高く、前記遮蔽部分（１１６ｂ）が、前記第１の表面に対する前記トレンチゲート構造（１５０）の垂直投影におけるセクションを含む、
    請求項２から１４のいずれか一項に記載の半導体素子。
  16. 前記トレンチゲート構造（１５０）の垂直エクステンションより大きい前記第１の表面（１０１）までの距離の前記ダイオード領域（１１６）の一部分が、前記トランジスタメサ（１７０）を中心とする開口部（１１７）を有する隣接遮蔽層を形成する、
    請求項２から１４のいずれか一項に記載の半導体素子。
  17. 前記開口部（１１７）が回転対称である、
    請求項１６に記載の半導体素子。
  18. 前記開口部（１１７）が円形状の開口部である、
    請求項１６または１７に記載の半導体素子。
  19. 前記ソースおよびダイオード領域（１１０、１１６）のオーム抵抗接点が、前記第１の表面（１０１）に沿って形成される、
    請求項２から１８のいずれか一項に記載の半導体素子。
  20. 前記半導体ボディ（１００）が４Ｈ−ＳｉＣからなる、
    請求項１から１９のいずれか一項に記載の半導体素子。
  21. 前記ストライプ状トレンチゲート構造（１５０）が、軸外切断に直交して水平方向に延在する、
    請求項１から２０のいずれか一項に記載の半導体素子。
  22. 結晶面に平行な第１の表面セクション（１０１ａ）および前記第１の表面セクション（１０１ａ）に対して傾斜している第２の表面セクション（１０１ｂ）を備えるスタガ型の第１の表面（１０１）を有する４Ｈ−ＳｉＣからなる半導体ボディのストライプ状トレンチゲート構造（１５０）であって、前記第１の表面セクション（１０１ａ）と前記第２の表面セクション（１０１ｂ）との間のエッジ（１０８）によって形成されたステップに直交する第１の水平方向に沿って延在する、ストライプ状トレンチゲート構造（１５０）と、
    近隣のトレンチゲート構造（１５０）間のトランジスタメサ（１７０）であって、ドリフト構造（１２０）との第１のｐｎ接合（ｐｎ１）およびソースゾーン（１１０）との第２のｐｎ接合（ｐｎ２）をそれぞれ形成するボディ領域（１１５）を備える、トランジスタメサ（１７０）と
    を備える半導体素子。
  23. ダイオード領域（１１６）の少なくとも一部分を備えるダイオードメサ（１８０）であって、ダイオード領域（１１６）が、前記ドリフト構造（１２０）との第３のｐｎ接合（ｐｎ３）を形成し、２つの近隣のトレンチゲート構造（１５０）にそれぞれ直接隣接し、トランジスタメサ（１７０）およびダイオードメサ（１８０）が、少なくとも前記第１の水平方向に沿って交互に配置する、ダイオードメサ（１８０）
    をさらに備える、請求項２２に記載の半導体素子。
  24. 前記第１の水平方向が結晶方向＜１１−２０＞に平行である、
    請求項２２または２３に記載の半導体素子。
  25. 第１の水平方向に沿って半導体ボディ（１００）に延在するストライプ状トレンチゲート構造（１５０）であって、前記半導体ボディ（１００）が六方晶格子を有する半導体材料に基づく、ストライプ状トレンチゲート構造（１５０）と、
    近隣のトレンチゲート構造（１５０）間のトランジスタメサ（１７０）であって、ドリフト構造（１２０）との第１のｐｎ接合（ｐｎ１）およびソースゾーン（１１０）との第２のｐｎ接合（ｐｎ２）を形成するボディ領域（１１５）を備える、トランジスタメサ（１７０）と、
    ダイオード領域（１１６）の少なくとも一部分を備えるダイオードメサ（１８０）であって、ダイオード領域（１１６）が、前記ドリフト構造（１２０）との第３のｐｎ接合（ｐｎ３）を形成し、２つの近隣のトレンチゲート構造（１５０）にそれぞれ直接隣接し、トランジスタメサ（１７０）およびダイオードメサ（１８０）が、少なくとも前記第１の水平方向に沿って交互に配置する、ダイオードメサ（１８０）と
    を備える半導体素子。
JP2015247135A 2014-12-22 2015-12-18 ストライプ状トレンチゲート構造、トランジスタメサおよびダイオードメサを有する半導体素子 Active JP6200938B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102014119465.9A DE102014119465B3 (de) 2014-12-22 2014-12-22 Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
DE102014119465.9 2014-12-22

Publications (2)

Publication Number Publication Date
JP2016136618A true JP2016136618A (ja) 2016-07-28
JP6200938B2 JP6200938B2 (ja) 2017-09-20

Family

ID=55914472

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015247135A Active JP6200938B2 (ja) 2014-12-22 2015-12-18 ストライプ状トレンチゲート構造、トランジスタメサおよびダイオードメサを有する半導体素子

Country Status (3)

Country Link
US (2) US10304953B2 (ja)
JP (1) JP6200938B2 (ja)
DE (1) DE102014119465B3 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018186270A (ja) * 2017-04-24 2018-11-22 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ トレンチ下部にオフセットを有するＳｉＣ半導体デバイス
JP7337469B1 (ja) * 2022-03-03 2023-09-04 三菱電機株式会社 半導体装置および電力変換装置

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11721547B2 (en) * 2013-03-14 2023-08-08 Infineon Technologies Ag Method for manufacturing a silicon carbide substrate for an electrical silicon carbide device, a silicon carbide substrate and an electrical silicon carbide device
DE102014117780B4 (de) 2014-12-03 2018-06-21 Infineon Technologies Ag Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
DE102014119465B3 (de) * 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
US11075264B2 (en) * 2016-05-31 2021-07-27 Cree, Inc. Super junction power semiconductor devices formed via ion implantation channeling techniques and related methods
JP6164672B1 (ja) * 2016-07-19 2017-07-19 国立研究開発法人産業技術総合研究所 半導体装置およびその製造方法
JP6928336B2 (ja) * 2016-12-28 2021-09-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE102018104581B4 (de) 2017-03-24 2021-11-04 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren
DE112018002873T5 (de) * 2017-06-06 2020-02-27 Mitsubishi Electric Corporation Halbleitereinheit und leistungswandler
DE102017128633B4 (de) 2017-12-01 2024-09-19 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement mit grabengatestrukturen und abschirmgebieten
DE102018103849B4 (de) * 2018-02-21 2022-09-01 Infineon Technologies Ag Siliziumcarbid-Halbleiterbauelement mit einer in einer Grabenstruktur ausgebildeten Gateelektrode
DE102018103973B4 (de) 2018-02-22 2020-12-03 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement
DE102018106670A1 (de) * 2018-03-21 2019-09-26 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung mit Graben-Gatestruktur und einem Sourcegebiet in einem oberen Bereich eines Mesaabschnitts
DE102018106689B4 (de) * 2018-03-21 2020-10-15 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung mit einer Graben-Gatestruktur und horizontal angeordneten Kanal- und Stromausbreitungsgebieten
DE102019111308A1 (de) 2018-05-07 2019-11-07 Infineon Technologies Ag Siliziumcarbid halbleiterbauelement
DE102018115728B4 (de) * 2018-06-29 2021-09-23 Infineon Technologies Ag Halbleitervorrichtung, die einen Siliziumcarbidkörper und Transistorzellen enthält
US10580878B1 (en) 2018-08-20 2020-03-03 Infineon Technologies Ag SiC device with buried doped region
DE102018124740A1 (de) 2018-10-08 2020-04-09 Infineon Technologies Ag Halbleiterbauelement mit einem sic halbleiterkörper und verfahren zur herstellung eines halbleiterbauelements
US10903322B2 (en) 2018-11-16 2021-01-26 Infineon Technologies Ag SiC power semiconductor device with integrated body diode
US10985248B2 (en) 2018-11-16 2021-04-20 Infineon Technologies Ag SiC power semiconductor device with integrated Schottky junction
US10586845B1 (en) 2018-11-16 2020-03-10 Infineon Technologies Ag SiC trench transistor device and methods of manufacturing thereof
DE102018130095B4 (de) * 2018-11-28 2021-10-28 Infineon Technologies Dresden GmbH & Co. KG Halbleiterleistungsschalter mit verbesserter Steuerbarkeit
DE102018130385A1 (de) * 2018-11-29 2020-06-04 Infineon Technologies Ag Siliziumcarbid-Bauelemente, Halbleiterbauelemente und Verfahren zum Bilden von Siliziumcarbid-Bauelementen und Halbleiterbauelementen
DE102019119121B3 (de) * 2019-07-15 2020-09-03 Infineon Technologies Ag Graben-kontaktstruktur enthaltende halbleitervorrichtung und herstellungsverfahren
DE102019212642A1 (de) * 2019-08-23 2021-02-25 Robert Bosch Gmbh Vertikaler feldeffekttransistor und verfahren zum ausbilden desselben
DE112020004667T5 (de) * 2019-09-30 2022-07-07 Rohm Co., Ltd. Halbleiterbauteil
DE102019129412A1 (de) 2019-10-31 2021-05-06 Infineon Technologies Ag Siliziumcarbid-vorrichtung mit graben-gatestruktur und herstellungsverfahren
EP3971987A1 (en) * 2020-09-21 2022-03-23 Infineon Technologies AG Silicon carbide device with stripe-shaped gate electrode and source metallization
US12057316B2 (en) 2021-09-16 2024-08-06 Infineon Technologies Ag Semiconductor device fabricated using channeling implant
DE102022121672A1 (de) 2022-08-26 2024-02-29 Infineon Technologies Ag Halbleitervorrichtung und verfahren zum herstellen einer halb-leitervorrichtung
CN115995491A (zh) * 2022-11-30 2023-04-21 中芯越州集成电路制造(绍兴)有限公司 碳化硅mos器件及其制造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11154748A (ja) * 1997-08-27 1999-06-08 Siliconix Inc 双方向電圧クランピングを有するトレンチゲート形ｍｏｓｆｅｔ
JP2000031484A (ja) * 1998-06-02 2000-01-28 Siliconix Inc 高セル密度のバ―チカルトレンチゲ―ト型ｍｏｓｆｅｔ
JP2007080971A (ja) * 2005-09-12 2007-03-29 Fuji Electric Holdings Co Ltd 半導体素子およびその製造方法
JP2007221012A (ja) * 2006-02-20 2007-08-30 Fuji Electric Device Technology Co Ltd Ｍｏｓ型半導体装置とその製造方法
JP2008108824A (ja) * 2006-10-24 2008-05-08 Matsushita Electric Ind Co Ltd 炭化珪素半導体素子およびその製造方法
JP2009117593A (ja) * 2007-11-06 2009-05-28 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2009187966A (ja) * 2008-02-01 2009-08-20 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JP2013214661A (ja) * 2012-04-03 2013-10-17 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2014003191A (ja) * 2012-06-20 2014-01-09 Hitachi Ltd 半導体装置
JP2014075582A (ja) * 2012-09-12 2014-04-24 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0693512B2 (ja) 1986-06-17 1994-11-16 日産自動車株式会社 縦形ｍｏｓｆｅｔ
JPH07240409A (ja) 1994-02-28 1995-09-12 Fuji Electric Co Ltd 炭化珪素半導体素子の製造方法
US6008520A (en) * 1994-12-30 1999-12-28 Siliconix Incorporated Trench MOSFET with heavily doped delta layer to provide low on- resistance
JPH09260650A (ja) 1996-03-22 1997-10-03 Fuji Electric Co Ltd 炭化ケイ素トレンチｆｅｔおよびその製造方法
JP2007129259A (ja) 1996-08-01 2007-05-24 Kansai Electric Power Co Inc:The 絶縁ゲート半導体装置
US6351009B1 (en) * 1999-03-01 2002-02-26 Fairchild Semiconductor Corporation MOS-gated device having a buried gate and process for forming same
JP3485491B2 (ja) 1999-03-29 2004-01-13 シャープ株式会社 絶縁ゲート型半導体装置及びその製造方法
US7084456B2 (en) * 1999-05-25 2006-08-01 Advanced Analogic Technologies, Inc. Trench MOSFET with recessed clamping diode using graded doping
US6998678B2 (en) 2001-05-17 2006-02-14 Infineon Technologies Ag Semiconductor arrangement with a MOS-transistor and a parallel Schottky-diode
GB0118000D0 (en) 2001-07-24 2001-09-19 Koninkl Philips Electronics Nv Manufacture of semiconductor devices with schottky barriers
US6621107B2 (en) 2001-08-23 2003-09-16 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
DE102004029297A1 (de) * 2004-04-20 2005-11-17 Infineon Technologies Ag Vertikaler Feldeffekt-Leistungstransistor und Verfahren zur Herstellung
JP2008505480A (ja) 2004-06-30 2008-02-21 アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッド 深い位置にクランプダイオードを備えたトレンチ型ｍｏｓｆｅｔ
US7265415B2 (en) * 2004-10-08 2007-09-04 Fairchild Semiconductor Corporation MOS-gated transistor with reduced miller capacitance
JP2006324488A (ja) 2005-05-19 2006-11-30 Nec Electronics Corp 半導体装置及びその製造方法
DE102005041358B4 (de) * 2005-08-31 2012-01-19 Infineon Technologies Austria Ag Feldplatten-Trenchtransistor sowie Verfahren zu dessen Herstellung
JP2008159916A (ja) 2006-12-25 2008-07-10 Sanyo Electric Co Ltd 半導体装置
JP2008177335A (ja) 2007-01-18 2008-07-31 Fuji Electric Device Technology Co Ltd 炭化珪素絶縁ゲート型半導体装置。
US20080246082A1 (en) 2007-04-04 2008-10-09 Force-Mos Technology Corporation Trenched mosfets with embedded schottky in the same cell
JP5261980B2 (ja) * 2007-05-17 2013-08-14 富士電機株式会社 絶縁ゲート型半導体装置の製造方法
US8686493B2 (en) 2007-10-04 2014-04-01 Fairchild Semiconductor Corporation High density FET with integrated Schottky
US7582922B2 (en) 2007-11-26 2009-09-01 Infineon Technologies Austria Ag Semiconductor device
US7989882B2 (en) 2007-12-07 2011-08-02 Cree, Inc. Transistor with A-face conductive channel and trench protecting well region
JP5196980B2 (ja) 2007-12-10 2013-05-15 株式会社東芝 半導体装置
US8653589B2 (en) 2009-04-15 2014-02-18 Force Mos Technology Co., Ltd. Low Qgd trench MOSFET integrated with schottky rectifier
JP5013436B2 (ja) * 2009-06-04 2012-08-29 三菱電機株式会社 電力用半導体装置
US8525254B2 (en) 2010-08-12 2013-09-03 Infineon Technologies Austria Ag Silicone carbide trench semiconductor device
US8384151B2 (en) 2011-01-17 2013-02-26 Infineon Technologies Austria Ag Semiconductor device and a reverse conducting IGBT
WO2012105609A1 (ja) 2011-02-02 2012-08-09 ローム株式会社 半導体装置
US8431470B2 (en) 2011-04-04 2013-04-30 Alpha And Omega Semiconductor Incorporated Approach to integrate Schottky in MOSFET
JP5673393B2 (ja) 2011-06-29 2015-02-18 株式会社デンソー 炭化珪素半導体装置
JP5209152B1 (ja) * 2011-09-22 2013-06-12 パナソニック株式会社 炭化珪素半導体素子およびその製造方法
JP5920970B2 (ja) 2011-11-30 2016-05-24 ローム株式会社 半導体装置
US8785278B2 (en) 2012-02-02 2014-07-22 Alpha And Omega Semiconductor Incorporated Nano MOSFET with trench bottom oxide shielded and third dimensional P-body contact
US8637922B1 (en) 2012-07-19 2014-01-28 Infineon Technologies Ag Semiconductor device
TW201421683A (zh) 2012-11-23 2014-06-01 Anpec Electronics Corp 具有低米勒電容之金氧半場效電晶體元件及其製作方法
US9293558B2 (en) 2012-11-26 2016-03-22 Infineon Technologies Austria Ag Semiconductor device
TW201423993A (zh) 2012-12-07 2014-06-16 Ind Tech Res Inst 具有分段式電場屏蔽區之碳化矽溝槽式閘極電晶體及其製造方法
TWI520337B (zh) 2012-12-19 2016-02-01 財團法人工業技術研究院 階梯溝渠式金氧半場效電晶體及其製造方法
JP2014150113A (ja) 2013-01-31 2014-08-21 Toyota Motor Corp 半導体装置及び半導体装置の製造方法
JP6062269B2 (ja) 2013-01-31 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5955246B2 (ja) 2013-02-26 2016-07-20 三菱電機株式会社 半導体装置の製造方法
US9093522B1 (en) 2014-02-04 2015-07-28 Maxpower Semiconductor, Inc. Vertical power MOSFET with planar channel and vertical field plate
DE102014107325B4 (de) 2014-05-23 2023-08-10 Infineon Technologies Ag Halbleiterbauelement und verfahren zum herstellen eines halbleiterbauelements
DE102014117780B4 (de) 2014-12-03 2018-06-21 Infineon Technologies Ag Halbleiterbauelement mit einer Grabenelektrode und Verfahren zur Herstellung
US9577073B2 (en) 2014-12-11 2017-02-21 Infineon Technologies Ag Method of forming a silicon-carbide device with a shielded gate
DE102014119465B3 (de) * 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
DE102015103072B4 (de) 2015-03-03 2021-08-12 Infineon Technologies Ag Halbleitervorrichtung mit grabenstruktur einschliesslich einer gateelektrode und einer kontaktstruktur fur ein diodengebiet
DE102016102493B3 (de) 2016-02-12 2017-07-20 Infineon Technologies Ag Halbleitervorrichtung mit einem temperatursensor, temperatursensor und verfahren zum herstellen einer halbleitervorrichtung mit einem temperatursensor
US20170345905A1 (en) 2016-05-24 2017-11-30 Infineon Technologies Ag Wide-Bandgap Semiconductor Device with Trench Gate Structures
DE102018104581B4 (de) 2017-03-24 2021-11-04 Infineon Technologies Ag Siliziumcarbid-Halbleitervorrichtung und Herstellungsverfahren
DE102017108738B4 (de) 2017-04-24 2022-01-27 Infineon Technologies Ag SiC-HALBLEITERVORRICHTUNG MIT EINEM VERSATZ IN EINEM GRABENBODEN UND HERSTELLUNGSVERFAHREN HIERFÜR
JP7059555B2 (ja) 2017-10-05 2022-04-26 富士電機株式会社 半導体装置
DE102017128633B4 (de) 2017-12-01 2024-09-19 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement mit grabengatestrukturen und abschirmgebieten
DE102018103973B4 (de) 2018-02-22 2020-12-03 Infineon Technologies Ag Siliziumcarbid-halbleiterbauelement

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11154748A (ja) * 1997-08-27 1999-06-08 Siliconix Inc 双方向電圧クランピングを有するトレンチゲート形ｍｏｓｆｅｔ
JP2000031484A (ja) * 1998-06-02 2000-01-28 Siliconix Inc 高セル密度のバ―チカルトレンチゲ―ト型ｍｏｓｆｅｔ
JP2007080971A (ja) * 2005-09-12 2007-03-29 Fuji Electric Holdings Co Ltd 半導体素子およびその製造方法
JP2007221012A (ja) * 2006-02-20 2007-08-30 Fuji Electric Device Technology Co Ltd Ｍｏｓ型半導体装置とその製造方法
JP2008108824A (ja) * 2006-10-24 2008-05-08 Matsushita Electric Ind Co Ltd 炭化珪素半導体素子およびその製造方法
JP2009117593A (ja) * 2007-11-06 2009-05-28 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2009187966A (ja) * 2008-02-01 2009-08-20 Sumitomo Electric Ind Ltd 半導体装置の製造方法
JP2013214661A (ja) * 2012-04-03 2013-10-17 Denso Corp 炭化珪素半導体装置およびその製造方法
JP2014003191A (ja) * 2012-06-20 2014-01-09 Hitachi Ltd 半導体装置
JP2014075582A (ja) * 2012-09-12 2014-04-24 Fuji Electric Co Ltd 半導体装置および半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018186270A (ja) * 2017-04-24 2018-11-22 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ トレンチ下部にオフセットを有するＳｉＣ半導体デバイス
US10553685B2 (en) 2017-04-24 2020-02-04 Infineon Technologies Ag SiC semiconductor device with offset in trench bottom
JP2020092272A (ja) * 2017-04-24 2020-06-11 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ トレンチ下部にオフセットを有するＳｉＣ半導体デバイス
JP7132207B2 (ja) 2017-04-24 2022-09-06 インフィネオン テクノロジーズ アーゲー トレンチ下部にオフセットを有するＳｉＣ半導体デバイス
JP7337469B1 (ja) * 2022-03-03 2023-09-04 三菱電機株式会社 半導体装置および電力変換装置

Also Published As

Publication number Publication date
DE102014119465B3 (de) 2016-05-25
US10304953B2 (en) 2019-05-28
US20160190301A1 (en) 2016-06-30
US20190245075A1 (en) 2019-08-08
US10714609B2 (en) 2020-07-14
JP6200938B2 (ja) 2017-09-20

Similar Documents

Publication Publication Date Title
JP6200938B2 (ja) ストライプ状トレンチゲート構造、トランジスタメサおよびダイオードメサを有する半導体素子
US11177354B2 (en) Method of manufacturing silicon carbide semiconductor devices
US10211306B2 (en) Semiconductor device with diode region and trench gate structure
US10734514B2 (en) Semiconductor device with trench gate structure including a gate electrode and a contact structure for a diode region
US10361192B2 (en) Semiconductor devices with trench gate structures in a semiconductor body with hexagonal crystal lattice
US9818818B2 (en) Power semiconductor device including trench gate structures with longitudinal axes tilted to a main crystal direction
US9653568B2 (en) Method of manufacturing an insulated gate bipolar transistor with mesa sections between cell trench structures
US9515137B2 (en) Super junction semiconductor device with a nominal breakdown voltage in a cell area
JP2020092272A (ja) トレンチ下部にオフセットを有するＳｉＣ半導体デバイス
US9012280B2 (en) Method of manufacturing a super junction semiconductor device with overcompensation zones
CN117410342A (zh) 包括沟槽接触结构的半导体器件及制造方法
US11251269B2 (en) Semiconductor device including trench gate structure and manufacturing method
US10014367B2 (en) Semiconductor device including an edge construction with straight sections and corner sections

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161110

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161122

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20170221

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20170421

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170519

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170801

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170828

R150 Certificate of patent or registration of utility model

Ref document number: 6200938

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250