JP6928336B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Download PDF

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Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。
炭化珪素（ＳｉＣ）半導体素子は、珪素（Ｓｉ）を材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に軽減できること、また、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、ＳｉＣのバンドギャップがＳｉに対して３倍程度大きく、絶縁破壊電界強度がＳｉより１桁近く大きいという材料自体の特性による。
ＳｉＣ半導体素子としては、現在までに、ショットキーバリアダイオード、プレーナー型縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）が製品として、作製（製造）されており、さらに、チャネル密度を上げて微細化による素子抵抗低減を目的としたトレンチゲート構造の縦型ＭＯＳＦＥＴ（以下、トレンチ型ＭＯＳＦＥＴと略する）が提案されている。
ＳｉＣのトレンチ型ＭＯＳＦＥＴでは、チャネル層の形成方法に、イオン注入法とエピタキシャル成長法の２種類が提案されている。イオン注入によるチャネル層の形成の場合、イオン注入による結晶へのダメージや、活性化アニール後のトレンチ側壁の荒れにより、チャネル移動度が低下する問題がある。
一方、エピタキシャル成長法によるチャネル層の形成の場合、チャネル移動度は改善するものの、エピタキシャル成長（以下、エピ成長と略する）時に、フォトリソグラフィ工程用のマーカーパターンが変形する問題があり、エピ成長前後で位置合わせ精度が悪化するため、素子構造や製造方法に大きな制約となっている。
また、ＳｉＣのトレンチ型ＭＯＳＦＥＴにおいて、ｐ型層をトレンチ底に埋め込み、トレンチ底の酸化膜を保護する技術がある（例えば、非特許文献１参照）。図２０は、従来のトレンチ型炭化珪素半導体装置の構成を示す断面図である。図２０は、エピ成長でチャネル層を形成し、ｐ型層をトレンチ底に埋め込む構造を有するトレンチ型炭化珪素半導体装置の構造である。
図２０に示すように、従来のトレンチ型炭化珪素半導体装置は、ｎ+型炭化珪素基板１上に、ｎ-型ドリフト層２、ｐ型埋め込み層３、ｎ型エピタキシャル層４、ｐ型エピタキシャル層５が設けられている。また、ｐ型エピタキシャル層５の内部に選択的にｐ+型コンタクト層６、ｎ+型ソース層７が設けられている。また、従来のトレンチ型炭化珪素半導体装置は、ソース電極８、層間絶縁膜９、電極パッド１０、トレンチ１１、ゲート電極１２、ゲート酸化膜１３、ドレイン電極１４および裏面電極１５を備え、ｐ型埋め込み層３がトレンチ１１の底に埋め込まれている。
図２１〜図２５は、従来のトレンチ型炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。エピ成長により、チャネル層を形成する場合、まず、図２１に示すように、ｎ+型炭化珪素基板１上のｎ-型ドリフト層２をエピ成長により形成する。次に、図２２に示すように、ｎ-型ドリフト層２にイオン注入により、ｐ型埋め込み層３を形成する。ここで、矢印は、イオン注入される領域を示す。
次に、図２３に示すように、ｎ-型ドリフト層２とｐ型埋め込み層３の上にｎ型エピタキシャル層４およびチャネル層となるｐ型エピタキシャル層５をエピ成長にて形成する。次に、図２４に示すように、ｐ型エピタキシャル層５にイオン注入により、ｐ+型コンタクト層６、ｎ+型ソース層７を形成する。次に、図２５に示すように、ｐ型埋め込み層３の位置に合わせてトレンチ１１を形成する。最後に、ソース電極８、層間絶縁膜９、電極パッド１０、ゲート電極１２、ゲート酸化膜１３、ドレイン電極１４および裏面電極１５を形成することで、図２０のトレンチ型炭化珪素半導体装置が完成する。
また、トレンチ型炭化珪素半導体装置において、ＳｉＣ半導体基板の＜１−１００＞方向を長手方向としてトレンチを形成することで、ステップバンチングの影響を避け、ゲート絶縁膜の絶縁耐圧、寿命の低下を抑制する技術がある（例えば、特許文献１参照）。
特開２０１２−２３４９０８号公報
ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ、１９、（１９８９）ｐｐ４８７
しかしながら、トレンチ底にｐ型埋め込み層を形成する際、マーカーパターンの精度が低いため、マーカーパターンを基準としてマスクを形成するとマスクの開口位置がずれる場合がある。この場合、このマスクにより形成されたトレンチの底とｐ型埋め込み層がずれる可能性がある。このため、ｐ型埋め込み層とトレンチ底がずれても良いように、ｐ型埋め込み層の幅を広くしておくことが行われている。これにより、ドリフト層とソース層との間の領域（例えば、図２０のドリフト層領域Ａ）の幅が狭くなり、ドリフト層とソース層との抵抗が増大し、素子抵抗が増大する問題がある。
また、トレンチ形成後に、ｐ型埋め込み層をイオン注入により形成すると、トレンチの幅が１μｍ以下程度まで微細になってくると、イオンがトレンチの底だけでなく、トレンチの側壁にも注入されてしまう問題がある。
また、ｐ型エピタキシャル層を有するトレンチ型ＭＯＳＦＥＴにおいて、ＳｉＣ半導体基板の＜１−１００＞方向を長手方向としてトレンチを形成した場合、マーカーパターンの変形による位置合わせ精度の悪化により、トレンチ底の酸化膜保護の効果が得られず、低電界でゲート酸化膜が破壊する問題がある。
この発明は、上述した従来技術による問題点を解消するため、エピタキシャル成長法によるマーカーパターンの変形による影響を軽減して、半導体装置内の各部の位置がずれることを減少させる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素半導体装置は、オフ角を有する第１導電型の炭化珪素基板と、前記炭化珪素基板のおもて面に設けられた、前記炭化珪素基板より低不純物濃度の第１導電型のドリフト層を備える。また、炭化珪素半導体装置は、前記ドリフト層の前記炭化珪素基板側に対して反対側の表面層に選択的に設けられた第２導電型の埋め込み層と、前記ドリフト層の前記炭化珪素基板側に対して反対側の表面に設けられた、前記ドリフト層より高不純物濃度の第１導電型のエピタキシャル層を備える。また、炭化珪素半導体装置は、前記エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に設けられた、第２導電型のチャネル層と、前記チャネル層の前記炭化珪素基板側に対して反対側の表面層に選択的に設けられた第１導電型のソース領域を備える。また、炭化珪素半導体装置は、前記ソース領域および前記チャネル層を貫通して前記エピタキシャル層に達するトレンチと、前記トレンチ内部にゲート絶縁膜を介して設けられたゲート電極と、前記チャネル層および前記ソース領域に接触するソース電極と、前記炭化珪素基板の裏面に設けられたドレイン電極を備える。前記埋め込み層は、前記トレンチと深さ方向に対向する位置に配置され、前記トレンチはストライプ状の平面パターンを有し、前記炭化珪素基板のオフ方向が＜１１−２０＞方向であり、前記トレンチの長手方向が＜１１−２０＞方向である。前記チャネル層を部分的に除去したメサ構造を備え、前記埋め込み層は、前記炭化珪素基板の外周部に設けられた耐圧構造部方向に、前記チャネル層より、１μｍ以上、１００μｍ以下である距離長く、前記耐圧構造部と、前記埋め込み層の端部は、前記距離より離れている。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、オフ角を有する第１導電型の炭化珪素基板のおもて面に、前記炭化珪素基板より低不純物濃度の第１導電型のドリフト層を形成する。次に、前記ドリフト層の表面層に、第２導電型の埋め込み層を選択的に形成し、前記ドリフト層の表面に前記ドリフト層より高不純物濃度の第１導電型のエピタキシャル層を形成する。次に、前記エピタキシャル層の表面に第２導電型のチャネル層を形成し、前記チャネル層の表面層に第１導電型のソース領域を選択的に形成する。次に、前記ソース領域および前記チャネル層を貫通して前記エピタキシャル層に達する、ストライプ状の平面パターンを有するトレンチを、前記埋め込み層と深さ方向に対向する位置に形成する。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成し、前記ゲート電極上に層間絶縁膜を形成し、前記チャネル層および前記ソース領域に接するソース電極を形成し、前記炭化珪素基板の裏面にドレイン電極を形成する。前記炭化珪素基板の外周部に耐圧構造部を形成する。前記チャネル層を部分的に除去することで、前記埋め込み層を、前記炭化珪素基板の外周部に設けられた耐圧構造部方向に、前記チャネル層より、１μｍ以上、１００μｍ以下である距離長くする。前記トレンチを形成する工程は、前記炭化珪素基板のオフ方向を＜１１−２０＞方向に、前記トレンチの長手方向を＜１１−２０＞方向に前記トレンチを形成する。前記埋め込み層を形成する工程は、前記耐圧構造部と、前記埋め込み層の端部が、前記距離より離れるように前記埋め込み層を形成する。
また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記エピタキシャル層および前記チャネル層は、エピタキシャル成長によって形成することを特徴とする。
上述した発明によれば、トレンチの長手方向を、ｎ+型炭化珪素基板のオフ方向と平行方向にすることにより、トレンチの幅方向のマーカーパターンの変形を小さくできる。これにより、ｐ型埋め込み層とトレンチ底がずれることが少なくなり、ｐ型埋め込み層の幅を広くしなくてもよい。このため、ドリフト層とソース層との抵抗が増大することを防止できる。また、ｐ型埋め込み層の幅を広くしないため、半導体装置のセルピッチを小さくできる。
本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、エピタキシャル成長法によるマーカーパターンの変形による影響を軽減して、半導体装置内の各部の位置がずれることを減少できるという効果を奏する。
実施の形態にかかる炭化珪素半導体装置の構成を示す斜視断面図である。 エピタキシャル成長によるマーカーパターンの変形を示す図である。 実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の構成を示すＡ−Ａ’部分の終端部断面図である。 実施の形態にかかる炭化珪素半導体装置の構成を示すＢ−Ｂ’部分の終端部断面図である。 実施の形態にかかる炭化珪素半導体装置の構成を示すＣ−Ｃ’部分の終端部断面図である。 実施の形態にかかる炭化珪素半導体装置の構成を示すＤ−Ｄ’部分の終端部断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その６）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その７）。 実施の形態にかかる半導体装置の製造方法により作成したトレンチ型ＭＯＳＦＥＴの実施例１の断面図である。 実施の形態にかかる半導体装置の製造方法により作成したトレンチ型ＭＯＳＦＥＴの実施例１のａ−ａ’部分の終端部平面図である。 実施の形態にかかる半導体装置の製造方法により作成したトレンチ型ＭＯＳＦＥＴの実施例２の断面図である。 実施の形態にかかる半導体装置の製造方法により作成したトレンチ型ＭＯＳＦＥＴの実施例２のａ−ａ’部分の終端部平面図である。 実施例１および実施例２のエピタキシャル成長によるマーカーパターンの変形を示す図である。 従来のトレンチ型炭化珪素半導体装置の構成を示す断面図である。 従来のトレンチ型炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その１）。 従来のトレンチ型炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その２）。 従来のトレンチ型炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その３）。 従来のトレンチ型炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その４）。 従来のトレンチ型炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である（その５）。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態）
本発明にかかる半導体装置は、炭化珪素基板を用いて作製された炭化珪素半導体装置について、素子構造がストライプセルであるＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構成を示す斜視断面図である。
図１に示すように、実施の形態にかかる炭化珪素半導体装置は、ｎ+型炭化珪素基板（第１導電型の炭化珪素基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ-型ドリフト層（第１導電型のドリフト層）２が堆積されている。ｎ+型炭化珪素基板１は、オフ角を有する炭化珪素単結晶基板である。
ｎ-型ドリフト層２の、ｎ+型炭化珪素基板１側に対して反対側の表面層に、ｐ型埋め込み層（第２導電型の埋め込み層）３が選択的に設けられている。ｐ型埋め込み層３は、後述するトレンチ１１の底のゲート酸化膜（ゲート絶縁膜）１３を保護する領域である。また、ｎ-型ドリフト層２の、ｎ+型炭化珪素基板１側に対して反対側の表面側に、ｎ型エピタキシャル層（第１導電型のエピタキシャル層）４が設けられている。ｎ型エピタキシャル層４は、ｎ+型炭化珪素基板１よりも低くｎ-型ドリフト層２よりも高い不純物濃度のｎ型ドリフト層である。また、ｎ型エピタキシャル層４の、ｎ+型炭化珪素基板１側に対して反対側の表面側に、ｐ型エピタキシャル層（第２導電型のチャネル層）５が設けられている。ｐ型エピタキシャル層５は、ｐ型チャネル層である。以下、ｎ+型炭化珪素基板１とｎ-型ドリフト層２とｎ型エピタキシャル層４とｐ型エピタキシャル層５とを併せて炭化珪素半導体基体とする。
また、ｐ型エピタキシャル層５の内部の炭化珪素半導体基体の第１主面側には、ｐ+型コンタクト層６、ｎ+型ソース層（第１導電型のソース領域）７が選択的に設けられている。
炭化珪素半導体基体の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、ドレイン電極１４が設けられている。ドレイン電極１４の表面には、裏面電極１５が設けられている。
炭化珪素半導体基体の第１主面側（ｐ型エピタキシャル層５側）には、トレンチゲート構造が設けられている。具体的には、トレンチ１１は、ストライプ状の平面パターンを有し、ｐ型エピタキシャル層５のｎ+型炭化珪素基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ型エピタキシャル層５を貫通してｎ型エピタキシャル層４に達する。トレンチ１１の内壁に沿って、トレンチ１１の底部および側壁にゲート酸化膜１３が設けられており、トレンチ１１内のゲート酸化膜１３の内側にゲート電極１２が設けられている。ゲート酸化膜１３によりゲート電極１２が、ｎ型エピタキシャル層４およびｐ型エピタキシャル層５と絶縁されている。ゲート電極１２の一部は、トレンチ１１の上方（電極パッド１０側）から電極パッド１０側に突出していてもよい。
ｐ型埋め込み層３は、トレンチ１１の底部と深さ方向に対向する位置に設けられる。ｐ型埋め込み層３の幅は、トレンチ１１の幅よりも広い。トレンチ１１の底部は、ｐ型埋め込み層３に達してもよいし、ｐ型エピタキシャル層５とｐ型埋め込み層３に挟まれたｎ型エピタキシャル層４内に位置し、ｐ型埋め込み層３と接触していなくてもよい。
図１では、１つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。
層間絶縁膜９は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１１に埋め込まれたゲート電極１２を覆うように設けられている。ソース電極８は、層間絶縁膜９に開口されたコンタクトホールを介して、ｐ+型コンタクト層６およびｎ+型ソース層７に接する。ソース電極８は、層間絶縁膜９によって、ゲート電極１２と電気的に絶縁されている。ソース電極８上には、電極パッド１０が設けられている。
ここで、発明者らが実験を行った結果、エピ成長によるマーカーパターンの変形は、ｎ+型炭化珪素基板１のオフ方向と平行な方向では大きく、オフ方向と垂直な方向では小さいことが判明した。図２は、エピタキシャル成長によるマーカーパターンの変形を示す図である。図２において、矢印は、基板のオフ方向を示す。図２（ａ）は、エピ成長前のマーカーパターンであり、図２（ｂ）は、エピ成長後のマーカーパターンである。
図２（ｂ）に示すように、エピ成長後のマーカーパターン２０では、オフ方向と垂直方向への変形部は存在せず、オフ方向と平行方向では変形部２１が存在する。さらに、マーカーパターンの変形量は、ｎ+型炭化珪素基板１のオフ角度、マーカーパターンの深さ、ｎ型エピタキシャル層４およびｐ型エピタキシャル層５の厚さに依存して変わることが判明した。
このため、実施の形態では、図１に示すように、トレンチ１１の長手方向は、ｎ+型炭化珪素基板１のオフ方向と平行に設けられている。これにより、トレンチ１１の幅方向は、オフ方向と垂直方向となり、マーカーパターンの変形が小さくなる。このため、ｐ型埋め込み層３とトレンチ１１の底がずれることが少なくなり、ゲート酸化膜１３が破壊されることを防止できる。
図３は、実施の形態にかかる炭化珪素半導体装置の構成を示す断面図である。図４〜図７は、それぞれ、実施の形態にかかる炭化珪素半導体装置の構成を示すＡ−Ａ’部分、Ｂ−Ｂ’部分、Ｃ−Ｃ’部分、Ｄ−Ｄ’部分の断面図である。
炭化珪素半導体装置のような高耐圧半導体装置では、素子構造が形成されオン状態のときに電流が流れる活性領域だけでなく、活性領域の周辺部に設けられ耐圧を保持する耐圧構造部にも高電圧が印加され、耐圧構造部に電界が集中する。このため、耐圧構造部の電界を緩和または分散させることで高耐圧半導体装置全体の耐圧を向上させるため、接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造や、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）構造などの耐圧構造が耐圧構造部に配置されている。
図４〜図７に示すように、実施の形態のトレンチ型ＭＯＳＦＥＴの耐圧構造部には、耐圧構造１７が設けられている。チャネル層をｐ型エピタキシャル層５で形成するＭＯＳ構造の場合、耐圧構造１７は、ｐ型エピタキシャル層５をエッチング除去して、ｎ-型ドリフト層２を表出した部分に設けられている。
ｐ型エピタキシャル層５をエッチング除去した部分には、段差（メサ端部１６）が生じる。メサ端部１６には電界が集中するため、メサ端部１６を素子動作時の強電界から保護するために、ｐ型埋め込み層３をメサ端部１６の下（ｎ-型ドリフト層２側）に設ける必要がある。
しかしながら、トレンチ１１の長手方向を、ｎ+型炭化珪素基板１のオフ方向と平行に設けると、トレンチ１１の長手方向は、マーカーパターンの変形が大きくなる。メサ端部１６の形成は、ｐ型エピタキシャル層５の成膜後に行われるため、マーカーパターンの変形により、メサ端部１６のエッチング除去位置がずれて、ｐ型埋め込み層３がメサ端部１６の下に設けられない場合が生じる。
このため、実施の形態では、ｐ型埋め込み層３がメサ端部１６の下に設けられないことを防止するため、図４〜図７に示すように、耐圧構造１７の方向にｐ型埋め込み層３をｐ型エピタキシャル層５より長くしている。具体的には、メサ端部１６からｐ型埋め込み層３の端部までの距離Ｌは、１μｍ以上１００μｍ以下の長さとする。距離Ｌが長すぎるとチップサイズに与える影響は大きくなってしまい、基板からのチップの取れる数が減少してしまう。逆に、距離Ｌが短すぎるとフォトリソグラフィ工程での位置合わせ誤差により、メサ端部１６の下にｐ型埋め込み層３が設けられない。この際、ｐ型埋め込み層３の端部から耐圧構造１７までの距離Ｍは、距離Ｌ以上の長さであることが好ましい。距離Ｍが距離Ｌより短い場合、耐圧構造１７を設ける部分にｐ型埋め込み層３が設けられ、耐圧構造１７を設けることができなくなるためである。
なお、耐圧構造１７およびｐ型エピタキシャル層５より上（ｎ-型ドリフト層２と反対側）の構造の形成も、ｐ型エピタキシャル層５の成膜後に行われるため、マーカーパターンの変形により、ｐ型埋め込み層３の位置に対してずれる可能性がある。しかしながら、耐圧構造１７の方向にｐ型埋め込み層３をｐ型エピタキシャル層５より長くしているため、Ａ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−Ｄ’の各断面図において、メサ端部１６の下にｐ型埋め込み層３が設けられる構造は崩れない。
なお、ｐ型エピタキシャル層５の成膜後に変形したマーカーパターンが読み取りにくい場合には、ｐ型エピタキシャル層５の成膜後に、変形したマーカーパターンと同じ位置に、マーカーパターンを付け直しても良い。
（実施の形態にかかる半導体装置の製造方法）
次に、実施の形態にかかる炭化珪素半導体装置の製造方法について、図８〜図１４は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
まず、ｎ+型炭化珪素基板１として、例えば、＜１１−２０＞方向に４°オフしたＳｉ面基板を用いる。次に、ｎ+型炭化珪素基板１の第１主面（おもて面）に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた厚さ１０μｍのｎ-型ドリフト層２をエピタキシャル成長させる。ここまでの状態が図８に示されている。
次に、フォト・パターンニングを行った後、ｎ-型ドリフト層２を局所的に、例えば、１．２μｍの深さまでドライエッチングすることにより、フォトリソグラフィ工程用の合わせマーカー（不図示）を十字型に形成した。次に、インプラマスク層として酸化膜を形成し、合わせマーカーを使ったフォト・パターンニング工程を行った後、ｐ型の不純物、例えば、アルミニウム（Ａｌ）をイオン注入して、例えば、幅２μｍ、深さ０．５μｍで＜１１−２０＞方向に延びる第１ｐ型埋め込み層３ａを形成する。ここまでの状態が図９に示されている。
次に、ｎ-型ドリフト層２と第１ｐ型埋め込み層３ａの表面に、ｎ型の不純物、例えば窒素原子をドーピングしながら、厚さ０．５μｍ、不純物濃度３×１０15ｃｍ3のｎ型エピタキシャル層４をエピタキシャル成長させる。ここまでの状態が図１０に示されている。
次に、フォト・パターンニングを行った後、ｐ型の不純物、例えば、Ａｌのイオン注入により、ｎ型エピタキシャル層４を局所的に打ち返し、第２ｐ型埋め込み層３ｂを形成する。第１ｐ型埋め込み層３ａと第２ｐ型埋め込み層３ｂを合わせて、ｐ型埋め込み層３となる。ここまでの状態が図１１に示されている。
次に、ｎ型エピタキシャル層４と第２ｐ型埋め込み層３ｂの表面に、ｐ型の不純物をドーピングしながら、厚さ１．３μｍ、不純物濃度４×１０17ｃｍ3のｐ型エピタキシャル層５をエピタキシャル成長させる。ここまでの状態が図１２に示されている。
次に、ｐ型エピタキシャル層５上に、合わせマーカーを用いたフォト・パターンニング工程により、フォトレジストからなるエッチングマスク（不図示）を２．５μｍの膜厚で形成した後、ドライエッチングにより、ｐ型エピタキシャル層５を部分的に除去する。次に、このエッチングマスクを除去し、ｐ型エピタキシャル層５が除去された部分に、ｐ型の不純物、例えば、Ａｌをイオン注入することにより、ＪＴＥ耐圧構造１７を形成する。この際、例えば、メサ端部１６とｐ型埋め込み層３の端部との距離Ｌは、３μｍ、ｐ型埋め込み層３の端部とＪＴＥ耐圧構造１７との距離Ｍは、４μｍとする。ここまでの状態が図１３に示されている。
次に、ｐ+型コンタクト層６（不図示）とｎ+型ソース層７（不図示）を、イオン注入とフォト・パターンニング工程を繰り返して形成し、次に、例えば、アルゴン（Ａｒ）雰囲気で温度１６２０℃、５分間の活性化熱処理を実施する。次に、ｐ型エピタキシャル層５にフォト・パターンニング工程を用いて酸化膜からなるエッチングマスク（不図示）を１μｍの膜厚で形成した後、ＳｉＣをドライエッチングし、例えば、深さ２μｍで＜１１−２０＞方向に延びるトレンチ１１を形成する。次に、このエッチングマスクを除去する。ここまでの状態が図１４に示されている。
次に、ゲート酸化膜１３、ゲート電極１２および層間絶縁膜９を形成する。次に、ソースコンタクトホールを開口し、ソース電極８、ドレイン電極１４および電極パッド１０、裏面電極１５を形成する。これにより、図１に示すトレンチ型ＭＯＳＦＥＴが完成する。
（実施例１）
図１５は、実施の形態にかかる半導体装置の製造方法により作成したトレンチ型ＭＯＳＦＥＴの実施例１の断面図である。図１６は、実施の形態にかかる半導体装置の製造方法により作成したトレンチ型ＭＯＳＦＥＴの実施例１のａ−ａ’部分の終端部平面図である。図１６において、矢印は基板オフ方向を示す。図１６に示すように、トレンチ１１は基板オフ方向に延びるストライプの構造とし、終端部は切り離しになるように配置した。図１６において、トレンチ１１、ゲート酸化膜１３およびｎ-型ドリフト層２の下に、図示しないがｐ型埋め込み層３が形成されている。
（実施例２）
図１７は、実施の形態にかかる半導体装置の製造方法により作成したトレンチ型ＭＯＳＦＥＴの実施例２の断面図である。図１８は、実施の形態にかかる半導体装置の製造方法により作成したトレンチ型ＭＯＳＦＥＴの実施例２のａ−ａ’部分の終端部平面図である。図１８において、矢印は基板オフ方向を示す。図１８に示すように、トレンチ１１は、基板オフ方向に延びるストライプの構造とし、終端部は隣のトレンチ１１と連結するように配置した。
図１９は、実施例１および実施例２のエピタキシャル成長によるマーカーパターンの変形を示す図である。図１９に示すように、ｎ型エピタキシャル層４の形成およびｐ型エピタキシャル層５の形成の前後で、合わせマーカーが＜１１−２０＞方向に幅が太くなる方向に変形したが、幅の変化は最大３μｍであった。フォトリソグラフィ工程では、十字マーカーの中心で位置合わせを行うため、＜１１−２０＞方向に最大で、１．５μｍの合わせズレが起こる可能性がある。
このため、十字マーカーの位置を基準にして、メサ端部１６を形成すると、メサ端部１６とｐ型埋め込み層３の端部が最大で、１．５μｍずれる可能性がある。メサ端部１６とｐ型埋め込み層３の端部との距離Ｌを、３μｍとすると、例え、メサ端部１６が形成される位置がずれたとしても、メサ端部１６の下にｐ型埋め込み層３を設けることができる。また、ｐ型埋め込み層３の端部とＪＴＥ耐圧構造１７との距離Ｍを、４μｍとすると、例え、メサ端部１６が形成される位置がずれたとしても、耐圧構造１７を設ける部分にｐ型埋め込み層３が設けられることがなくなり、耐圧構造１７を設けることができる。
また、実施例１および実施例２では、合わせマーカーが＜１１−２０＞方向に変形するのみなので、合わせマーカーを基準にして、トレンチ１１を形成すると、ｐ型埋め込み層３は、トレンチ１１の底に設けられるようになる。
実施例１および実施例２で作成したトレンチ型ＭＯＳＦＥＴのゲート酸化膜１３の絶縁破壊電界を評価したところ、従来のトレンチ型ＭＯＳＦＥＴでは、１ＭＶ／ｃｍで破壊していたが、本発明のトレンチ型ＭＯＳＦＥＴでは、３ＭＶ／ｃｍ以上まで破壊せず、ｐ型埋め込み層３によるゲート酸化膜１３保護の効果が適切に得られた。
以上、説明したように、実施の形態によれば、トレンチの長手方向を、ｎ+型炭化珪素基板のオフ方向と平行方向にすることにより、トレンチの幅方向のマーカーパターンの変形を小さくできる。これにより、ｐ型埋め込み層とトレンチ底がずれることが少なくなり、ｐ型埋め込み層の幅を広くしなくてもよい。このため、ドリフト層とソース層と抵抗が増大することを防止できる。また、ｐ型埋め込み層の幅を広くしないため、半導体装置のセルピッチを小さくできる。
また、耐圧構造の方向にｐ型埋め込み層をｐ型エピタキシャル層より長くすることで、ｐ型埋め込み層がメサ端部の下に配置されないことを防止でき、メサ端部を素子動作時の強電界から保護することができる。また、ｐ型埋め込み層と耐圧構造部との距離を、ｐ型埋め込み層の端部とメサ端部との距離よりも長くすることで、耐圧構造部が形成できないことを防止できる。
また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１ ｎ+型炭化珪素基板
２ ｎ-型ドリフト層
３ ｐ型埋め込み層
３ａ 第１ｐ型埋め込み層
３ｂ 第２ｐ型埋め込み層
４ ｎ型エピタキシャル層
５ ｐ型エピタキシャル層
６ ｐ+型コンタクト層
７ ｎ+型ソース層
８ ソース電極
９ 層間絶縁膜
１０ 電極パッド
１１ トレンチ
１２ ゲート電極
１３ ゲート酸化膜
１４ ドレイン電極
１５ 裏面電極
１６ メサ端部
１７ 耐圧構造
２０ マーカーパターン
２１ 変形部

Claims (3)

  1. オフ角を有する第１導電型の炭化珪素基板と、
    前記炭化珪素基板のおもて面に設けられた、前記炭化珪素基板より低不純物濃度の第１導電型のドリフト層と、
    前記ドリフト層の前記炭化珪素基板側に対して反対側の表面層に選択的に設けられた第２導電型の埋め込み層と、
    前記ドリフト層の前記炭化珪素基板側に対して反対側の表面に設けられた、前記ドリフト層より高不純物濃度の第１導電型のエピタキシャル層と、
    前記エピタキシャル層の前記炭化珪素基板側に対して反対側の表面に設けられた、第２導電型のチャネル層と、
    前記チャネル層の前記炭化珪素基板側に対して反対側の表面層に選択的に設けられた第１導電型のソース領域と、
    前記ソース領域および前記チャネル層を貫通して前記エピタキシャル層に達するトレンチと、
    前記トレンチ内部にゲート絶縁膜を介して設けられたゲート電極と、
    前記チャネル層および前記ソース領域に接触するソース電極と、
    前記炭化珪素基板の裏面に設けられたドレイン電極と、
    を備え、
    前記埋め込み層は、前記トレンチと深さ方向に対向する位置に配置され、
    前記トレンチは、ストライプ状の平面パターンを有し、前記炭化珪素基板のオフ方向が＜１１−２０＞方向であり、前記トレンチの長手方向が＜１１−２０＞方向であり、
    前記チャネル層を部分的に除去したメサ構造を備え、
    前記埋め込み層は、前記炭化珪素基板の外周部に設けられた耐圧構造部方向に、前記チャネル層より、１μｍ以上、１００μｍ以下である距離長く、前記耐圧構造部と、前記埋め込み層の端部は、前記距離より離れていることを特徴とする炭化珪素半導体装置。
  2. オフ角を有する第１導電型の炭化珪素基板のおもて面に、前記炭化珪素基板より低不純物濃度の第１導電型のドリフト層を形成する工程と、
    前記ドリフト層の表面層に、第２導電型の埋め込み層を選択的に形成する工程と、
    前記ドリフト層の表面に前記ドリフト層より高不純物濃度の第１導電型のエピタキシャル層を形成する工程と、
    前記エピタキシャル層の表面に第２導電型のチャネル層を形成する工程と、
    前記チャネル層の表面層に第１導電型のソース領域を選択的に形成する工程と、
    前記ソース領域および前記チャネル層を貫通して前記エピタキシャル層に達する、ストライプ状の平面パターンを有するトレンチを、前記埋め込み層と深さ方向に対向する位置に形成する工程と、
    前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する工程と、
    前記ゲート電極上に層間絶縁膜を形成する工程と、
    前記チャネル層および前記ソース領域に接するソース電極を形成する工程と、
    前記炭化珪素基板の裏面にドレイン電極を形成する工程と、
    前記炭化珪素基板の外周部に耐圧構造部を形成する工程と、
    前記チャネル層を部分的に除去することで、前記埋め込み層を、前記炭化珪素基板の外周部に設けられた耐圧構造部方向に、前記チャネル層より、１μｍ以上、１００μｍ以下である距離長くする工程と、
    を含み、
    前記トレンチを形成する工程は、前記炭化珪素基板のオフ方向を＜１１−２０＞方向に、前記トレンチの長手方向を＜１１−２０＞方向に前記トレンチを形成し、
    前記埋め込み層を形成する工程は、前記耐圧構造部と、前記埋め込み層の端部が、前記距離より離れるように前記埋め込み層を形成することを特徴とする炭化珪素半導体装置の製造方法。
  3. 前記エピタキシャル層および前記チャネル層は、エピタキシャル成長によって形成することを特徴とする請求項２に記載の炭化珪素半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4110875B2 (ja) * 2002-08-09 2008-07-02 株式会社デンソー 炭化珪素半導体装置
JP4830285B2 (ja) * 2004-11-08 2011-12-07 株式会社デンソー 炭化珪素半導体装置の製造方法
JP4798119B2 (ja) * 2007-11-06 2011-10-19 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2010147222A (ja) * 2008-12-18 2010-07-01 Denso Corp 炭化珪素半導体装置およびその製造方法
JPWO2010119789A1 (ja) * 2009-04-13 2012-10-22 ローム株式会社 半導体装置および半導体装置の製造方法
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置
US8598652B2 (en) * 2009-10-01 2013-12-03 Toyota Jidosha Kabushiki Kaisha Semiconductor device
US8415671B2 (en) * 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
JP5668576B2 (ja) * 2011-04-01 2015-02-12 住友電気工業株式会社 炭化珪素半導体装置
JP5817204B2 (ja) * 2011-04-28 2015-11-18 トヨタ自動車株式会社 炭化珪素半導体装置
JP5751213B2 (ja) * 2012-06-14 2015-07-22 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2014003191A (ja) * 2012-06-20 2014-01-09 Hitachi Ltd 半導体装置
US9741979B2 (en) * 2012-06-25 2017-08-22 Nec Energy Devices, Ltd. Battery pack
JP6299102B2 (ja) * 2012-08-07 2018-03-28 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP6627757B2 (ja) * 2014-06-30 2020-01-08 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
DE102014119465B3 (de) * 2014-12-22 2016-05-25 Infineon Technologies Ag Halbleitervorrichtung mit streifenförmigen trenchgatestrukturen, transistormesas und diodenmesas
JP6100233B2 (ja) * 2014-12-26 2017-03-22 株式会社東芝 半導体装置
JP6471508B2 (ja) * 2015-01-19 2019-02-20 富士電機株式会社 半導体装置
DE102015103070B4 (de) * 2015-03-03 2021-09-23 Infineon Technologies Ag Leistungshalbleitervorrichtung mit trenchgatestrukturen mit zu einer hauptkristallrichtung geneigten längsachsen und herstellungsverfahren

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