JP5668576B2 - 炭化珪素半導体装置 - Google Patents

炭化珪素半導体装置 Download PDF

Info

Publication number
JP5668576B2
JP5668576B2 JP2011081488A JP2011081488A JP5668576B2 JP 5668576 B2 JP5668576 B2 JP 5668576B2 JP 2011081488 A JP2011081488 A JP 2011081488A JP 2011081488 A JP2011081488 A JP 2011081488A JP 5668576 B2 JP5668576 B2 JP 5668576B2
Authority
JP
Japan
Prior art keywords
silicon carbide
semiconductor device
carbide semiconductor
insulating film
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011081488A
Other languages
English (en)
Other versions
JP2012216701A (ja
Inventor
増田　健良
健良 増田
透 日吉
透 日吉
和田　圭司
圭司 和田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to JP2011081488A priority Critical patent/JP5668576B2/ja
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to CA2797024A priority patent/CA2797024A1/en
Priority to EP12768099.9A priority patent/EP2696368B1/en
Priority to KR1020127026781A priority patent/KR20130141341A/ko
Priority to CN201280001187.6A priority patent/CN102859697B/zh
Priority to PCT/JP2012/051768 priority patent/WO2012137526A1/ja
Priority to TW101108181A priority patent/TW201241993A/zh
Priority to US13/434,233 priority patent/US8686435B2/en
Publication of JP2012216701A publication Critical patent/JP2012216701A/ja
Priority to US14/178,054 priority patent/US9177804B2/en
Application granted granted Critical
Publication of JP5668576B2 publication Critical patent/JP5668576B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide

Description

この発明は、炭化珪素半導体装置に関し、より特定的には、ゲート電極を有する炭化珪素半導体装置に関する。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
このような炭化珪素を材料として用いた半導体装置のうち、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）など、所定の閾値電圧を境にチャネル領域における反転層の形成の有無をコントロールし、電流を導通および遮断する半導体装置においては、閾値電圧の調整やチャネル移動度の向上について様々な検討がなされている（たとえば非特許文献１参照）。
Ｓｅｉ−Ｈｙｕｎｇ Ｒｙｕ ｅｔ ａｌ．， "Ｃｒｉｔｉｃａｌ Ｉｓｓｕｅｓ ｆｏｒ ＭＯＳ Ｂａｓｅｄ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ ｉｎ ４Ｈ−ＳｉＣ"， Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ （２００９）， ｐｐ．７４３−７４８
ここで、たとえばｎチャネルのＭＯＳＦＥＴにおいては、導電型がｐ型であるｐ型ボディ領域が形成され、当該ｐ型ボディ領域内にチャネル領域が形成される。そして、ｐ型ボディ領域におけるｐ型不純物（たとえばＢ（硼素）、Ａｌ（アルミニウム）など）の密度（ドーピング密度）を高くすることにより、閾値電圧をプラス側にシフトさせ、ノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることができる。一方、ｐチャネルのＭＯＳＦＥＴにおいては、上記ｎチャネルの場合とは逆にｎ型ボディ領域におけるｎ型不純物の密度を高くすることにより、閾値電圧をマイナス側にシフトさせ、ノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることができる。
しかし、このような方法で閾値電圧を調整すると、チャネル移動度が大幅に低下するという問題がある。これは、ドーピング密度を高くすることにより、ドーパントによる電子の散乱が顕著になるためである。そのため、たとえばｐ型ボディ領域のドーピング密度は、たとえば１×１０１６ｃｍ−３〜４×１０１６ｃｍ−３程度とされる。その結果、従来の半導体装置においては、十分なチャネル移動度を確保しつつ閾値電圧を自由に設定すること、特にノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることは難しいという問題があった。
本発明はこのような問題に対応するためになされたものであって、その目的は、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な炭化珪素半導体装置を提供することである。
本発明の炭化珪素半導体装置は、基板と、炭化珪素層と、ゲート絶縁膜と、ゲート電極とを有する。基板は、六方晶の結晶構造を有する炭化珪素からなり、主表面を有する。炭化珪素層は、基板の主表面上にエピタキシャルに形成されている。炭化珪素層には主表面に対して傾斜した側壁を有する溝が設けられている。側壁は｛０００１｝面に対して５０°以上６５°以下のオフ角を有する。ゲート絶縁膜は炭化珪素層の側壁上に設けられている。ゲート電極はゲート絶縁膜の上に設けられている。炭化珪素層は、ゲート絶縁膜を介してゲート電極と対向しかつ第１導電型を有するボディ領域と、ボディ領域によって互いに分離されかつ第２導電型を有する１対の領域とを含む。ボディ領域は５×１０１６ｃｍ−３以上の不純物密度を有する。
この半導体装置によれば、ゲート電極によって制御されるチャネルはボディ領域内の側壁上に形成される。この側壁が｛０００１｝面に対して５０°以上６５°以下のオフ角を有することによって、チャネルが形成されるボディ領域の不純物密度がたとえ５×１０１６ｃｍ−３以上という高い値とされても、チャネル移動度の低下が抑制されることを、本発明者らは見出した。よってこの半導体装置によれば、チャネル移動度の低下を抑制しつつ、高い不純物密度を用いることによって閾値電圧を大きくシフトすることができる。
なお、上述の「不純物」は、炭化珪素中に導入されることにより多数キャリアを生成する不純物を意味する。
上記半導体装置においては、上記側壁のオフ方位と＜０１−１０＞方向とのなす角は５°以下となっていてもよい。これによりオフ方位がほぼ＜０１−１０＞方向となり、その結果、側壁の面方位が｛０３−３８｝面に近くなる。この場合、上述した作用効果が特に確実に得られることを、本発明者らは見出した。
上記半導体装置においては、上記側壁の、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下であってもよい。
これにより、チャネル移動度を一層向上させることができる。ここで、面方位{０３−３８}に対するオフ角を−３°以上＋５°以下としたのは、チャネル移動度と上記オフ角との関係を調査した結果、この範囲内で特に高いチャネル移動度が得られたことに基づいている。
また、「＜０１−１０＞方向における{０３−３８}面に対するオフ角」とは、＜０１−１０＞方向および＜０００１＞方向を含む平面への上記側壁の法線の正射影と、{０３−３８}面の法線とのなす角度であり、その符号は、上記正射影が＜０１−１０＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。
なお、上記側壁の面方位は、実質的に{０３−３８}であることがより好ましい。ここで、側壁の面方位が実質的に{０３−３８}であるとは、側壁の加工精度などを考慮して実質的に面方位が{０３−３８}とみなせるオフ角の範囲に側壁の面方位が含まれていることを意味し、この場合のオフ角の範囲はたとえば{０３−３８}に対してオフ角が±２°の範囲である。これにより、上述したチャネル移動度をより一層向上させることができる。
上記半導体装置においては、上記側壁は、基板を構成する炭化珪素のカーボン面側の面であってもよい。
このようにすることにより、チャネル移動度をさらに向上させることができる。ここで、六方晶の単結晶炭化珪素の（０００１）面はシリコン面、（０００−１）面はカーボン面と定義される。つまり、上記側壁のオフ方位と＜０１−１０＞方向とのなす角が５°以下である構成を採用する場合、上記主面を（０−３３−８）面に近いものとすることにより、チャネル移動度をさらに向上させることができる。
上記半導体装置においては、上記ボディ領域における不純物密度は１×１０２０ｃｍ−３以下であってもよい。
ボディ領域における不純物密度を１×１０２０ｃｍ−３以下としても、閾値電圧は十分な自由度をもって設定することができる。また、１×１０２０ｃｍ−３を超えるドーピング密度を採用すると、結晶性の悪化などの問題が発生する可能性がある。
上記半導体装置は、ノーマリーオフ型となっていてもよい。このようにノーマリーオフ型になる程度にボディ領域のドーピング密度を高くした場合でも、本発明の半導体装置によればチャネル移動度の低下を十分に抑制することができる。
上記半導体装置においては、ゲート電極は第１導電型のポリシリコンからなっていてもよい。すなわち、第１導電型がｐ型である場合、ゲート電極はｐ型ポリシリコンからなるものとし、第１導電型がｎ型である場合、ゲート電極はｎ型ポリシリコンからなるものとすることができる。ｐ型ポリシリコンとは、多数キャリアが正孔であるポリシリコンをいい、ｎ型ポリシリコンとは、多数キャリアが電子であるポリシリコンをいう。このようにすることにより、半導体装置をノーマリーオフ型とすることが容易となる。
上記半導体装置においては、ゲート電極はｎ型ポリシリコンからなっていてもよい。このようにすることにより、半導体装置のスイッチング速度を向上させることができる。
上記半導体装置においては、上記ゲート絶縁膜の厚みは２５ｎｍ以上７０ｎｍ以下であってもよい。上記ゲート絶縁膜の厚みが２５ｎｍ未満では、動作中に絶縁破壊が発生するおそれがある。一方、上記ゲート絶縁膜の厚みが７０ｎｍを超える場合、ゲート電圧の絶対値を大きくする必要が生じる。そのため、上記ゲート絶縁膜の厚みを２５ｎｍ以上７０ｎｍ以下とすることにより、上記問題点を容易に解消することができる。
上記半導体装置においては、上記第１導電型はｐ型であり、第２導電型はｎ型であってもよい。すなわち、上記半導体装置は、ｎチャネル型であってもよい。このようにすることにより、高い移動度を確保することが容易な電子を多数キャリアとする半導体装置を提供することができる。
上記半導体装置においては、ボディ領域における不純物密度は８×１０１６ｃｍ−３以上３×１０１８ｃｍ−３以下であってもよい。このようにすることにより、通常の動作温度において０〜５Ｖ程度の閾値電圧を得ることが可能となる。その結果、本願の半導体装置を、珪素を材料として採用した半導体装置と置き換えて使用することが容易になるとともに、半導体装置を安定してノーマリーオフ型とすることができる。また、不純物密度が高くなることによる大幅なチャネル移動度の低下を回避することができる。
上記半導体装置においては、ボディ領域に弱反転層が形成されるようなゲート電極の閾値電圧は、室温以上１００℃以下の温度範囲において２Ｖ以上であってもよい。これにより、通常の動作温度においてより確実にノーマリーオフの状態を維持することができる。ここで、室温とは具体的には２７℃である。
上記半導体装置においては、上記閾値電圧が１００℃において３Ｖ以上であってもよい。これにより、動作温度が高温である場合でも、より確実にノーマリーオフの状態を維持することができる。
上記半導体装置においては、上記閾値電圧が２００℃において１Ｖ以上であってもよい。これにより、動作温度がより高温である場合でも、より確実にノーマリーオフの状態を維持することができる。
上記半導体装置においては、上記閾値電圧の温度依存性は−１０ｍＶ／℃以上であってもよい。このようにすることにより、温度依存性が−１０ｍＶ／℃未満の場合（すなわち、温度依存性の絶対値が１０ｍＶ／℃よりも大きく、かつその符号がマイナスの場合）に比して、温度上昇に起因して閾値電圧が減少してゼロに近づく傾向を抑えることができる。これにより、安定してノーマリーオフの状態を維持することができる。
上記半導体装置においては、室温における電子のチャネル移動度が３０ｃｍ２／Ｖｓ以上であってもよい。このようにすることにより、半導体装置のオン抵抗を十分に抑制することが容易となる。
上記半導体装置においては、１００℃における電子のチャネル移動度が５０ｃｍ２／Ｖｓ以上であってもよい。これにより、動作温度が高温である場合でも、半導体装置のオン抵抗を十分に抑制することが可能となる。
上記半導体装置においては、１５０℃における電子のチャネル移動度が４０ｃｍ２／Ｖｓ以上であってもよい。これにより、動作温度がより高温である場合でも、半導体装置のオン抵抗を十分に抑制することが可能となる。
上記半導体装置においては、電子のチャネル移動度の温度依存性が−０．３ｃｍ２／Ｖｓ℃以上であってもよい。これにより、安定して半導体装置のオン抵抗を抑制することが可能となる。
上記半導体装置においては、炭化珪素層とゲート絶縁膜との界面におけるバリアハイトは２．２ｅＶ以上２．６ｅＶ以下であってもよい。
バリアハイトを大きくすることにより、ゲート絶縁膜中を流れるリーク電流（トンネル電流）を抑制することができる。しかし、単にゲート絶縁膜との間のバリアハイトが大きい結晶面をゲート絶縁膜と接触する面に採用すると、チャネル移動度が低下することがあり得る。これに対し、バリアハイトが２．２ｅＶ以上２．６ｅＶとなる結晶面をゲート絶縁膜と接触する面に採用することにより、リーク電流を抑制しつつ、高いチャネル移動度を確保することができる。このようなバリアハイトは、｛０００１｝面に対するオフ角が５０°以上６５°以下である側壁を採用することにより、容易に達成することができる。なお、バリアハイトとは、炭化珪素層の伝導帯とゲート絶縁膜の伝導帯との間のバンドギャップの大きさをいう。
上記半導体装置は、ボディ領域と基板とを隔てる耐圧保持層を含んでもよい。好ましくは、オン状態において、ボディ領域に形成されるチャネル領域における抵抗値であるチャネル抵抗は、耐圧保持層における抵抗値であるドリフト抵抗よりも小さい。これにより、半導体装置のオン抵抗を低減することができる。このようなチャネル抵抗とドリフト抵抗との関係は、｛０００１｝面に対するオフ角が５０°以上６５°以下である側壁を採用することにより、容易に達成することができる。
上記半導体装置は、縦型絶縁ゲート電界効果トランジスタであってもよい。
以上の説明から明らかなように、本発明の半導体装置によれば、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な炭化珪素半導体装置を提供することができる。
本発明の一実施の形態における半導体装置の構成を概略的に示す断面図である。 図１に示した半導体装置の製造方法を説明するための断面模式図である。 図１に示した半導体装置の製造方法を説明するための断面模式図である。 図１に示した半導体装置の製造方法を説明するための断面模式図である。 図１に示した半導体装置の製造方法を説明するための断面模式図である。 図１に示した半導体装置の製造方法を説明するための断面模式図である。 図１に示した半導体装置の製造方法を説明するための断面模式図である。 図１に示した半導体装置の製造方法を説明するための断面模式図である。 図１に示した半導体装置の製造方法を説明するための断面模式図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
図１を参照して、本実施の形態における炭化珪素半導体装置は、傾斜した側壁６を有する溝を含む縦型絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥＴ）である。図１に示した半導体装置は、導電型がｎ型である炭化珪素からなる基板１と、基板１の主表面上にエピタキシャルに形成された炭化珪素層とを有する。炭化珪素層は、導電型がｎ型である耐圧保持層２と、導電型がｐ型であるｐ型ボディ層３（ボディ領域）と、導電型がｎ型であるｎ型ソースコンタクト層４と、導電型がｐ型であるコンタクト領域５とを有する。また半導体装置はさらに、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、ソース電極１２と、ソース配線電極１３と、ドレイン電極１４と、裏面保護電極１５とを有する。
基板１は、結晶型が六方晶である炭化珪素からなる。耐圧保持層２は、基板１の一方の主表面上に形成されている。耐圧保持層２上にはｐ型ボディ層３が形成されている。よって耐圧保持層２は、ｐ型ボディ層３と基板１とを隔てている。
ｐ型ボディ層３の不純物密度は５×１０１６ｃｍ−３以上であり、好ましくは１×１０２０ｃｍ−３以下であり、より好ましくは８×１０１６ｃｍ−３以上３×１０１８ｃｍ−３以下である。
ｐ型ボディ層３上には、ｎ型ソースコンタクト層４が形成されている。このｎ型ソースコンタクト層４に取り囲まれるように、ｐ型のコンタクト領域５が形成されている。
ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２を部分的に除去することにより溝が形成されている。溝の側壁６は基板１の主表面に対して傾斜した面になっている。側壁６は｛０００１｝面に対して５０°以上６５°以下のオフ角を有する。傾斜した面により囲まれた凸部（上部表面上にソース電極１２が形成された凸形状部）の平面形状は、たとえば六角形になっていてもよい。
好ましくは、側壁６のオフ方位と＜０１−１０＞方向とのなす角は５°以下である。これにより側壁６の面方位は｛０３−３８｝面に近くなる。また側壁６の、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下である。また側壁６は、基板１を構成する炭化珪素のカーボン面（０００−１）側の面である。言い換えれば、側壁６の面方位が（ｈｋｌｍ）面であるとして、ｍは負の値とされる。
たとえば、基板１の主表面の面方位は実質的に（０００−１）面であり、側壁６の面方位は実質的に、（０３−３−８）面、（−３０３−８）面、（３−３０−８）面、（０−３３−８）面、（３０−３−８）面、および（−３３０−８）面を含み、これら６つの面が平面視において溝の底部を取り囲むように配置されている。溝の底部は平面視において六角形の形状を有してもよく、この場合、六角形が有する６つの辺のそれぞれに上記の６つの面がつながっている。あるいは溝の底部はほぼ点状であってもよく、この場合、溝が実質的に側壁６のみによって形成されている。
この溝の側壁６および底部上にはゲート絶縁膜８が形成されている。このゲート絶縁膜８はｎ型ソースコンタクト層４の上部表面上にまで延在している。好ましくはゲート絶縁膜８の厚みは２５ｎｍ以上７０ｎｍ以下である。好ましくは、側壁６上でのｐ型ボディ層３とゲート絶縁膜８との界面におけるバリアハイトは２．２ｅＶ以上２．６ｅＶ以下とされる。
ゲート絶縁膜８上において、溝の内部を充填するようにゲート電極９が形成されている。ゲート電極９の上部表面は、ゲート絶縁膜８においてｎ型ソースコンタクト層４の上部表面上に位置する部分の上面とほぼ同じ高さになっている。好ましくはゲート電極は、ｐ型ポリシリコンからなっている。
上記構成により、ｐ型ボディ層３（第１導電型を有するボディ領域）は、ゲート絶縁膜８を介してゲート電極９と対向している。また耐圧保持層２、ｐ型ボディ層３、およびｎ型ソースコンタクト層４が、側壁６に沿ってこの順に積層されている。この結果、ｐ型ボディ層３によって耐圧保持層２およびｎ型ソースコンタクト層４（第２導電型を有する１対の領域）が互いに分離されている。
ゲート絶縁膜８のうちｎ型ソースコンタクト層４の上部表面上にまで延在する部分とゲート電極９とを覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０とゲート絶縁膜８の一部とを除去することにより、ｎ型ソースコンタクト層４の一部とｐ型のコンタクト領域５とを露出するように開口部１１が形成されている。この開口部１１の内部を充填するとともに、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部と接触するようにソース電極１２が形成されている。ソース電極１２の上部表面と接触するとともに、層間絶縁膜１０の上部表面上に延在するようにソース配線電極１３が形成されている。また、基板１において耐圧保持層２が形成された主表面とは反対側の裏面上には、ドレイン電極１４が形成されている。このドレイン電極１４はオーミック電極である。このドレイン電極１４において、基板１と対向する面とは反対側の面上に裏面保護電極１５が形成されている。
図１に示した半導体装置においては、溝の側壁６が傾斜するとともに、当該側壁６は実質的に{０３−３−８}面となっている。図１から分かるように、これらのいわゆる半極性面となっている側壁６を半導体装置の能動領域であるチャネル領域として利用することができる。そして、これらの側壁６は安定な結晶面であるため、当該側壁６をチャネル領域に利用した場合、他の結晶面（たとえば（０００１）面）をチャネル領域に利用した場合より、リーク電流を十分低減できるとともに、高い耐圧を得ることができる。
次に、図１に示した半導体装置の動作について説明する。図１を参照して、ゲート電極９に閾値電圧以下の電圧を与えた状態、すなわちオフ状態では、ｐ型ボディ層３と導電型がｎ型である耐圧保持層２との間が逆バイアスとなり、非導通状態となる。一方、ゲート電極９に正の電圧を印加すると、ｐ型ボディ層３においてゲート絶縁膜８と接触する領域の近傍であるチャネル領域において、反転層が形成される。その結果、ｎ型ソースコンタクト層４と耐圧保持層２とが電気的に接続された状態となる。この結果、ソース電極１２とドレイン電極１４との間に電流が流れる。すなわち半導体装置がオン状態とされる。
本実施の形態によれば側壁６の｛０００１｝面に対するオフ角が５０°以上６５°以下となっている。このため、ｐ型不純物密度が５×１０１６ｃｍ−３以上という高いドーピング密度のｐ型ボディ層３を形成し、閾値電圧をプラス側にシフトさせた場合でも、上記チャネル領域におけるキャリア（電子）の移動度（チャネル移動度）の低下が抑制される。その結果、チャネル移動度の低下を抑制しつつ閾値電圧をプラス側にシフトさせ、ノーマルオフ型に近づける、あるいはノーマリーオフ型とすることが可能なＭＯＳＦＥＴとなっている。なお、閾値電圧をさらにプラス側にシフトさせる観点から、ｐ型ボディ層３におけるｐ型不純物密度は、１×１０１７ｃｍ−３以上であってもよく、さらに５×１０１７ｃｍ−３以上とすることもできる。
好ましくは、ｐ型ボディ層３の不純物濃度が十分に高くされることによって、半導体装置はノーマリーオフ型とされている。またオン状態において、ｐ型ボディ層３に形成されるチャネル領域における抵抗値であるチャネル抵抗は、耐圧保持層２における抵抗値であるドリフト抵抗よりも小さい。
好ましくは、ｐ型ボディ層３に弱反転層が形成されるようなゲート電極９の閾値電圧が、室温以上１００℃以下の温度範囲において２Ｖ以上である。より好ましくは、閾値電圧が１００℃において３Ｖ以上である。また閾値電圧が２００℃において１Ｖ以上である。
好ましくは、閾値電圧の温度依存性が−１０ｍＶ／℃以上である。閾値電圧の温度依存性の値（ｍＶ／℃）は、半導体装置が通常用いられる温度領域においておおよそ一定であるが、厳密に定義される必要がある場合、たとえば、２５℃から２００℃までの閾値電圧の温度依存性を直線近似した際の直線の傾きとして定義され得る。
なおｐ型ボディ層３の不純物密度が５×１０１６ｃｍ−３以上の高密度の下では、側壁６の面方位が本実施の形態と異なり仮に（０００１）面とされたとすると、閾値電圧の温度依存性を−１０ｍＶ／℃以上とすることが困難となる。この理由は、（０００１）面においては、不純物密度の増大によってトラップ準位が多くなりやすいことによる。トラップ準位が多い場合、トラップされた電子が温度上昇にともない解放される量も多くなる。この結果、温度上昇にともなうドレイン電流の増大が大きくなる。この場合、温度上昇にともなう閾値電圧の低下が大きくなる。言い換えれば、閾値電圧の温度依存性の値が、絶対値の大きな負の値となる。
好ましくは、室温における電子のチャネル移動度が３０ｃｍ２／Ｖｓ以上である。より好ましくは、１００℃における電子のチャネル移動度が５０ｃｍ２／Ｖｓ以上である。また１５０℃における電子のチャネル移動度が４０ｃｍ２／Ｖｓ以上である。また電子のチャネル移動度の温度依存性が−０．３ｃｍ２／Ｖｓ℃以上である。
次に、図２〜図９を参照して、図１に示した本発明による半導体装置の製造方法を説明する。
まず、図２を参照して、炭化珪素からなる基板１の主表面上に、導電型がｎ型である炭化珪素層をエピタキシャルに形成する。当該炭化珪素層のうち基板１側の部分は、そのまま耐圧保持層２となる。炭化珪素層のエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ法により実施することができる。また、このとき導電型がｎ型の不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。この耐圧保持層２のｎ型不純物の濃度は、たとえば５×１０15ｃｍ-3以上５×１０16ｃｍ-3以下とすることができる。
次に、耐圧保持層２の上部表面層にイオン注入を行なうことにより、ｐ型ボディ層３およびｎ型ソースコンタクト層４を形成する。ｐ型ボディ層３を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などの導電型がｐ型の不純物をイオン注入する。このとき、注入するイオンの加速エネルギーを調整することによりｐ型ボディ層３が形成される領域の深さを調整することができる。
次に導電型がｎ型の不純物を、ｐ型ボディ層３が形成された耐圧保持層２へイオン注入することにより、ｎ型ソースコンタクト層４を形成する。ｎ型の不純物としてはたとえばリンなどを用いることができる。このようにして、図３に示す構造を得る。
次に、図４に示すように、ｎ型ソースコンタクト層４の上部表面上にマスク層１７を形成する。マスク層１７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。マスク層１７の形成方法としては、たとえば以下のような工程を用いることができる。すなわち、ｎ型ソースコンタクト層４の上部表面上に、ＣＶＤ法などを用いてシリコン酸化膜を形成する。そして、このシリコン酸化膜上にフォトリソグラフィ法を用いて所定の開口パターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、シリコン酸化膜をエッチングにより除去する。その後レジスト膜を除去する。この結果、図４に示した溝が形成されるべき領域に開口パターンを有するマスク層１７が形成される。
そして、このマスク層１７をマスクとして用いて、ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２の一部をエッチングにより除去する。エッチングの方法としてはたとえば反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）、特に誘導結合プラズマ（ＩＣＰ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。このようなエッチングにより、基板１の主表面に対して傾斜した側壁６（図１）を有する溝が形成されるべき領域に、基板１の主表面に対してほぼ垂直な垂直壁１６を有する溝を形成することができる。このようにして、図４に示す構造を得る。
次に、耐圧保持層２、ｐ型ボディ層３およびｎ型ソースコンタクト層４において所定の結晶面を表出させる熱エッチング工程を実施する。具体的には、図４に示した垂直壁１６を、酸素ガスと塩素ガスとの混合ガスを反応ガスとして用い、熱処理温度をたとえば７００℃以上１０００℃以下としたエッチング(熱エッチング）を行なうことにより、図５に示すように基板１の主表面に対して傾斜した側壁６を有する溝を形成することができる。
ここで、上記熱エッチング工程の条件は、たとえば酸素ガスに対する塩素ガスの流量比率（（塩素ガス流量）／（酸素ガス流量））を、０．５以上４．０以下、より好ましくは１．０以上２．０以下、とすることができる。なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ２）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば７０μｍ／ｈｒ程度になる。また、この場合にマスク層１７として酸化珪素（ＳｉＯ２）を用いると、ＳｉＯ２に対するＳｉＣの選択比を極めて大きくすることができるので、ＳｉＣのエッチング中にＳｉＯ2からなるマスク層１７は実質的にエッチングされない。
なお、この側壁６に表出する結晶面はたとえば{０３−３−８}面となっている。つまり、上述した条件のエッチングにおいては、エッチング速度の最も遅い結晶面である{０３−３−８}面が溝の側壁６として自己形成される。この結果、図５に示すような構造を得る。
次に、マスク層１７をエッチングなど任意の方法により除去する。その後、側壁６を有する溝の内部から、ｎ型ソースコンタクト層４の上部表面上にまで延在するように、所定のパターンを有するレジスト膜（図示せず）を、フォトリソグラフィ法を用いて形成する。レジスト膜としては、溝の底部およびｎ型ソースコンタクト層４の上部表面の一部に開口パターンが形成されているものを用いる。そして、このレジスト膜をマスクとして用いて、導電型がｐ型の不純物をイオン注入することにより、溝の底部に電界緩和領域７を形成し、ｎ型ソースコンタクト層４の一部領域に導電型がｐ型のコンタクト領域５を形成する。その後レジスト膜を除去する。この結果、図６に示すような構造を得る。
そして、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、炭化珪素層の表面に特にキャップ層を形成することなくアニール処理を実施する。ここで、発明者らは、上述した{０３−３−８}面については、キャップ層などの保護膜を表面に形成することなく活性化アニール処理を行なっても表面性状が劣化することがなく、十分な表面平滑性を維持できることを見出した。このため、従来必要と考えられていた活性化アニール処理前の保護膜（キャップ層）の形成工程を省略して、直接活性化アニール工程を実施している。なお、上述したキャップ層を形成したうえで活性化アニール工程を実施してもよい。また、たとえばｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。
次に、図７に示すように、側壁６を有する溝の内部から、ｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上にまで延在するように、ゲート絶縁膜８を形成する。ゲート絶縁膜８としては、たとえば炭化珪素層を熱酸化することにより得られる酸化膜（酸化ケイ素膜）を用いることができる。このようにして、図７に示す構造を得る。
次に、図８に示すように、側壁６を有する溝の内部を充填するように、ゲート絶縁膜８上にゲート電極９を形成する。ゲート電極９の形成方法としては、たとえば以下のような方法を用いることができる。まず、ゲート絶縁膜８上において、溝の内部およびｐ型のコンタクト領域５上の領域にまで延在するゲート電極となるべき導電体膜を、スパッタリング法などを用いて形成する。導電体膜の材料としては導電性を有する材料であれば金属など任意の材料を用いることができる。その後、エッチバックあるいはＣＭＰ法など任意の方法を用いて、溝の内部以外の領域に形成された導電体膜の部分を除去する。この結果、溝の内部を充填するような導電体膜が残存し、当該導電体膜によりゲート電極９が構成される。このようにして、図８に示す構造を得る。
次に、ゲート電極９の上部表面、およびｐ型のコンタクト領域５上において露出しているゲート絶縁膜８の上部表面上を覆うように層間絶縁膜１０（図９参照）を形成する。層間絶縁膜としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、層間絶縁膜１０上に、パターンを有するレジスト膜を、フォトリソグラフィ法を用いて形成する。当該レジスト膜（図示せず）にはｐ型のコンタクト領域５上に位置する領域に開口パターンが形成されている。
そして、このレジスト膜をマスクとして用いて、エッチングにより層間絶縁膜１０およびゲート絶縁膜８を部分的にエッチングにより除去する。この結果、層間絶縁膜１０およびゲート絶縁膜８には開口部１１（図９参照）が形成される。この開口部１１の底部においては、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部が露出した状態となる。その後、当該開口部１１の内部を充填するとともに、上述したレジスト膜の上部表面上を覆うようにソース電極１２（図９参照）となるべき導電体膜を形成する。その後、薬液などを用いてレジスト膜を除去することにより、レジスト膜上に形成されていた導電体膜の部分を同時に除去する（リストオフ）。この結果、開口部１１の内部に充填された導電体膜によりソース電極１２を形成できる。このソース電極１２はｐ型のコンタクト領域５およびｎ型ソースコンタクト層４とオーミック接触したオーミック電極である。
また、基板１の裏面側（耐圧保持層２が形成された主表面と反対側の表面側）に、ドレイン電極１４（図９参照）を形成する。ドレイン電極１４としては、基板１とオーミック接触が可能な材料であれば任意の材料を用いることができる。このようにして、図９に示す構造を得る。
その後、ソース電極１２の上部表面に接触するとともに、層間絶縁膜１０の上部表面上に延在するソース配線電極１３（図１参照）、およびドレイン電極１４の表面に形成された裏面保護電極１５（図１参照）をそれぞれスパッタリング法などの任意の方法を用いて形成する。この結果、図１に示す半導体装置を得ることができる。
なお上記説明は本発明における第１および第２導電型のそれぞれがｐ型およびｎ型の場合について行ったが、第１および第２導電型のそれぞれはｎ型およびｐ型であってもよい。この場合、ゲート電極９は、ｎ型ポリシリコンからなることが好ましい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明は、ゲート電極を有する炭化珪素半導体装置に特に有利に適用される。
１ 基板、２ 耐圧保持層、３ ｐ型ボディ層（ボディ領域）、４ ｎ型ソースコンタクト層、５ コンタクト領域、６ 側壁、７ 電界緩和領域、８ ゲート絶縁膜、９ ゲート電極、１０ 層間絶縁膜、１１ 開口部、１２ ソース電極、１３ ソース配線電極、１４ ドレイン電極、１５ 裏面保護電極、１７ マスク層。

Claims (24)

  1. 六方晶の結晶構造を有する炭化珪素からなり、主表面を有する基板と、
    前記基板の前記主表面上にエピタキシャルに形成された炭化珪素層とを備え、
    前記炭化珪素層には前記主表面に対して傾斜した側壁を有する溝が設けられており、前記側壁は｛０００１｝面に対して５０°以上６５°以下のオフ角を有し、さらに
    前記炭化珪素層の前記側壁上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられたゲート電極とを備え、
    前記炭化珪素層は、前記ゲート絶縁膜を介して前記ゲート電極と対向しかつ第１導電型を有し、前記ゲート絶縁膜と接するボディ領域と、前記ボディ領域によって互いに分離されかつ第２導電型を有する１対の領域とを含み、前記ボディ領域は５×１０１７ｃｍ−３以上の不純物密度を有する、炭化珪素半導体装置。
  2. 前記側壁のオフ方位と＜０１−１０＞方向とのなす角は５°以下である、請求項１に記載の炭化珪素半導体装置。
  3. 前記側壁の、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下である、請求項２に記載の炭化珪素半導体装置。
  4. 前記側壁は、前記基板を構成する炭化珪素のカーボン面側の面である、請求項１〜請求項３のいずれか１項に記載の炭化珪素半導体装置。
  5. 前記ボディ領域における不純物密度は１×１０２０ｃｍ−３以下である、請求項１〜請求項４のいずれか１項に記載の炭化珪素半導体装置。
  6. ノーマリーオフ型となっている、請求項１〜請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 前記ゲート電極は、前記第１導電型を有するポリシリコンからなっている、請求項６に記載の炭化珪素半導体装置。
  8. 前記ゲート電極はｎ型ポリシリコンからなっている、請求項１〜請求項６のいずれか１項に記載の炭化珪素半導体装置。
  9. 前記ゲート絶縁膜の厚みは２５ｎｍ以上７０ｎｍ以下である、請求項１〜請求項８のいずれか１項に記載の炭化珪素半導体装置。
  10. 前記第１導電型はｐ型であり、前記第２導電型はｎ型である、請求項１〜請求項９のいずれか１項に記載の炭化珪素半導体装置。
  11. 前記ボディ領域における不純物密度は５×１０１７ｃｍ−３以上３×１０１８ｃｍ−３以下である、請求項１０に記載の炭化珪素半導体装置。
  12. 前記ボディ領域に弱反転層が形成されるような前記ゲート電極の閾値電圧が、室温以上１００℃以下の温度範囲において２Ｖ以上である、請求項１０または請求項１１に記載の炭化珪素半導体装置。
  13. 前記閾値電圧が１００℃において３Ｖ以上である、請求項１２に記載の炭化珪素半導体装置。
  14. 前記閾値電圧が２００℃において１Ｖ以上である、請求項１２または請求項１３に記載の炭化珪素半導体装置。
  15. 前記閾値電圧の温度依存性が−１０ｍＶ／℃以上である、請求項１２〜請求項１４のいずれか１項に記載の炭化珪素半導体装置。
  16. 室温における電子のチャネル移動度が３０ｃｍ２／Ｖｓ以上である、請求項１０〜請求項１５のいずれか１項に記載の炭化珪素半導体装置。
  17. １００℃における電子のチャネル移動度が５０ｃｍ２／Ｖｓ以上である、請求項１６に記載の炭化珪素半導体装置。
  18. １５０℃における電子のチャネル移動度が４０ｃｍ２／Ｖｓ以上である、請求項１６または請求項１７に記載の炭化珪素半導体装置。
  19. 電子のチャネル移動度の温度依存性が−０．３ｃｍ２／Ｖｓ℃以上である、請求項１６〜請求項１８のいずれか１項に記載の炭化珪素半導体装置。
  20. 前記炭化珪素層と前記ゲート絶縁膜との界面におけるバリアハイトは２．２ｅＶ以上２．６ｅＶ以下である、請求項１〜請求項１９のいずれか１項に記載の炭化珪素半導体装置。
  21. 前記１対の領域は、前記ボディ領域と前記基板とを隔てる耐圧保持層を含み、
    オン状態において、前記ボディ領域に形成されるチャネル領域における抵抗値であるチャネル抵抗は、前記耐圧保持層における抵抗値であるドリフト抵抗よりも小さい、請求項１〜請求項２０のいずれか１項に記載の炭化珪素半導体装置。
  22. 縦型絶縁ゲート電界効果トランジスタである、請求項１〜請求項２１のいずれか１項に記載の炭化珪素半導体装置。
  23. 六方晶の結晶構造を有する炭化珪素からなり、主表面を有する基板と、
    前記基板の前記主表面上にエピタキシャルに形成された炭化珪素層とを備え、
    前記炭化珪素層には前記主表面に対して傾斜した側壁を有する溝が設けられており、前記側壁のオフ方位と＜０１−１０＞方向とのなす角は５°以下であり、前記側壁は（０−３３−８）面を含む面であり、さらに
    前記炭化珪素層の前記側壁上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられたゲート電極とを備え、
    前記炭化珪素層は、前記ゲート絶縁膜を介して前記ゲート電極と対向しかつ第１導電型を有し、前記ゲート絶縁膜と接するボディ領域と、前記ボディ領域によって互いに分離されかつ第２導電型を有する１対の領域とを含み、前記ボディ領域は５×１０１７ｃｍ−３以上の不純物密度を有する、炭化珪素半導体装置。
  24. 六方晶の結晶構造を有する炭化珪素からなり、面方位が（０００−１）面である主表面を有する基板と、
    前記基板の前記主表面上にエピタキシャルに形成された炭化珪素層とを備え、
    前記炭化珪素層には前記主表面に対して傾斜した側壁を有する溝が設けられており、前記側壁は、前記溝の底部を取り囲むように配置された、（０３−３−８）面、（−３０３−８）面、（３−３０−８）面、（０−３３−８）面、（３０−３−８）面、および（−３３０−８）面を含み、さらに
    前記炭化珪素層の前記側壁上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜の上に設けられたゲート電極とを備え、
    前記炭化珪素層は、前記ゲート絶縁膜を介して前記ゲート電極と対向しかつ第１導電型を有し、前記ゲート絶縁膜と接するボディ領域と、前記ボディ領域によって互いに分離されかつ第２導電型を有する１対の領域とを含み、前記ボディ領域は５×１０１７ｃｍ−３以上の不純物密度を有する、炭化珪素半導体装置。
JP2011081488A 2011-04-01 2011-04-01 炭化珪素半導体装置 Active JP5668576B2 (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2011081488A JP5668576B2 (ja) 2011-04-01 2011-04-01 炭化珪素半導体装置
EP12768099.9A EP2696368B1 (en) 2011-04-01 2012-01-27 Silicon carbide semiconductor device
KR1020127026781A KR20130141341A (ko) 2011-04-01 2012-01-27 탄화규소 반도체 장치
CN201280001187.6A CN102859697B (zh) 2011-04-01 2012-01-27 碳化硅半导体器件
CA2797024A CA2797024A1 (en) 2011-04-01 2012-01-27 Silicon carbide semiconductor device
PCT/JP2012/051768 WO2012137526A1 (ja) 2011-04-01 2012-01-27 炭化珪素半導体装置
TW101108181A TW201241993A (en) 2011-04-01 2012-03-09 Silicon carbide semiconductor device
US13/434,233 US8686435B2 (en) 2011-04-01 2012-03-29 Silicon carbide semiconductor device
US14/178,054 US9177804B2 (en) 2011-04-01 2014-02-11 Silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011081488A JP5668576B2 (ja) 2011-04-01 2011-04-01 炭化珪素半導体装置

Publications (2)

Publication Number Publication Date
JP2012216701A JP2012216701A (ja) 2012-11-08
JP5668576B2 true JP5668576B2 (ja) 2015-02-12

Family

ID=46926041

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011081488A Active JP5668576B2 (ja) 2011-04-01 2011-04-01 炭化珪素半導体装置

Country Status (8)

Country Link
US (2) US8686435B2 (ja)
EP (1) EP2696368B1 (ja)
JP (1) JP5668576B2 (ja)
KR (1) KR20130141341A (ja)
CN (1) CN102859697B (ja)
CA (1) CA2797024A1 (ja)
TW (1) TW201241993A (ja)
WO (1) WO2012137526A1 (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102396070A (zh) * 2009-04-13 2012-03-28 罗姆股份有限公司 半导体装置及半导体装置的制造方法
US8981384B2 (en) 2010-08-03 2015-03-17 Sumitomo Electric Industries, Ltd. Semiconductor device and method for manufacturing same
WO2013031172A1 (ja) * 2011-08-26 2013-03-07 国立大学法人奈良先端科学技術大学院大学 ＳｉＣ半導体素子およびその製造方法
JP5699878B2 (ja) 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2013069964A (ja) 2011-09-26 2013-04-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5764046B2 (ja) * 2011-11-21 2015-08-12 住友電気工業株式会社 炭化珪素半導体装置の製造方法
TW201421683A (zh) 2012-11-23 2014-06-01 Anpec Electronics Corp 具有低米勒電容之金氧半場效電晶體元件及其製作方法
US9293558B2 (en) 2012-11-26 2016-03-22 Infineon Technologies Austria Ag Semiconductor device
US9741797B2 (en) * 2013-02-05 2017-08-22 Mitsubishi Electric Corporation Insulated gate silicon carbide semiconductor device and method for manufacturing same
JP2014175518A (ja) * 2013-03-11 2014-09-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP6171678B2 (ja) * 2013-07-26 2017-08-02 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015060859A (ja) * 2013-09-17 2015-03-30 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP6237046B2 (ja) * 2013-09-25 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6098474B2 (ja) * 2013-10-24 2017-03-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6357869B2 (ja) * 2014-05-20 2018-07-18 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6318914B2 (ja) * 2014-06-30 2018-05-09 住友電気工業株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
CN105023939A (zh) * 2015-04-08 2015-11-04 四川大学 一种新型的栅下阱结构4H-SiCMOSFET器件
US9773681B2 (en) 2015-06-05 2017-09-26 Vanguard International Semiconductor Corporation Semiconductor device with a trench and method for manufacturing the same
TWI570918B (zh) * 2015-10-07 2017-02-11 世界先進積體電路股份有限公司 半導體裝置及其製造方法
JP6658257B2 (ja) * 2016-04-22 2020-03-04 住友電気工業株式会社 炭化珪素半導体装置
JP6928336B2 (ja) * 2016-12-28 2021-09-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN108878527B (zh) * 2017-05-12 2021-09-28 新唐科技股份有限公司 U形金属氧化物半导体组件及其制造方法
WO2020004067A1 (ja) 2018-06-25 2020-01-02 住友電気工業株式会社 炭化珪素半導体装置
CN109037060A (zh) * 2018-07-19 2018-12-18 厦门芯代集成电路有限公司 一种能抑制沟道迁移率低下的igbt新结构的制备方法
KR102236398B1 (ko) 2020-09-22 2021-04-02 에스케이씨 주식회사 웨이퍼의 세정방법 및 불순물이 저감된 웨이퍼

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2738394B1 (fr) * 1995-09-06 1998-06-26 Nippon Denso Co Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication
JP3471509B2 (ja) * 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
US6133587A (en) * 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
US6281521B1 (en) * 1998-07-09 2001-08-28 Cree Research Inc. Silicon carbide horizontal channel buffered gate semiconductor devices
JP4450123B2 (ja) * 1999-11-17 2010-04-14 株式会社デンソー 炭化珪素半導体装置
JP4843854B2 (ja) * 2001-03-05 2011-12-21 住友電気工業株式会社 Ｍｏｓデバイス
JP2005056868A (ja) * 2001-06-04 2005-03-03 Matsushita Electric Ind Co Ltd 炭化珪素半導体装置の製造方法
JP4110875B2 (ja) * 2002-08-09 2008-07-02 株式会社デンソー 炭化珪素半導体装置
JP2005136386A (ja) * 2003-10-09 2005-05-26 Matsushita Electric Ind Co Ltd 炭化珪素−酸化物積層体，その製造方法及び半導体装置
SE527205C2 (sv) * 2004-04-14 2006-01-17 Denso Corp Förfarande för tillverkning av halvledaranordning med kanal i halvledarsubstrat av kiselkarbid
JP4791704B2 (ja) * 2004-04-28 2011-10-12 三菱電機株式会社 逆導通型半導体素子とその製造方法
JP5017768B2 (ja) * 2004-05-31 2012-09-05 富士電機株式会社 炭化珪素半導体素子
JP4549167B2 (ja) * 2004-11-25 2010-09-22 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP4872217B2 (ja) * 2005-02-16 2012-02-08 富士電機株式会社 炭化珪素半導体素子の製造方法
JP5017823B2 (ja) * 2005-09-12 2012-09-05 富士電機株式会社 半導体素子の製造方法
JP4046140B1 (ja) * 2006-11-29 2008-02-13 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
US7851313B1 (en) * 2007-11-09 2010-12-14 Xilinx, Inc. Semiconductor device and process for improved etch control of strained silicon alloy trenches
JP5157843B2 (ja) * 2007-12-04 2013-03-06 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
US7691711B2 (en) * 2008-01-31 2010-04-06 General Electric Company Method for fabricating silicon carbide vertical MOSFET devices
JP5298691B2 (ja) * 2008-07-31 2013-09-25 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP5400405B2 (ja) * 2009-02-05 2014-01-29 株式会社東芝 半導体装置の製造方法
WO2010110253A1 (ja) * 2009-03-27 2010-09-30 住友電気工業株式会社 Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法
JP5506229B2 (ja) 2009-04-09 2014-05-28 サッポロビール株式会社 メタボリックシンドローム改善又は予防剤
KR20110137280A (ko) * 2009-04-10 2011-12-22 스미토모덴키고교가부시키가이샤 절연 게이트형 전계 효과 트랜지스터
TW201108414A (en) * 2009-04-10 2011-03-01 Sumitomo Electric Industries Insulated gate bipolar transistor
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置
US8283973B2 (en) 2009-08-19 2012-10-09 Panasonic Corporation Semiconductor element, semiconductor device, and electric power converter
JP2011119512A (ja) * 2009-12-04 2011-06-16 Denso Corp 半導体装置およびその製造方法
US20110147883A1 (en) * 2009-12-23 2011-06-23 Infineon Technologies Austria Ag Semiconductor body with a buried material layer and method
US8415671B2 (en) * 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
JP5699628B2 (ja) * 2010-07-26 2015-04-15 住友電気工業株式会社 半導体装置
US8709897B2 (en) * 2010-11-30 2014-04-29 Taiwan Semiconductor Manufacturing Company, Ltd. High performance strained source-drain structure and method of fabricating the same
JP2012209422A (ja) * 2011-03-30 2012-10-25 Sumitomo Electric Ind Ltd Ｉｇｂｔ

Also Published As

Publication number Publication date
US20120248461A1 (en) 2012-10-04
CN102859697A (zh) 2013-01-02
EP2696368A4 (en) 2014-10-15
CN102859697B (zh) 2015-09-02
TW201241993A (en) 2012-10-16
JP2012216701A (ja) 2012-11-08
CA2797024A1 (en) 2012-10-11
US9177804B2 (en) 2015-11-03
WO2012137526A1 (ja) 2012-10-11
US20140162439A1 (en) 2014-06-12
EP2696368B1 (en) 2020-11-25
KR20130141341A (ko) 2013-12-26
US8686435B2 (en) 2014-04-01
EP2696368A1 (en) 2014-02-12

Similar Documents

Publication Publication Date Title
JP5668576B2 (ja) 炭化珪素半導体装置
JP5893172B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5699628B2 (ja) 半導体装置
JP5742657B2 (ja) 炭化珪素半導体装置およびその製造方法
WO2012169224A1 (ja) 半導体装置
WO2012132509A1 (ja) Ｉｇｂｔ
JP5840308B2 (ja) 炭化珪素半導体装置およびその製造方法
JP2013062392A (ja) 炭化珪素半導体装置およびその製造方法
WO2015012009A1 (ja) 炭化珪素半導体装置およびその製造方法
WO2015015926A1 (ja) 炭化珪素半導体装置およびその製造方法
US20180366549A1 (en) Semiconductor device and method of manufacturing a semiconductor device
KR20140097130A (ko) 반도체 장치 및 그 제조 방법
JP6256075B2 (ja) 炭化珪素半導体装置
US9806167B2 (en) Method for manufacturing silicon carbide semiconductor device
JP2018206872A (ja) 半導体装置
JP2014138026A (ja) 炭化珪素半導体装置
JP6146146B2 (ja) 炭化珪素半導体装置およびその製造方法
JPWO2018096722A1 (ja) 半導体装置
JP2013172119A (ja) 炭化珪素半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131129

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140708

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140806

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140902

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141029

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20141118

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20141201

R150 Certificate of patent or registration of utility model

Ref document number: 5668576

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250