JP5764046B2 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

Info

Publication number
JP5764046B2
JP5764046B2 JP2011253614A JP2011253614A JP5764046B2 JP 5764046 B2 JP5764046 B2 JP 5764046B2 JP 2011253614 A JP2011253614 A JP 2011253614A JP 2011253614 A JP2011253614 A JP 2011253614A JP 5764046 B2 JP5764046 B2 JP 5764046B2
Authority
JP
Japan
Prior art keywords
silicon carbide
semiconductor device
manufacturing
layer
plane
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011253614A
Other languages
English (en)
Other versions
JP2013110243A (ja
Inventor
増田　健良
健良 増田
智亮 畑山
智亮 畑山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nara Institute of Science and Technology NUC
Sumitomo Electric Industries Ltd
Original Assignee
Nara Institute of Science and Technology NUC
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nara Institute of Science and Technology NUC, Sumitomo Electric Industries Ltd filed Critical Nara Institute of Science and Technology NUC
Priority to JP2011253614A priority Critical patent/JP5764046B2/ja
Priority to PCT/JP2012/075516 priority patent/WO2013077089A1/ja
Priority to EP12851007.0A priority patent/EP2784805A4/en
Priority to CN201280051730.3A priority patent/CN103890921A/zh
Priority to US13/658,583 priority patent/US8999854B2/en
Publication of JP2013110243A publication Critical patent/JP2013110243A/ja
Application granted granted Critical
Publication of JP5764046B2 publication Critical patent/JP5764046B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/931—Silicon carbide semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Description

この発明は、炭化珪素半導体装置の製造方法に関し、より特定的には、傾斜した側面を有する炭化珪素層を含む炭化珪素半導体装置の製造方法に関する。
従来、半導体装置の材料として炭化珪素（ＳｉＣ）を用いることが提案されている。たとえば、炭化珪素を用いてトレンチゲート型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を形成することが提案されている（特開２００８−２３５５４６号公報（特許文献１）参照）。
この公報では、ゲート絶縁膜の耐圧を向上させるため、ゲートトレンチの側壁をテーパ状にすることが提案されている。具体的には、開口パターンを有するエッチングマスクを用いて炭化珪素からなる半導体層を異方性エッチングにより部分的に除去した後、等方性エッチングを行うことで、半導体層に形成されるゲートトレンチの側壁をテーパ状にしている。
特開２００８−２３５５４６号公報
この公報に開示されているようにゲートトレンチの側壁（側面）の形成が等方性エッチングにより行われる場合、側面の面方位を、特定の結晶面に十分に近いものとすることが困難であった。側面の面方位を特定の結晶面に近づけることができれば、様々な利点が得られ得る。たとえば、電子の移動度が高い結晶面が選択されれば、チャネル移動度を高めることで、低いオン抵抗を有するＭＯＳＦＥＴを得ることができる。
本発明は、上記のような課題を解決するために成されたものであり、その目的は、炭化珪素半導体装置に含まれる炭化珪素層の側面の面方位を特定の結晶面により近づけることができる炭化珪素半導体装置の製造方法を提供することである。
本発明の一の局面に従う炭化珪素半導体装置の製造方法は、次の工程を有する。基板上に、主表面が設けられた炭化珪素層が形成される。炭化珪素層の主表面の一部を覆うマスクが形成される。主表面に対して傾斜した側面が炭化珪素層に設けられるように、マスクが形成された炭化珪素層の主表面に対して、塩素系ガスを用いた熱エッチングが行われる。熱エッチングを行う工程は、塩素系ガスの分圧が５０％以下である雰囲気下で行われる。
上記一の局面に従う製造方法によれば、熱エッチングが、塩素系ガスの分圧が５０％以下である雰囲気下で行われる。これにより、エッチングされる面に供給される塩素系ガスの量が抑えられる。この結果、化学的安定性が高い部分のエッチングの進行が抑えられ、化学的安定性の低い部分のエッチングが主に進行する。よってエッチングによって炭化珪素層に形成される側面の面方位を特定の結晶面により近づけることができる。
上記一の局面に従う製造方法において好ましくは、熱エッチングを行う工程は減圧雰囲気下で行われる。これにより、エッチングされる面に供給される塩素系ガスの量が抑えられる。この結果、化学的安定性が高い部分のエッチングの進行が抑えられ、化学的安定性の低い部分のエッチングが主に進行する。よってエッチングによって炭化珪素層に形成される側面の面方位を特定の結晶面により近づけることができる。
上記一の局面に従う製造方法において好ましくは、熱エッチングを行う工程は１０００℃以上で行われる。これにより、エッチングされる面が化学的に活性化されるので、この面におけるエッチングによる塩素系ガスの消費量が大きくなる。よって、エッチングされる面上に存在する、エッチング能力を有する塩素系ガスの量が抑えられる。この結果、化学的安定性が高い部分のエッチングの進行が抑えられ、化学的安定性の低い部分のエッチングが主に進行する。よってエッチングによって炭化珪素層に形成される側面の面方位を特定の結晶面により近づけることができる。
本発明の他の局面に従う炭化珪素半導体装置の製造方法は、次の工程を有する。基板上に、主表面が設けられた炭化珪素層が形成される。炭化珪素層の主表面の一部を覆うマスクが形成される。主表面に対して傾斜した側面が炭化珪素層に設けられるように、マスクが形成された炭化珪素層の主表面に対して、塩素系ガスを用いた熱エッチングが行われる。熱エッチングを行う工程は減圧雰囲気下で行われる。
上記他の局面に従う製造方法によれば、熱エッチングが、減圧雰囲気下で行われる。これにより、エッチングされる面に供給される塩素系ガスの量が抑えられる。この結果、化学的安定性が高い部分のエッチングの進行が抑えられ、化学的安定性の低い部分のエッチングが主に進行する。よってエッチングによって炭化珪素層に形成される側面の面方位を特定の結晶面により近づけることができる。
上記他の局面に従う製造方法において好ましくは、減圧雰囲気は大気圧の１／１０以下の圧力を有する。これにより、エッチングされる面に供給される塩素系ガスの量が十分に抑えられる。
上記他の局面に従う製造方法において好ましくは、熱エッチングを行う工程は、塩素系ガスの分圧が５０％以下である雰囲気下で行われる。これにより、エッチングされる面に供給される塩素系ガスの量が抑えられる。この結果、化学的安定性が高い部分のエッチングの進行が抑えられ、化学的安定性の低い部分のエッチングが主に進行する。よってエッチングによって炭化珪素層に形成される側面の面方位を特定の結晶面により近づけることができる。
上記他の局面に従う製造方法において好ましくは、熱エッチングを行う工程は１０００℃以上で行われる。これにより、エッチングされる面が化学的に活性化されるので、この面におけるエッチングによる塩素系ガスの消費量が大きくなる。よって、エッチングされる面上に存在する、エッチング能力を有する塩素系ガスの量が抑えられる。この結果、化学的安定性が高い部分のエッチングの進行が抑えられ、化学的安定性の低い部分のエッチングが主に進行する。よってエッチングによって炭化珪素層に形成される側面の面方位を特定の結晶面により近づけることができる。
本発明のさらに他の局面に従う炭化珪素半導体装置の製造方法は、次の工程を有する。基板上に、主表面が設けられた炭化珪素層が形成される。炭化珪素層の主表面の一部を覆うマスクが形成される。主表面に対して傾斜した側面が炭化珪素層に設けられるように、マスクが形成された炭化珪素層の主表面に対して、塩素系ガスを用いた熱エッチングが行われる。熱エッチングを行う工程は１０００℃以上で行われる。
上記さらに他の局面に従う製造方法によれば、熱エッチングが１０００℃以上で行われる。これにより、エッチングされる面が化学的に活性化されるので、この面におけるエッチングによる塩素系ガスの消費量が大きくなる。よって、エッチングされる面上に存在する、エッチング能力を有する塩素系ガスの量が抑えられる。この結果、化学的安定性が高い部分のエッチングの進行が抑えられ、化学的安定性の低い部分のエッチングが主に進行する。よってエッチングによって炭化珪素層に形成される側面の面方位を特定の結晶面により近づけることができる。
上記さらに他の局面に従う製造方法において好ましくは、熱エッチングを行う工程は、塩素系ガスの分圧が５０％以下である雰囲気下で行われる。これにより、エッチングされる面に供給される塩素系ガスの量がより抑えられる。この結果、化学的安定性が高い部分のエッチングの進行が抑えられ、化学的安定性の低い部分のエッチングが主に進行する。よってエッチングによって炭化珪素層に形成される側面の面方位を特定の結晶面により近づけることができる。
上記さらに他の局面に従う製造方法において好ましくは、熱エッチングを行う工程は、減圧雰囲気下で行われる。これにより、エッチングされる面に供給される塩素系ガスの量が抑えられる。この結果、化学的安定性が高い部分のエッチングの進行が抑えられ、化学的安定性の低い部分のエッチングが主に進行する。よってエッチングによって炭化珪素層に形成される側面の面方位を特定の結晶面により近づけることができる。
好ましくは、炭化珪素半導体装置の製造方法は、次の工程をさらに有する。炭化珪素層の側面上にゲート絶縁膜が形成される。次にゲート絶縁膜を介して炭化珪素層の側面に対向するゲート電極が形成される。これにより、特定の結晶面により近い面方位を有する側面を、ゲート電極によって制御されるチャネル面として用いることができる。よってチャネル移動度のばらつきを抑えることができる。また上記特定の結晶面がチャネル移動度の高いものとされることで、安定的に高いチャネル移動度が得られる。
好ましくは、炭化珪素半導体装置は、炭化珪素層の主表面と基板との間において炭化珪素層の厚さ方向に沿った電流経路を有するダイオードである。この場合、上記側面は、ダイオードの両端に対応する主表面側および基板側の間に位置する。よって、炭化珪素層の表面を経路とするリーク電流は、側面上を通る。側面が、上述したようにより特定の結晶面に近い面方位を有するものとされることで、側面上における電流の流れやすさを安定的に抑えることができる。これによりダイオードのリーク電流を安定的に低い値に抑えることができる。また上記特定の結晶面が界面準位密度の低いものとされることで、安定的にリーク電流を抑えることができる。
上述したように、本発明によれば、炭化珪素半導体装置に含まれる炭化珪素層の側面の面方位を特定の結晶面により近づけることができる。
本発明の実施の形態１における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１の炭化珪素半導体装置が有する炭化珪素層の構成を概略的に示す部分平面図である。 図１の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分平面図である。 図１の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分平面図である。 図１の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分斜視図である。 図１の炭化珪素半導体装置の製造方法の第７工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第８工程を概略的に示す部分断面図である。 図１の炭化珪素半導体装置の製造方法の第９工程を概略的に示す部分断面図である。 マスクの回転ずれについて説明するための平面図である。 比較例における炭化珪素層の側面の形状を概略的に示す部分平面図である。 本実施の形態における炭化珪素層の側面の形状を概略的に示す部分平面図である。 比較例における炭化珪素層の顕微鏡写真である。 実施例における炭化珪素層の顕微鏡写真である。 図１の変形例を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図２１の変形例を概略的に示す部分断面図である。 炭化珪素層の側面の一例を概略的に示す部分断面図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
（実施の形態１）
図１および図２に示すように、本実施の形態の炭化珪素半導体装置は、トレンチゲートを有する縦型のＭＯＳＦＥＴ１０１である。ＭＯＳＦＥＴ１０１は、ｎ型の導電型を有する基板１と、基板１の主表面ＭＳ上にエピタキシャルに形成された炭化珪素層１９とを有する。炭化珪素層１９は、ｎ型の導電型を有する耐圧保持層２と、ｐ型ボディ層３と、ｎ型ソースコンタクト層４と、ｐ型の導電型を有するコンタクト領域５とを含む。
基板１は、六方晶系および立方晶系のいずれかの単結晶構造を有する炭化珪素から作られている。また基板１には、基準面から５度以内のオフ角を有する主表面ＭＳが設けられている。基準面は、六方晶系の場合は｛０００−１｝面であり、より好ましくは（０００−１）面である。また基準面は立方晶系の場合は｛１１１｝面である。好ましくは、オフ角は０．５度以上である。
炭化珪素層１９は、基板１の主表面ＭＳと実質的に平行な主表面ＴＳを有する。トレンチ６は側面ＳＳを有する。トレンチ６は、開口に向かって広がるようなテーパ形状を有し、よって主表面ＴＳに対して側面ＳＳは傾いている。側面ＳＳのうちｐ型ボディ層３によって形成されている部分は、ＭＯＳＦＥＴ１０１のチャネル面を構成している。側面ＳＳは特定の結晶面を有する。具体的には、側面ＳＳは、六方晶系の場合は実質的に{０−３３−８}面および｛０１−１−４｝面のいずれか一方を含み、立方晶系の場合は実質的に｛１００｝面を含む。
なおトレンチ６の存在は、逆の見方をすれば、主表面ＴＳを頂面とするメサ構造の存在に対応している。好ましくはこの頂面の形状は、六方晶の場合、図２に示すように六角形であり、立方晶の場合、長方形または正方形である。
また半導体装置は、ゲート絶縁膜８と、ゲート電極９と、層間絶縁膜１０と、ソース電極１２と、ソース配線電極１３と、ドレイン電極１４と、裏面保護電極１５とを有する。
次に半導体装置の詳細について説明する。耐圧保持層２は、基板１の一方の主表面上に形成されている。耐圧保持層２上にはｐ型ボディ層３が形成されている。ｐ型ボディ層３上には、ｎ型ソースコンタクト層４が形成されている。このｎ型ソースコンタクト層４に取囲まれるように、ｐ型のコンタクト領域５が形成されている。ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２を部分的に除去することにより、トレンチ６により囲まれたメサ構造が形成されている。
トレンチ６の側面ＳＳおよび底面上にはゲート絶縁膜８が形成されている。このゲート絶縁膜８はｎ型ソースコンタクト層４の上部表面上にまで延在している。このゲート絶縁膜８上であって、トレンチ６の内部を充填するように（つまり隣接するメサ構造の間の空間を充填するように）ゲート電極９が形成されている。ゲート電極９の上部表面は、ゲート絶縁膜８においてｎ型ソースコンタクト層４の上部表面上に位置する部分の上面とほぼ同じ高さになっている。
ゲート絶縁膜８のうちｎ型ソースコンタクト層４の上部表面上にまで延在する部分とゲート電極９とを覆うように層間絶縁膜１０が形成されている。層間絶縁膜１０とゲート絶縁膜８の一部とを除去することにより、ｎ型ソースコンタクト層４の一部とｐ型のコンタクト領域５とを露出するように開口部１１が形成されている。この開口部１１の内部を充填するとともに、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部と接触するようにソース電極１２が形成されている。ソース電極１２の上部表面と接触するとともに、層間絶縁膜１０の上部表面上に延在するようにソース配線電極１３が形成されている。また、基板１において耐圧保持層２が形成された主表面とは反対側の裏面上には、ドレイン電極１４が形成されている。このドレイン電極１４はオーミック電極である。このドレイン電極１４において、基板１と対向する面とは反対側の面上に裏面保護電極１５が形成されている。
トレンチ６の側面ＳＳ（メサ構造の側壁）は、炭化珪素層１９の結晶構造が六方晶の場合には実質的に{０−３３−８}面となっている。具体的には、側面ＳＳを構成する結晶面について、＜１−１００＞方向における｛０−３３−８｝面に対するオフ角が−３°以上３°以下の面、より好ましくは−１°以上１°以下の面となっている。このような側面ＳＳは、安定な結晶面であるため、チャネル面として利用された場合、他の結晶面（たとえば（０００１）面）が利用された場合に比して、高いチャネル移動度が得られるとともに、リーク電流が低減され、また高い耐圧が得られる。
次にＭＯＳＦＥＴ１０１の製造方法について説明する。
まず炭化珪素から作られた基板１（図３）が準備される。基板１の主表面ＭＳは、六方晶系の場合はほぼ｛０００−１｝面であり、立方晶系の場合はほぼ｛１１１｝面である。
図３に示すように、基板１上に、主表面ＴＳが設けられた炭化珪素層１９が形成される。具体的には、基板１の主表面ＭＳ上におけるエピタキシャル成長によって、導電型がｎ型である炭化珪素層１９が形成される。このエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ（Chemical Vapor Deposition）法により実施することができる。また、このとき炭化珪素層１９にｎ型を付与するための不純物としてたとえば窒素（Ｎ）やリン（Ｐ）を導入することが好ましい。不純物の濃度は、たとえば５×１０15ｃｍ-3以上５×１０16ｃｍ-3以下とすることができる。
図４に示すように、炭化珪素層１９から、耐圧保持層２、ｐ型ボディ層３およびｎ型ソースコンタクト層４が形成される。具体的には、炭化珪素層１９の上部表面層にイオン注入を行なうことにより、ｐ型ボディ層３およびｎ型ソースコンタクト層４が形成され、イオン注入がなされなかった部分が耐圧保持層２となる。ｐ型ボディ層３を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）などのｐ型を付与するための不純物イオンが注入される。このとき、注入するイオンの加速エネルギーを調整することによりｐ型ボディ層３が形成される領域の深さを調整することができる。またｎ型を付与するための不純物イオンを、ｐ型ボディ層３が形成された耐圧保持層２へイオン注入することにより、ｎ型ソースコンタクト層４が形成される。ｎ型を付与するための不純物としては、たとえばリン（Ｐ）などを用いることができる。
図５および図６に示すように、炭化珪素層１９の主表面ＴＳの一部を覆うマスク１７が形成される。マスク１７として、たとえばシリコン酸化膜などの絶縁膜を用いることができる。マスク１７の形成方法としては、たとえば以下のような工程を用いることができる。すなわち、ｎ型ソースコンタクト層４の上部表面上に、ＣＶＤ法などを用いてシリコン酸化膜を形成する。そして、このシリコン酸化膜上にフォトリソグラフィ法を用いて所定の開口パターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、シリコン酸化膜をエッチングにより除去する。その後レジスト膜を除去する。この結果、開口パターンを有するマスク１７が形成される。
図７に示すように、基板１の主表面ＴＳに対してほぼ垂直な側面を有する凹部１６が形成される。具体的には、マスク１７を用いて、ｎ型ソースコンタクト層４、ｐ型ボディ層３および耐圧保持層２の一部がエッチングされる。エッチングとしてはたとえば反応性イオンエッチング（ＲＩＥ）またはイオンミリングを用いることができる。ＲＩＥとしては特に誘導結合プラズマ（ＩＣＰ）ＲＩＥを用いることができる。具体的には、たとえば反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥを用いることができる。
図８および図９に示すように、主表面ＴＳに対して傾斜した側面ＳＳが炭化珪素層１９に設けられるように、トレンチ６が形成される。具体的には、マスク１７が形成された炭化珪素層１９の主表面ＴＳに対して、熱エッチングが行われる。ここで熱エッチングとは、加熱されたエッチング対象へ反応性ガスを含むプロセスガス供給することによって生じる化学反応を用いて行われるエッチングである。本実施の形態においては、反応性ガスとして塩素系ガスが用いられ、好ましくは塩素ガスが用いられる。また熱エッチングは、好ましくは、塩素系ガスの分圧が５０％以下である雰囲気下で行われる。また熱エッチングは、好ましくは、減圧雰囲気下で行われ、より好ましくは、減圧雰囲気は大気圧の１／１０以下の圧力を有する。また熱エッチングは、好ましくは、炭化珪素層１９が設けられた基板１の温度（熱処理温度）を１０００℃以上とする条件で行われる。
次に熱エッチングの詳細の一例について、以下に説明する。
プロセスガスとしては、酸素ガスと塩素ガスとの混合ガスを反応ガスとして用い、熱処理温度をたとえば７００℃以上１２００℃以下としたエッチングを行なう。熱処理温度は、好ましくは７００℃以上１２００℃以下である。１２００℃以下の場合、熱処理のための装置に石英部材を用いることができる。温度の上限は、より好ましくは１１００℃、さらに好ましくは１０００℃である。温度の下限は、より好ましくは８００℃、さらに好ましくは９００℃である。この場合、上記{０−３３−８}面、{０１−１−４}面または{１００}面を含む面を形成する熱エッチング工程でのエッチング速度を十分実用的な値とすることができるので、当該工程の処理時間を十分短くすることができる。
ここで、上記熱エッチング工程の条件については、ＳｉＣ＋ｍＯ２＋ｎＣｌ２→ＳｉＣｌｘ＋ＣＯｙ（ただし、ｍ、ｎ、ｘ、ｙは正の数）と表される反応式において、０．５≦ｘ≦２．０、１．０≦ｙ≦２．０というｘおよびｙの条件が満たされる場合に主な反応が進み、ｘ＝４、ｙ＝２という条件の場合が最も反応(熱エッチング）が進む。ただし上記ｍおよびｎは、実際に反応している酸素ガスおよび塩素ガスの量を表しており、プロセスガスとして供給される量とは異なる。本発明者らは、この熱エッチングにおいて供給される塩素の流量に対する酸素の流量の比率が０．１以上２．０以下となることが好ましく、より好ましくはこの比率の下限は０．２５である。この場合、上記{０−３３−８}面、{０１−１−４}面または{１００}面を含む面を確実に形成することができる。
なお、反応ガスは、上述した塩素ガスと酸素ガスとに加えて、キャリアガスを含んでいてもよい。キャリアガスとしては、たとえば窒素（Ｎ２）ガス、アルゴンガス、ヘリウムガスなどを用いることができる。そして、上述のように熱処理温度を７００℃以上１０００℃以下とした場合、ＳｉＣのエッチング速度はたとえば７０μｍ／ｈｒ程度になる。また、この場合にマスク１７として酸化珪素（ＳｉＯ２）を用いると、ＳｉＯ２に対するＳｉＣの選択比を極めて大きくすることができるので、ＳｉＣのエッチング中にＳｉＯ2からなるマスク１７は実質的にエッチングされない。
なお六方晶系の場合、側面ＳＳにおいて露出する結晶面は実質的に{０−３３−８}面となってもよい。つまり、上述した条件のエッチングにおいては、エッチング速度の最も遅い結晶面である{０−３３−８}面がトレンチ６の側面ＳＳとして自己形成される。この結果、図９に示すような構造を得る。なお側面ＳＳを構成する結晶面は{０１−１−４}面となってもよい。また立方晶系である場合には、側面ＳＳを構成する結晶面は{１００}面であってもよい。
次にマスク１７（図８および図９）がエッチングなど任意の方法により除去される。
図１０および図１１に示すように、コンタクト領域５および電界緩和領域７が形成される。具体的には、まず、トレンチ６の内部からｎ型ソースコンタクト層４の上部表面上にまで延在するように、所定のパターンを有するレジスト膜（図示せず）が、フォトリソグラフィ法を用いて形成される。レジスト膜としては、トレンチ６の底部およびｎ型ソースコンタクト層４の上部表面の一部に開口パターンが形成されているものを用いる。そして、このレジスト膜をマスクとして用いて、ｐ型を付与するための不純物イオンを注入することにより、トレンチ６の底部に電界緩和領域７が形成され、またｎ型ソースコンタクト層４の一部領域にｐ型のコンタクト領域５が形成される。その後レジスト膜が除去される。
なお図１１から分かるように、トレンチ６の平面形状は、単位胞（１つのメサ構造を取り囲む環状のトレンチ６）の平面形状が六角形状である網目形状となっている。また、ｐ型のコンタクト領域５は、図１１に示すようにメサ構造の上部表面におけるほぼ中央部に配置されている。また、ｐ型のコンタクト領域５の平面形状は、メサ構造の上部表面の外周形状と同じであって、六角形状となっている。
次に、上述したイオン注入により注入された不純物を活性化するための活性化アニール工程を実施する。この活性化アニール工程においては、炭化珪素からなるエピタキシャル層の表面上（たとえばメサ構造の側壁上）に特にキャップ層を形成することなくアニール処理を実施する。ここで、発明者らは、上述した{０−３３−８}面については、キャップ層などの保護膜を表面に形成することなく活性化アニール処理を行なっても表面性状が劣化することがなく、十分な表面平滑性を維持できることを見出した。このため、従来必要と考えられていた活性化アニール処理前の保護膜（キャップ層）の形成工程を省略して、直接活性化アニール工程を実施している。なお、上述したキャップ層を形成したうえで活性化アニール工程を実施してもよい。また、たとえばｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上のみにキャップ層を設けた構成として、活性化アニール処理を実施してもよい。
図１２に示すように、炭化珪素層１９の側面ＳＳ上にゲート絶縁膜８が形成される。具体的には、トレンチ６の内部からｎ型ソースコンタクト層４およびｐ型のコンタクト領域５の上部表面上にまで延在するようにゲート絶縁膜８が形成される。ゲート絶縁膜８としては、たとえば炭化珪素層１９を熱酸化することにより得られる酸化膜（酸化珪素膜）を用いることができる。
図１３に示すように、ゲート絶縁膜８を介して炭化珪素層１９の側面ＳＳに対向するゲート電極９が形成される。具体的には、トレンチ６の内部を充填するように、ゲート絶縁膜８上にゲート電極９が形成される。ゲート電極９の形成方法としては、たとえば以下のような方法を用いることができる。まず、ゲート絶縁膜８上において、トレンチ６の内部およびｐ型のコンタクト領域５上の領域にまで延在するゲート電極となるべき導電体膜が、スパッタリング法などを用いて形成される。導電体膜の材料としては導電性を有する材料であれば金属など任意の材料を用いることができる。その後、エッチバックあるいはＣＭＰ（Chemical Mechanical Polishing）法など任意の方法を用いて、トレンチ６の内部以外の領域に形成された導電体膜の部分が除去される。この結果、トレンチ６の内部を充填するような導電体膜が残存し、当該導電体膜によりゲート電極９が構成される。
図１４を参照して、ゲート電極９の上部表面、およびｐ型のコンタクト領域５上において露出しているゲート絶縁膜８の上部表面上を覆うように層間絶縁膜１０が形成される。層間絶縁膜１０としては、絶縁性を有する材料であれば任意の材料を用いることができる。そして、層間絶縁膜１０上に、パターンを有するレジスト膜（図示せず）が、フォトリソグラフィ法を用いて形成される。当該レジスト膜にはｐ型のコンタクト領域５上に位置する領域に開口パターンが形成される。そして、このレジスト膜をマスクとして用いて、エッチングにより層間絶縁膜１０およびゲート絶縁膜８が部分的にエッチングにより除去される。この結果、層間絶縁膜１０およびゲート絶縁膜８には開口部１１（図１４参照）が形成される。この開口部１１の底部においては、ｐ型のコンタクト領域５およびｎ型ソースコンタクト層４の一部が露出した状態となる。
その後、開口部１１の内部を充填するとともに、上述したレジスト膜の上部表面上を覆うように導電体膜が形成される。その後、薬液などを用いてレジスト膜を除去することにより、レジスト膜上に形成されていた導電体膜の部分も同時に除去する（リストオフ）。この結果、開口部１１の内部に充填された導電体膜によりソース電極１２を形成できる。このソース電極１２はｐ型のコンタクト領域５およびｎ型ソースコンタクト層４とオーミック接触したオーミック電極である。
また、基板１の裏面側（耐圧保持層２が形成された主表面と反対側の表面側）に、ドレイン電極１４が形成される。ドレイン電極１４としては、基板１とオーミック接触が可能な材料であれば任意の材料を用いることができる。
再び図１を参照して、ソース電極１２の上部表面に接触するとともに、層間絶縁膜１０の上部表面上に延在するソース配線電極１３と、ドレイン電極１４の表面に形成された裏面保護電極１５とがスパッタリング法などの任意の方法を用いて形成される。この結果、ＭＯＳＦＥＴ１０１が得られる。
本実施の形態によれば、熱エッチングが、塩素系ガスの分圧が５０％以下である雰囲気下で行われる。これにより、エッチングされる面に供給される塩素系ガスの量が抑えられる。この結果、化学的安定性が高い部分のエッチングの進行が抑えられ、化学的安定性の低い部分のエッチングが主に進行する。よってエッチングによって炭化珪素層１９に形成される側面ＳＳの面方位を特定の結晶面により近づけることができる。
また熱エッチングが、減圧雰囲気下で行われる。これにより、エッチングされる面に供給される塩素系ガスの量が抑えられる。この結果、化学的安定性が高い部分のエッチングの進行が抑えられ、化学的安定性の低い部分のエッチングが主に進行する。よってエッチングによって炭化珪素層１９に形成される側面ＳＳの面方位を特定の結晶面により近づけることができる。好ましくは、減圧雰囲気は大気圧の１／１０以下の圧力を有する。これにより、エッチングされる面に供給される塩素系ガスの量が十分に抑えられる。
また熱エッチングが１０００℃以上で行われる。これにより、エッチングされる面が化学的に活性化されるので、この面におけるエッチングによる塩素系ガスの消費量が大きくなる。よって、エッチングされる面上に存在する、エッチング能力を有する塩素系ガスの量が抑えられる。この結果、化学的安定性が高い部分のエッチングの進行が抑えられ、化学的安定性の低い部分のエッチングが主に進行する。よってエッチングによって炭化珪素層１９に形成される側面ＳＳの面方位を特定の結晶面により近づけることができる。
また炭化珪素層１９の側面ＳＳ上にゲート絶縁膜８が形成され、ゲート絶縁膜８を介して炭化珪素層１９の側面ＳＳに対向するゲート電極９が形成される。これにより、特定の結晶面により近い面方位を有する側面ＳＳを、ゲート電極９によって制御されるチャネル面として用いることができる。よってチャネル移動度のばらつきを抑えることができる。また上記特定の結晶面がチャネル移動度の高いものとされることで、安定的に高いチャネル移動度が得られる。
次に、図１５を参照して、マスク１７（図５）の回転ずれが生じた場合について説明する。炭化珪素層１９（図６）が六方晶の場合にマスク１７の形状は好適には六角形とされる。この六角形の配置が、理想的な配置１７ｉからずれた配置１７ｒに、図中矢印に示すようにずれることがある。この場合、本実施の形態の熱エッチングの条件が用いられれば、特定の結晶面が自己形成される傾向が高いことにより、ある程度のずれがあっても所望の側面ＳＳが得られる。
次に側面ＳＳの形状について説明する。化学的安定性の低い部分だけでなく化学的安定性の高い部分までもエッチングが顕著に進行するような、不適切な熱エッチング条件が用いられた場合（比較例の場合）、図１６に示すように、平面視において直線性に乏しい側面ＳＳｚが形成されやすい。これに対して本実施の形態によれば、特定の結晶面が自己形成されることで、図１７に示すように、平面視において直線性が高い側面ＳＳを形成することができる。図１８および図１９のそれぞれに、比較例および実施例における炭化珪素層の顕微鏡写真を示す。
なおＭＯＳＦＥＴ１０１のトレンチ６は平坦な底面を有するが、ＭＯＳＦＥＴ１０１ｖのトレンチ６Ｖ（図２０）のように、Ｖ字状のトレンチが設けられてもよい。この場合、ＭＯＳＦＥＴをより集積化することが可能である。
（実施の形態２）
図２１に示すように、本実施の形態の炭化珪素半導体装置としての、ＰｉＮダイオード１０２は、基板１と、ｎ-エピタキシャル層４２およびｐ+半導体層４３を有する炭化珪素層とを有する。基板１はｎ型の導電型を有する。ｎ-エピタキシャル層４２は、ｎ型の導電型を有し、基板１の導電型不純物の濃度よりも低い不純物濃度を有する。ｐ+半導体層４３は、ｎ-エピタキシャル層４２上に設けられている。上記炭化珪素層には、頂面としての主表面ＴＳと、側面ＳＳとを有するメサ構造４４が形成されている。炭化珪素層は、このメサ構造４４を取り囲むように、ｎ-エピタキシャル層４２からなる表面を有し、この表面上には、ガードリング４５が設けられている。ガードリング４５は、ｐ型の導電型を有する。
側面ＳＳは、特定の結晶面（たとえば{０３−３−８}面）により構成されている。つまり、メサ構造４４は、上述した特定の結晶面（{０３−３−８}面）と等価な６つの面を有する。
ＰｉＮダイオード１０２は、炭化珪素層の主表面ＴＳと基板１との間において炭化珪素層の厚さ方向（図中、縦方向）に沿った電流経路を有する。この場合、側面ＳＳは、ＰｉＮダイオード１０２の両端に対応する主表面ＴＳ側および基板１側の間に位置する。よって、炭化珪素層の表面を経路とするリーク電流は、側面ＳＳ上を通る。側面ＳＳが、上述したようにより特定の結晶面に近い面方位を有するものとされることで、側面ＳＳ上における電流の流れやすさを安定的に抑えることができる。これによりダイオード１０２のリーク電流を安定的に低い値に抑えることができる。また上記特定の結晶面が界面準位密度の低いものとされることで、安定的にリーク電流を抑えることができる。
次に、ＰｉＮダイオード１０２の製造方法について説明する。基板１が準備される。基板１としてはたとえば結晶型が六方晶の炭化珪素からなる基板が用いられ得る。この基板１の主表面上にエピタキシャル成長法を用いてｎ-エピタキシャル層４２が形成される。このｎ-エピタキシャル層４２の表側に、ｐ型を付与するための不純物イオンが注入されることにより、ｐ+半導体層４３となるべきｐ型の半導体層が形成される。
その後、メサ構造４４となるべき領域に、シリコン酸化膜からなる島状のマスクパターンが形成される。このマスクパターンの平面形状はたとえば六角形状としてもよいが、他の任意の形状（たとえば丸や四角など）としてもよい。そして、このマスクパターンが形成された状態で、ｐ+半導体層４３およびｎ-エピタキシャル層４２が部分的にエッチングにより除去される。この結果、マスクパターンの下にメサ構造４４となるべき凸部が形成された状態となる（実施の形態１の図７に対応）。
次に実施の形態１と同様の熱エッチングにより、凸部の側面をエッチングすることで、側面ＳＳが形成される。その後、マスクパターンが除去される。次にイオン注入によってガードリング４５が形成される。次に、活性化アニール処理が行なわれる。活性化アニール処理においては、少なくとも側面ＳＳを覆うようなキャップ層を形成することなく加熱処理が行われてもよい。
以上によりＰｉＮダイオード１０２が得られる。
なお図２２に示すように、ＪＴＥ（Junction Termination Extension）領域４６が設けられたＰｉＮダイオード１０２ｖが用いられてもよい。ＪＴＥ領域４６はｐ型の導電型を有し、ｐ+半導体層４３につながるようにｎ-エピタキシャル層４２上に配置されている。
なお、本明細書において、側面ＳＳが{０３−３−８}面、{０１−１−４}面および{１００}面のいずれかを含む、という場合には、側面ＳＳを構成する結晶面が複数存在し、それらの複数の結晶面が{０３−３−８}面、{０１−１−４}面および{１００}面のいずれかを含む場合を含んでいる。以下、側面ＳＳが{０３−３−８}面と他の面とを含む場合を例にして具体的に説明する。
図２３に示すように、側面ＳＳは、微視的には、たとえばトレンチ６の側面において、面方位{０−３３−８}を有する面５６ａと、面５６ａにつながりかつ面５６ａの面方位と異なる面方位を有する面５６ｂとが交互に設けられることによって構成された、化学的に安定な面であってもよい。ここで「微視的」とは、原子間隔の２倍程度の寸法を少なくとも考慮する程度に詳細に、ということを意味する。好ましくは面５６ｂは面方位{０−１１−１}を有する。また、図２３における面５６ｂの長さ（幅）は、たとえばＳｉ原子（またはＣ原子）の原子間隔の２倍であってもよい。
なお上記においては、ＭＯＳＦＥＴおよびＰｉＮダイオードについて特に詳しく説明したが、炭化珪素半導体装置はこれらに限定されるものではなく、たとえばＩＧＢＴ（Insulated Gate Bipolar Transistor)であってもよい。また上述した構成におけるｐ型とｎ型とが入れ替えられた構成が用いられてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の特許請求の範囲は上記した説明ではなくて請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 基板、２ 耐圧保持層、３ ｐ型ボディ層、４ ｎ型ソースコンタクト層、５ コンタクト領域、６，６Ｖ トレンチ、７ 電界緩和領域、８ ゲート絶縁膜、９ ゲート電極、１０ 層間絶縁膜、１１ 開口部、１２ ソース電極、１３ ソース配線電極、１４ ドレイン電極、１５ 裏面保護電極、１７ マスク、１９ 炭化珪素層、４２ ｎ-エピタキシャル層、４３ ｐ+半導体層、４４ メサ構造、１０１ ＭＯＳＦＥＴ（炭化珪素半導体装置）、１０２ ＰｉＮダイオード。

Claims (12)

  1. 炭化珪素半導体装置の製造方法であって、
    基板上に、主表面が設けられた炭化珪素層を形成する工程と、
    前記炭化珪素層の前記主表面の一部を覆うマスクを形成する工程と、
    前記主表面に対して傾斜した側面が前記炭化珪素層に設けられるように、前記マスクが形成された前記炭化珪素層の前記主表面に対して、塩素系ガスを用いた熱エッチングを行う工程とを備え、
    前記熱エッチングを行う工程は、前記側面が{０−３３−８}面、{０１−１−４}面または{１００}面のいずれかを含む面となるように、前記塩素系ガスの分圧が５０％以下である雰囲気下で行われる、炭化珪素半導体装置の製造方法。
  2. 前記熱エッチングを行う工程は、減圧雰囲気下で行われる、請求項１に記載の炭化珪素半導体装置の製造方法。
  3. 前記熱エッチングを行う工程は１０００℃以上で行われる、請求項１または請求項２に記載の炭化珪素半導体装置の製造方法。
  4. 炭化珪素半導体装置の製造方法であって、
    基板上に、主表面が設けられた炭化珪素層を形成する工程と、
    前記炭化珪素層の前記主表面の一部を覆うマスクを形成する工程と、
    前記主表面に対して傾斜した側面が前記炭化珪素層に設けられるように、前記マスクが形成された前記炭化珪素層の前記主表面に対して、塩素系ガスを用いた熱エッチングを行う工程とを備え、
    前記熱エッチングを行う工程は、前記側面が{０−３３−８}面、{０１−１−４}面または{１００}面のいずれかを含む面となるように、減圧雰囲気下で行われる、炭化珪素半導体装置の製造方法。
  5. 前記減圧雰囲気は大気圧の１／１０以下の圧力を有する、請求項４に記載の炭化珪素半導体装置の製造方法。
  6. 前記熱エッチングを行う工程は、前記塩素系ガスの分圧が５０％以下である雰囲気下で行われる、請求項４または請求項５に記載の炭化珪素半導体装置の製造方法。
  7. 前記熱エッチングを行う工程は１０００℃以上で行われる、請求項４〜請求項６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  8. 炭化珪素半導体装置の製造方法であって、
    基板上に、主表面が設けられた炭化珪素層を形成する工程と、
    前記炭化珪素層の前記主表面の一部を覆うマスクを形成する工程と、
    前記主表面に対して傾斜した側面が前記炭化珪素層に設けられるように、前記マスクが形成された前記炭化珪素層の前記主表面に対して、塩素系ガスを用いた熱エッチングを行う工程とを備え、
    前記熱エッチングを行う工程は、前記側面が{０−３３−８}面、{０１−１−４}面または{１００}面のいずれかを含む面となるように、１０００℃以上で行われる、炭化珪素半導体装置の製造方法。
  9. 前記熱エッチングを行う工程は、前記塩素系ガスの分圧が５０％以下である雰囲気下で行われる、請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 前記熱エッチングを行う工程は、減圧雰囲気下で行われる、請求項８または請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 前記炭化珪素層の前記側面上にゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を介して前記炭化珪素層の前記側面に対向するゲート電極を形成する工程とをさらに備える、請求項１〜請求項１０のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  12. 前記炭化珪素半導体装置は、前記炭化珪素層の前記主表面と前記基板との間において前記炭化珪素層の厚さ方向に沿った電流経路を有するダイオードである、請求項１〜請求項１０のいずれか１項に記載の炭化珪素半導体装置の製造方法。
JP2011253614A 2011-11-21 2011-11-21 炭化珪素半導体装置の製造方法 Active JP5764046B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2011253614A JP5764046B2 (ja) 2011-11-21 2011-11-21 炭化珪素半導体装置の製造方法
PCT/JP2012/075516 WO2013077089A1 (ja) 2011-11-21 2012-10-02 炭化珪素半導体装置の製造方法
EP12851007.0A EP2784805A4 (en) 2011-11-21 2012-10-02 METHOD OF MANUFACTURING A SILICON CARBIDE SEMICONDUCTOR ELEMENT
CN201280051730.3A CN103890921A (zh) 2011-11-21 2012-10-02 制造碳化硅半导体器件的方法
US13/658,583 US8999854B2 (en) 2011-11-21 2012-10-23 Method for manufacturing silicon carbide semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011253614A JP5764046B2 (ja) 2011-11-21 2011-11-21 炭化珪素半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2013110243A JP2013110243A (ja) 2013-06-06
JP5764046B2 true JP5764046B2 (ja) 2015-08-12

Family

ID=48427348

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011253614A Active JP5764046B2 (ja) 2011-11-21 2011-11-21 炭化珪素半導体装置の製造方法

Country Status (5)

Country Link
US (1) US8999854B2 (ja)
EP (1) EP2784805A4 (ja)
JP (1) JP5764046B2 (ja)
CN (1) CN103890921A (ja)
WO (1) WO2013077089A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103493208B (zh) * 2011-04-19 2017-03-22 日产自动车株式会社 半导体装置及其制造方法
WO2013031172A1 (ja) 2011-08-26 2013-03-07 国立大学法人奈良先端科学技術大学院大学 ＳｉＣ半導体素子およびその製造方法
JP5954140B2 (ja) * 2012-11-29 2016-07-20 住友電気工業株式会社 炭化珪素半導体装置
JP2015053428A (ja) * 2013-09-09 2015-03-19 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2015060859A (ja) * 2013-09-17 2015-03-30 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2015076592A (ja) * 2013-10-11 2015-04-20 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
WO2017073264A1 (ja) * 2015-10-30 2017-05-04 三菱電機株式会社 炭化珪素半導体装置
JP7166053B2 (ja) * 2017-12-21 2022-11-07 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7230477B2 (ja) * 2018-12-12 2023-03-01 株式会社デンソー トレンチゲート型のスイッチング素子の製造方法
KR20230002694A (ko) * 2020-05-14 2023-01-05 엔.티.티. 어드밴스 테크놀로지 가부시키가이샤 표준시료 및 그 제작방법
US11677023B2 (en) * 2021-05-04 2023-06-13 Infineon Technologies Austria Ag Semiconductor device

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3471473B2 (ja) 1994-04-06 2003-12-02 株式会社デンソー 半導体装置及びその製造方法
JP3531291B2 (ja) 1994-06-23 2004-05-24 株式会社デンソー 炭化珪素半導体装置の製造方法
JP3419163B2 (ja) 1995-09-06 2003-06-23 株式会社デンソー 炭化珪素半導体装置の製造方法
DE19636302C2 (de) 1995-09-06 1998-08-20 Denso Corp Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung
US6133587A (en) 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
JP3471509B2 (ja) 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
US5882786A (en) 1996-11-15 1999-03-16 C3, Inc. Gemstones formed of silicon carbide with diamond coating
JPH11251592A (ja) 1998-01-05 1999-09-07 Denso Corp 炭化珪素半導体装置
JP2000021849A (ja) * 1998-07-06 2000-01-21 Shin Etsu Handotai Co Ltd ドライエッチング方法
JP4457432B2 (ja) 1999-06-17 2010-04-28 株式会社デンソー 種結晶とそれを用いた炭化珪素単結晶の製造方法、炭化珪素単結晶体および単結晶製造装置
EP1215730B9 (en) 1999-09-07 2007-08-01 Sixon Inc. SiC WAFER, SiC SEMICONDUCTOR DEVICE AND PRODUCTION METHOD OF SiC WAFER
ATE341836T1 (de) 2000-05-31 2006-10-15 Matsushita Electric Ind Co Ltd Misfet
US20020177321A1 (en) 2001-03-30 2002-11-28 Li Si Yi Plasma etching of silicon carbide
JP2005056868A (ja) 2001-06-04 2005-03-03 Matsushita Electric Ind Co Ltd 炭化珪素半導体装置の製造方法
US20030012925A1 (en) 2001-07-16 2003-01-16 Motorola, Inc. Process for fabricating semiconductor structures and devices utilizing the formation of a compliant substrate for materials used to form the same and including an etch stop layer used for back side processing
JP2003133434A (ja) 2001-10-23 2003-05-09 Mitsubishi Electric Corp 半導体集積回路
JP2003218350A (ja) 2002-01-22 2003-07-31 Hitachi Ltd 半導体装置及びその製造方法
US20060249073A1 (en) 2003-03-10 2006-11-09 The New Industry Research Organization Method of heat treatment and heat treatment apparatus
JP4593099B2 (ja) 2003-03-10 2010-12-08 学校法人関西学院 単結晶炭化ケイ素の液相エピタキシャル成長法及びそれに用いられる熱処理装置
JP2005167035A (ja) 2003-12-03 2005-06-23 Kansai Electric Power Co Inc:The 炭化珪素半導体素子およびその製造方法
JP4500558B2 (ja) 2004-02-09 2010-07-14 トヨタ自動車株式会社 絶縁ゲート型半導体装置の製造方法
JP4487655B2 (ja) * 2004-04-14 2010-06-23 株式会社デンソー 半導体装置の製造方法
WO2005116307A1 (ja) 2004-05-27 2005-12-08 Bridgestone Corporation 炭化ケイ素単結晶ウェハの製造方法
JP5017768B2 (ja) 2004-05-31 2012-09-05 富士電機株式会社 炭化珪素半導体素子
DE602004025798D1 (de) * 2004-06-30 2010-04-15 Xycarb Ceramics Bv Verfahren zur Oberflächenbehandlung eines Metallcarbid-Substrates zur Verwendung in Halbleiterherstech
JP2007182330A (ja) 2004-08-24 2007-07-19 Bridgestone Corp 炭化ケイ素単結晶ウェハ及びその製造方法
JP4872217B2 (ja) 2005-02-16 2012-02-08 富士電機株式会社 炭化珪素半導体素子の製造方法
JP2006303469A (ja) 2005-03-25 2006-11-02 Shindengen Electric Mfg Co Ltd ＳｉＣ半導体装置
US20060214268A1 (en) 2005-03-25 2006-09-28 Shindengen Electric Manufacturing Co., Ltd. SiC semiconductor device
JP4986420B2 (ja) 2005-07-05 2012-07-25 三菱電機株式会社 トランジスタ
JP2007035823A (ja) 2005-07-26 2007-02-08 Elpida Memory Inc トレンチ形成方法、半導体装置の製造方法および半導体装置
JP2007053227A (ja) 2005-08-18 2007-03-01 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP5017823B2 (ja) 2005-09-12 2012-09-05 富士電機株式会社 半導体素子の製造方法
JP5017855B2 (ja) 2005-12-14 2012-09-05 富士電機株式会社 半導体装置の製造方法
EP2264741B1 (en) 2006-01-10 2021-03-10 Cree, Inc. Silicon carbide dimpled substrate
JP2007243080A (ja) 2006-03-13 2007-09-20 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP5034315B2 (ja) 2006-05-19 2012-09-26 三菱電機株式会社 半導体装置及びその製造方法
JP2008098593A (ja) 2006-09-15 2008-04-24 Ricoh Co Ltd 半導体装置及びその製造方法
JPWO2008062729A1 (ja) 2006-11-21 2010-03-04 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2008135534A (ja) 2006-11-28 2008-06-12 Toyota Motor Corp 有底の溝を有する半導体基板の製造方法
JP4046140B1 (ja) 2006-11-29 2008-02-13 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP4450241B2 (ja) 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2009170456A (ja) 2008-01-10 2009-07-30 Sumitomo Electric Ind Ltd 半導体装置の製造方法
EP2091083A3 (en) 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
JP2010147222A (ja) 2008-12-18 2010-07-01 Denso Corp 炭化珪素半導体装置およびその製造方法
JP5589263B2 (ja) 2008-05-29 2014-09-17 富士電機株式会社 炭化珪素半導体基板のトレンチ形成方法
JP5298691B2 (ja) 2008-07-31 2013-09-25 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP5442229B2 (ja) 2008-09-04 2014-03-12 ローム株式会社 窒化物半導体素子の製造方法
JP4544360B2 (ja) 2008-10-24 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔの製造方法
EP2413365A4 (en) 2009-03-27 2013-05-08 Sumitomo Electric Industries MOSFET AND MOSFET MANUFACTURING METHOD
CN101556919B (zh) * 2009-05-21 2014-03-05 中国电子科技集团公司第十三研究所 控制SiC基体刻蚀的台阶形貌的方法
JP2011044513A (ja) 2009-08-20 2011-03-03 National Institute Of Advanced Industrial Science & Technology 炭化珪素半導体装置
JP5075280B2 (ja) * 2009-10-23 2012-11-21 パナソニック株式会社 半導体装置およびその製造方法
WO2011115294A1 (ja) 2010-03-16 2011-09-22 合同会社先端配線材料研究所 炭化珪素用電極、炭化珪素半導体素子、炭化珪素半導体装置および炭化珪素用電極の形成方法
WO2012017798A1 (ja) 2010-08-03 2012-02-09 住友電気工業株式会社 半導体装置およびその製造方法
JP5707770B2 (ja) 2010-08-03 2015-04-30 住友電気工業株式会社 半導体装置およびその製造方法
JP5510309B2 (ja) 2010-12-22 2014-06-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5668576B2 (ja) * 2011-04-01 2015-02-12 住友電気工業株式会社 炭化珪素半導体装置
WO2013031172A1 (ja) 2011-08-26 2013-03-07 国立大学法人奈良先端科学技術大学院大学 ＳｉＣ半導体素子およびその製造方法
JP5699878B2 (ja) * 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法

Also Published As

Publication number Publication date
EP2784805A4 (en) 2015-08-05
US8999854B2 (en) 2015-04-07
JP2013110243A (ja) 2013-06-06
EP2784805A1 (en) 2014-10-01
US20130130482A1 (en) 2013-05-23
WO2013077089A1 (ja) 2013-05-30
CN103890921A (zh) 2014-06-25

Similar Documents

Publication Publication Date Title
JP5764046B2 (ja) 炭化珪素半導体装置の製造方法
JP5741583B2 (ja) 半導体装置およびその製造方法
JP5699878B2 (ja) 炭化珪素半導体装置およびその製造方法
JP5742657B2 (ja) 炭化珪素半導体装置およびその製造方法
US9608074B2 (en) Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device
US20140162439A1 (en) Silicon carbide semiconductor device
EP2763180B1 (en) Silicon carbide semiconductor device
WO2014112233A1 (ja) 炭化珪素半導体装置およびその製造方法
WO2013038862A1 (ja) 炭化珪素半導体装置の製造方法
WO2014199748A1 (ja) 炭化珪素半導体装置
JP6171678B2 (ja) 炭化珪素半導体装置およびその製造方法
JP6119100B2 (ja) 炭化珪素半導体装置
JPWO2018096722A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140702

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20140702

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150218

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150526

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150612

R150 Certificate of patent or registration of utility model

Ref document number: 5764046

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250