CN103493208B - 半导体装置及其制造方法 - Google Patents

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Abstract

一种半导体装置，构成为，在形成有栅电极（108）的槽（105）的底部或槽（105）正下方的漂移区域（102）内形成阳极区域（106），以到达阳极区域（106）的深度在槽（105）内形成接触孔（110），经由内壁绝缘膜（111）在接触孔（110）埋设源电极（112），在通过内壁绝缘膜（111）与栅电极（108）绝缘的状态下，将阳极区域（106）和源电极（112）电连接。

Description

半导体装置及其制造方法
技术领域
本发明涉及具备晶体管以及二极管的半导体装置及其制造方法。
背景技术
目前，作为这种技术，例如公知有以下所示的文献中所记载的技术（专利文献，参照日本特开2005－183563号公报）。在该文献中记载有具备将栅电极埋入于槽内的沟道型晶体管和将异质半导体区域设为阳极、将漂移区域设为阴极的二极管的半导体装置的技术。构成二极管的阳极的异质半导体区域以被相邻的栅电极夹持的方式沿着栅电极以规定的间隔配置。
在上述现有的半导体装置中，异质半导体区域以与栅电极相邻的方式相对于栅电极沿半导体衬底的平面方向配置形成。即，需要在半导体衬底的平面方向上设置形成异质半导体区域的区域。其结果，半导体衬底中的元件的面积效率差，成为提高集成度时的障碍。
发明内容
于是，本发明是鉴于上述而创立的，其目的在于，提供一种提高面积效率并提高集成度的半导体装置及其制造方法。
为了解决所述课题，本发明的特征在于，在形成有栅电极的槽的底部或槽的正下方的漂移区域内形成阳极区域，在槽内以到达阳极区域的深度形成接触孔，经由内壁绝缘膜在接触孔埋设源电极，且在通过内壁绝缘膜与栅电极绝缘的状态下将阳极区域和源电极电连接。
附图说明
图1是表示本发明实施方式1的半导体装置的构成的剖面图；
图2A是表示本发明实施方式1的半导体装置的制造方法的工序剖面图；
图2B是表示本发明实施方式1的半导体装置的制造方法的工序剖面图；
图2C是表示本发明实施方式1的半导体装置的制造方法的工序剖面图；
图2D是表示本发明实施方式1的半导体装置的制造方法的工序剖面图；
图2E是表示本发明实施方式1的半导体装置的制造方法的工序剖面图；
图2F是表示本发明实施方式1的半导体装置的制造方法的工序剖面图；
图2G是表示本发明实施方式1的半导体装置的制造方法的工序剖面图；
图2H是表示本发明实施方式1的半导体装置的制造方法的工序剖面图；
图2I是表示本发明实施方式1的半导体装置的制造方法的工序剖面图；
图2J是表示本发明实施方式1的半导体装置的制造方法的工序剖面图；
图3是表示本发明实施方式2的半导体装置的构成的剖面图；
图4A是表示本发明实施方式2的半导体装置的制造方法的工序剖面图；
图4B是表示本发明实施方式2的半导体装置的制造方法的工序剖面图；
图4C是表示本发明实施方式2的半导体装置的制造方法的工序剖面图；
图5是表示本发明实施方式3的半导体装置的构成的平面图；
图6是表示本发明实施方式3的半导体装置的其它构成的平面图；
图7是表示本发明实施方式3的半导体装置的其它构成的平面图；
图8是表示本发明实施方式3的半导体装置的其它构成的平面图；
图9是表示本发明实施方式4的半导体装置的构成的平面图；
图10是表示本发明实施方式4的半导体装置的其它构成的平面图；
图11是表示本发明实施方式4的半导体装置的其它构成的平面图。
具体实施方式
下面，使用附图对用于实施本发明的实施方式进行说明。
（实施方式1）
图1是表示本发明实施方式1的半导体装置的构成的图。图1所示的实施方式1的半导体装置使用碳化硅半导体衬底且具备MOSFET和二极管而构成。图1中，在碳化硅的N型高浓度（N+型）的半导体衬底101的一主面上形成有由N型低浓度（N-型）的外延层构成的漂移区域102，该N型低浓度（N-型）的外延层由碳化硅构成。
在漂移区域102的一主面（表面）上形成有P型阱区域103及N+型源极区域104。还形成有贯通P型阱区域103及N+型源极区域104且到达漂移区域102的深度的槽105。通过选择性的杂质导入，在槽105的正下方的漂移区域102内形成有阳极区域106，阳极区域106的上面形成槽105的底面。在该实施方式1中，该阳极区域106由P型的导电型形成，在与N型漂移区域的接合面构成PN结型二极管，该二极管作为阳极发挥作用。
以与漂移区域102、阱区域103及源极区域104相接的方式，在槽105的侧面以及槽105的底部形成有栅极绝缘膜107。经由栅极绝缘膜107在槽的侧面埋设有栅电极108。在栅电极108的上面形成层间绝缘膜109并覆盖栅电极108。
以被栅电极108包围的方式在槽105中形成有接触孔110。在接触孔110内经由覆盖栅电极108侧面的内壁绝缘膜111形成有源电极112。在源极区域104以及层间绝缘膜109上形成有源电极112。该源电极112使源极区域104和阳极区域106以低电阻欧姆电连接。源电极112和栅电极108利用层间绝缘膜109以及内壁绝缘膜111而绝缘。
在半导体衬底101的另一主面（背面）上以低电阻欧姆电连接地形成有漏电极113。
接着，使用图2A～同图J所示的制造工序剖面图对本实施方式1的半导体装置的制造方法进行说明。
首先，在图2A所示的工序中，在N+型半导体衬底101的一主面上形成由N-型碳化硅的外延层构成的漂移区域102。碳化硅中存在一些多晶型物（多晶型），在此，对作为代表性的4H进行说明。半导体衬底101具有数十～数百μm左右的厚度。例如杂质浓度设为1E14～1E18cm－3、厚度设为数μm～数十μm形成漂移区域102。
接着，在图2B所示的工序中，通过离子注入，在漂移区域102中形成P型阱区域103及N+型源极区域104。为了构图离子注入区域，也可以通过下述所示的工序在漂移区域102上形成掩模材料。作为掩模材料，可以使用例如氧化硅膜，作为堆积方法，可以使用热CVD法或等离子CVD法。
接着，在掩模材料上对抗蚀膜进行构图（未图示）。作为构图的方法，可以使用一般的光刻法。将构图的抗蚀膜设为掩模，并选择性地蚀刻去除掩模材料。作为蚀刻方法，可以采用使用氢氟酸的湿式蚀刻或反应性离子蚀刻等干式蚀刻。
选择性地蚀刻去除掩模材料后，利用氧等离子或硫酸等去除抗蚀膜。将构图的掩模材料设为掩模，并离子注入P型及N型杂质，形成P型阱区域103及N+型源极区域104。作为P型杂质，可以使用例如铝或硼。作为N型杂质，可以使用例如氮。此时，通过以将半导体衬底101的温度加热成600℃左右的状态进行离子注入，能够抑制在注入区域中产生晶体缺陷。
离子注入后，通过使用例如氢氟酸的湿法蚀刻去除掩模材料。然后，通过对离子注入的杂质进行热处理而进行活性化。作为热处理温度，可以使用1700℃左右的温度，作为周围环境，可以优选使用氩或氮。该热处理工序也可以在以后说明的图2D所示的工序后实施。
接着，在图2C所示的工序中，在漂移区域102形成槽105。首先，在源极区域104上形成掩模材料201。作为掩模材料201，可以使用与之前的图2B所示的工序同样构图的绝缘膜。接着，将掩模材料201设为掩模并形成槽105。作为形成槽的方法，优选使用干式蚀刻法。槽105的深度设为贯通阱区域103以及源极区域104并到达漂移区域102的深度。
接着，在图2D所示的工序中，在槽105的正下方的漂移区域102中选择性地形成P型的阳极区域106。作为阳极区域106的形成方法，可以使用离子注入。作为离子注入时的掩模，可以使用之前的图2C所示的工序中使用的掩模材料201。由此，可以在槽105的正下方的漂移区域102上以自对准选择性地形成阳极区域106。关于离子注入所使用的离子种类以及衬底温度，与之前的图2B所示的工序同样，因此，在此省略。
接着，在图2E所示的工序中，在阳极区域106的上面（槽105的底面）、槽105的侧面及源极区域104上，以例如左右的厚度堆积形成栅极绝缘膜107。作为栅极绝缘膜107，优选使用氧化硅膜，作为堆积方法，可使用热氧化法、热CVD法、等离子CVD法、溅射法等。
在堆积形成栅极绝缘膜107后，为了降低阱区域103和栅极绝缘膜107的界面水平，也可以在氮、氩、N2O等环境中以1000℃左右的温度进行退火处理。
接着，经由栅极绝缘膜107在槽105内以及源极区域104上堆积形成成为栅电极108的、导入了杂质的多晶硅202。作为堆积方法，可以使用一般的低压CVD法。
接着，在图2F所示的工序中，对多晶硅202的整个面进行回蚀，去除槽105内部以外的多晶硅202。或在多晶硅202上形成抗蚀膜图案，以该抗蚀膜图案为掩模，例如使用干式蚀刻选择性地去除多晶硅202而进行构图。由此，去除槽105内部以外的多晶硅202。
接着，在图2G所示的工序中，在多晶硅202上选择性地形成层间绝缘膜109。作为层间绝缘膜109，优选使用氧化硅膜。作为形成方法，可以通过对多晶硅202进行选择性地热氧化而形成。多晶硅的热氧化速率比碳化硅的热氧化速率快，因此，在进行热氧化的情况下，可以在多晶硅202上以自对准形成层间绝缘膜109。或者，首先使用热CVD法、等离子CVD法、溅射法等堆积层间绝缘膜109，在堆积的层间绝缘膜109上形成抗蚀膜图案。然后，也可以以该抗蚀膜图案为掩模，选择性地去除源极区域104上的层间绝缘膜109。
接着，在图2H所示的工序中，在层间绝缘膜109及多晶硅202上开口形成接触孔110。作为形成方法，可以使用将通过光刻构图的抗蚀膜设为掩模的干式蚀刻。由此，以包围接触孔110的方式形成由多晶硅构成的栅电极108。在图2H中，对在接触孔110的底部残留栅极绝缘膜107的情况进行图示。另一方面，也可以选择性地蚀刻去除接触孔110底部的栅极绝缘膜107，使阳极区域106的局部上面露出。
接着，在图2I所示的工序中，在接触孔110的内壁即栅电极108露出的侧面形成内壁绝缘膜111。作为形成方法，可以对由多晶硅构成的栅电极108进行热氧化而形成。或者，也可以使用热CVD法、等离子CVD法、溅射法等堆积形成内壁绝缘膜111。
接着，在图2J所示的工序中，使接触孔110正下方的阳极区域106的表面选择性地露出。作为露出方法，通过各向异性干式蚀刻选择性地去除接触孔110底部的栅极绝缘膜107。
此时，相比残留于接触孔110底面的栅极绝缘膜107及内壁绝缘膜111的厚度更厚地形成层间绝缘膜109的厚度。由此，也可以在对残留于接触孔110底面的栅极绝缘膜107蚀刻后残留层间绝缘膜109。另外，通过使用各向异性干式蚀刻，可以不对接触孔110内壁的内壁绝缘膜111蚀刻而选择性地蚀刻去除槽105底部的栅极绝缘膜107。通过实施这种工序，可以以被栅电极108包围的方式在槽105内以自对准形成接触孔110。
接着，以与阱区域103及源极区域104及阳极区域106低电阻进行欧姆电连接的方式堆积形成源电极112。另外，在半导体衬底101的另一主面上堆积形成漏电极113。
作为源电极112以及漏电极113，优选使用镍硅化物，但也可以使用钴硅化物、钛硅化物等合金。作为堆积方法，可以使用蒸镀法、溅射法，CVD法等。另外，也可以设为在源电极112上、漏电极113上层叠有钛或铝的层叠构造的电极构造。作为镍硅化物的形成方法，先堆积镍之后，以1000℃左右的温度实施退火，使碳化硅和镍合金化。
经过以上工序，图1所示的实施方式1的半导体装置完成。
接着，对图1所示的构成的半导体装置的基本动作进行说明。
图1所示的结构的半导体装置以源电极112的电位为基准，以对漏电极113施加规定的正电位的状态控制栅电极108的电位，由此，作为晶体管而发挥作用。即，当将栅电极108和源电极112间的电压设为规定的阈值电压以上时，在栅电极108侧面的阱区域103的沟道区域形成反转层。由此，晶体管成为接通状态，而从漏电极113向源电极112流过电流。
另一方面，当将栅电极108和源电极112之间的电压设为规定的阈值电压以下时，反转层消失，晶体管成为截止状态，隔断电流。在该状态下，利用施加于源电极112以及漏电极的电压，对漏极－源极之间施加数百～数千伏特的高电压。
在以源电极112的电位为基准且对漏电极113施加了规定的负电位的情况下，在将P型阱区域103及阳极区域106设为阳极、将N型漂移区域102设为阴极的二极管中流过回流电流。即，该二极管作为环流二极管而发挥作用。
这样，在上述实施方式1中，通过在槽105的正下方的漂移区域102内形成阳极区域106，可以使用槽105的正下方的漂移区域102作为回流二极管的形成区域。由此，与目前那样沿着栅电极在相对于衬底的平面方向上形成二极管的情况相比，能够提高形成元件时的衬底的面积效率。因此，可以提高具备晶体管和环流二极管的半导体装置的集成度。
另外，经由以贯通栅电极108的方式形成的接触孔110，将形成于槽105正下方的漂移区域102内的阳极区域106和源电极112以低电阻电连接。由此，可以降低阳极区域106和源电极112间的寄生电阻，能够提供减少回流动作时的损耗的低损耗的半导体装置。
通常，在形成于碳化硅衬底的MOSFET的情况下，与形成于硅衬底的MOSFET相比，漏极电场变高，因此，目前需要增厚栅极绝缘膜的底部的厚度等对策。因此，MOSFET的接通电阻恶化。
与之相对，在上述实施方式1中，通过在槽105的正下方的漂移区域102内形成阳极区域106，能够缓和MOSFET截止时施加于栅极绝缘膜107底部的漏极电场。其结果，能够提供抑制MOSFET的接通电阻的恶化且具备回流二极管的低损耗的半导体装置。
通常，难以在碳化硅上形成低电阻的P型区域。另外，为了缓和漏极电场，需要将P型阳极区域106的底部设为低浓度、将上部设为高浓度的浓度倾斜。因此，若在槽105的正下方的漂移区域102内只形成阳极区域106，则图1的进深方向的阳极区域106的片材电阻变高，产生回流电流的面内不均或片材电阻引起的寄生电阻的恶化。
与之相对，在上述实施方式1中，阳极区域106在其正上方以低电阻与源电极112直接连接，因此，可以抑制面内的回流电流的不均。
将阳极区域106设为阳极的二极管为PN结型二极管，因此，与形成于阱区域103和漂移区域102的PN结型二极管相同具有上升电压。因此，在回流动作时，在面内流过均匀的回流电流，因此，能够抑制电流不均的产生。
在上述实施方式1中，首先，贯通阱区域103以及源极区域104而形成到达漂移区域102的深度的槽105，在槽105的正下方的漂移区域102内形成阳极区域106。接着，经由栅极绝缘膜107向槽105内埋设栅电极108，且在栅电极108上形成使阳极区域106的表面露出的接触孔110。然后，通过内壁绝缘膜111以与栅电极108绝缘的状态在接触孔110埋设形成与阳极区域106电连接的源电极112。通过经过这种制造工序，可以在槽105的正下方的漂移区域102中形成环流二极管。由此，与目前那样沿着栅电极在相对于衬底的平面方向上形成二极管的情况相比，能够提高形成元件时的衬底的面积效率。因此，能够提供提高具备晶体管和环流二极管的半导体装置的集成度的制造方法。
在槽105内的形成于栅电极108的接触孔110内经由内壁绝缘膜111埋设形成源电极112，由此，在与栅电极108绝缘的状态下，可以将形成于槽105的正下方的漂移区域102的阳极区域106和源电极112电连接。由此，可以在与栅电极108绝缘的状态下将阳极区域106和源电极112以低电阻连接。其结果，能够提供可以制造低损耗的半导体装置的制造方法。
相比残留于接触孔110底面的栅极绝缘膜107及内壁绝缘膜111的厚度，更厚地形成层间绝缘膜109。由此，即使将残留于接触孔110底面的栅极绝缘膜107蚀刻后，也能够残留层间绝缘膜109。其结果，能够在槽105的正下方控制性良好地形成二极管。
在对残留于接触孔110底面的栅极绝缘膜107进行蚀刻时，使用各向异性干式蚀刻。由此，可以不蚀刻去除接触孔110内壁的内壁绝缘膜111，而选择性地去除栅极绝缘膜107，使阳极区域106的表面露出。其结果，可以以自对准形成接触孔110，控制性良好地形成在槽105的正下方的漂移区域102内形成有二极管的低损耗的半导体装置。
（实施方式2）
图3是表示本发明实施方式2的半导体装置的构成的剖面图。
该实施方式2中的与实施方式1不同点在于，在槽105的底部形成阳极区域106，且该阳极区域106由与构成漂移区域102的碳化硅不同的异种材料形成。其它构成以及基本动作与之前的实施方式1相同，因此，在此进行省略。
之前的实施方式1的阳极区域106形成于槽105的正下方的漂移区域102内，与之相对，该实施方式2的阳极区域106形成于槽105的底部。
作为构成阳极区域106的异种材料，可以使用钛、铝、镍、钼等金属材料或能带隙与漂移区域102不同的例如多晶硅等半导体材料。在利用金属材料形成阳极区域106的情况下，在阳极区域106和漂移区域102的接合面形成肖特基接，利用两者构成肖特基二极管。该肖特基二极管与之前的实施方式1中说明的PN结型二极管同样具有流过环流电流的功能。
另一方面，肖特基二极管为单极二极管，与实施方式1的二极管（双极二极管）相比，能够构成抑制反向恢复电荷的低损耗的二极管。
接着，使用图4A～C对利用多晶硅形成阳极区域106时的半导体装置的制造方法进行说明。另外，关于图4A所示的工序以前的工序，与之前的实施方式1的图2A～图2B所示的工序相同。
图2B所示的工序结束后，在图4A所示的工序中，与之前的图2C所示的工序同样地使用掩模材料201形成槽105。此时，如果形成阳极区域106的深度设为与图2C同样的深度，则与图2C所示的工序不同点在于，比图2C所示的工序中形成的深度更深地形成槽105的深度。这是由于，阳极区域106在之前的实施方式1中形成于槽105的正下方的漂移区域102，与之相对，在该实施方式2中形成于槽105内的底部。
接着，在图4B所示的工序中，以至少填充于槽105内的方式在整个面上堆积形成多晶硅401。作为堆积方法，可以使用一般的低压CVD法。
接着，在图4C所示的工序中，在整个面上回蚀堆积形成的多晶硅401，选择性地去除在之前的图4A所示的工序中使用的掩模材料201以及槽105底部以外的多晶硅401。由此，在槽105的底部形成由多晶硅401的异种材料构成的阳极区域106。
关于以后的工序，与之前的实施方式1的图2E所示的工序以后相同，因此，在此进行省略。
这样，在上述实施方式2中，在槽105的底部形成有具有与之前的实施方式1同样的功能的阳极区域106，因此，能够得到与实施方式1中得到的效果相同的效果。
另外，在该实施方式2中，通过利用与漂移区域102的碳化硅不同的异种材料形成阳极区域106，在阳极区域106和漂移区域102之间构成单极型的二极管。与之前的实施方式1的二极管（双极二极管）相比，单极二极管能够抑制反向恢复电荷。由此，能够提供具备低损耗的二极管的半导体装置。
另外，利用多晶硅形成阳极区域106。由此，在阳极区域106和漂移区域102的接合面形成能带隙不同的半导体接合产生的异质结。其结果，构成将由多晶硅构成的阳极区域106设为阳极、且将碳化硅的漂移区域102设为阴极的异质结型二极管。例如专利第4211642号专利文献所记载的那样，由碳化硅形成的异质结二极管作为单极二极管进行动作。因此，与之前的实施方式1的二极管相比，可以抑制反向恢复电荷，而能够提供具备低损耗的二极管的半导体装置。
与利用金属或合金形成的情况相比，通过利用多晶硅形成阳极区域106，能够抑制对栅极绝缘膜107的金属污染，抑制界面水平增加。由此，能够提供抑制MOSFET的接通电阻增加且低损耗的半导体装置。
通过对多晶硅进行氧化，能够形成氧化硅膜。由此，在通过热氧化形成栅极绝缘膜107的情况下，能够利用相同的氧化硅膜形成栅极绝缘膜107的侧面和底面。其结果，可以抑制形成栅极绝缘膜107的材料的不连续引起的电场集中，能够提供可靠性高的半导体装置。
（实施方式3）
图5～图8是表示本发明实施方式3的半导体装置的平面方向（半导体衬底的主面方向）的布局的平面图。
图5～图8是从上方观察图1所示的半导体装置的去除了源电极112的状态的图，沿着图5的A－A线的截面相当于图1所示的截面。在图5～图8所示的布局例中，将形成于槽105的接触孔110断续地（分散地）排列。在此，图5～图8中，下面，相对于半导体衬底101的平面（主面），将纸面的横方向设为X方向，将纵方向设为Y方向进行说明。
在图5所示的构成中，槽105在半导体衬底101的平面（主面）的Y方向上连续地（直线状）形成，且沿着X方向并列多个分散地配置。形成于槽105内的接触孔110分散地配置于各个槽105。形成于相邻的槽105的接触孔110沿着X方向直线状地配置。形成有接触孔110的部分中的槽105的宽度（W1）比未形成接触孔110的部分中的槽105的宽度（W2）更大地（W1＞W2）形成。
通过采用这种构成，在之前的实施方式1、2中得到的效果的基础上，可以将槽－接触孔间距离（L1）保持按照规格等预先确定的值，同时增长槽105周围的长度（晶体管的沟道宽度）。由此，可以降低MOSFET的接通电阻，而能够提供低损耗的半导体装置。在此，槽－接触孔间距离（L1）是槽105的侧面和接触孔110的侧面之间的距离。
相对于图5所示的构成，图6所示的构成使形成于相邻的各个槽105的接触孔110相互不同地（非相对地）配置。其它与图5的构成相同。
通过采用这种构成，与图5所示的构成相比，可以使栅电极间距离（L2）与之前的图5所示的结构同样，且可以比图5所示的构成缩短栅极间距（L3）。由此，与图5所示的构成相比，能够更进一步提高半导体装置的集成度。还可以降低MOSFET的接通电阻，能够提供低损耗的半导体装置。在此，如图5、图6所示，栅电极间距离（L2）是形成于相邻的槽105的栅电极108间的距离，栅极间距（L3）是相邻的槽105的中心间的距离。
在图7所示的构成中，网格（网眼）状地形成槽105。该网眼如图7所示，1个网眼为四边形的形状。接触孔110配置于网眼各自的交点（纵横的槽105交叉的部分）。
通过采用这种构成，可以将槽－接触孔间距离（L1）保持按照规格等预先确定的值，同时提高网眼的密度。由此，能够提高半导体装置的集成度。另外，可以降低MOSFET的接通电阻，能够控制性良好地形成低损耗的半导体装置。
在图8所示的构成中，与之前的图7同样，网格（网眼）状地形成有槽105，但与图7不同的方面在于，如图8所示，1个网眼为六边形的形状。接触孔110配置于网眼各自的顶点（槽105交叉的部分）。
通过采用这种构成，可以将槽－接触孔间距离（L1）保持按照规格等预先确定的值，同时提高网眼的密度。由此，能够提高半导体装置的集成度。另外，可以降低MOSFET的接通电阻，能够控制性良好地形成低损耗的半导体装置。
另外，上述中示例了1个网眼的形状为四边形、六边形，但也可以是其它多边形或圆形。在该情况下，接触孔110可以沿着多边形的顶点、圆形的周围进行配置。
（实施方式4）
图9～图11是表示本发明实施方式4的半导体装置的平面方向（半导体衬底的主面方向）的布局的平面图。
图9～图11是从上方观察图1所示的半导体装置的去除了源电极112的状态的图。在之前的图5～图8中，分散地配置接触孔110，与之相对，在图9～图11所示的布局例中，连续地形成接触孔110。
在图9所示的构成中，接触孔110沿着形成于纸面纵方向的槽105内形成于直线上。
通过采用这种构成，连续地形成接触孔110，因此，阳极区域106可以在其正上方连续地与埋入于接触孔110的源电极112连接。由此，能够增加阳极区域106和源电极112的连接面积，且将两者以低电阻连接。其结果，能够提供降低二极管的接通电阻的低损耗的半导体装置。
在图10所示的构成中，槽105与之前的图7所示同样地将网眼形成四边形的网眼状，沿着该网眼状的槽105内，接触孔110也连续地形成网眼状。
在图11所示的构成中，槽105与之前的图8所示同样地将网眼形成六边形的网眼状，沿着该网眼状的槽105内，接触孔110也连续地形成网眼状。
通过采用这种构成，将接触孔110连续地形成，因此，阳极区域106可以在其正上方连续地与埋入于接触孔110的源电极112连接。由此，可以增加阳极区域106和源电极112的连接面积，可以将两者以低电阻连接。其结果，能够提供降低二极管的接通电阻的低损耗的半导体装置。
以上，在上述各实施方式1～4中，在半导体装置的剖面图中对单位元件进行了图示，但也可以集合单位元件成为重复的并联连接构造。另外，也可以在装置的最外周部具备由护圈或终端构造构成的电解缓和构造。
本申请基于2011年4月19日申请的日本国专利申请第2011－092962号主张优先权，并将该申请内容通过参照引用于本发明的说明书中。
产业上的可利用性
根据本发明，在形成有栅电极的槽的底部或槽正下方的漂移区域内形成阳极区域，因此，相对于栅电极，可以在衬底的垂直方向上形成二极管。其结果能够提高半导体衬底中的元件的面积效率并提高集成度。

Claims (2)

1.一种半导体装置，其特征在于，具有：
半导体衬底；
第一导电型的漂移区域，其形成于所述半导体衬底的一主面上；
第二导电型的阱区域，其形成于所述漂移区域内；
第一导电型的源极区域，其形成于所述阱区域内；
槽，其贯通所述源极区域以及所述阱区域并到达所述漂移区域的深度；
栅电极，其经由栅极绝缘膜形成于所述槽的侧部；
源电极，其与所述阱区域及所述源极区域连接；
漏电极，其与所述半导体衬底的另一主面连接；
层间绝缘膜，其形成于所述栅电极上并覆盖所述栅电极；
阳极区域，其形成于所述槽的底部或所述槽的正下方的所述漂移区域内；
接触孔，其以到达所述阳极区域的深度形成于所述槽内；
内壁绝缘膜，其与所述栅电极相接而形成于所述接触孔的内壁侧面，
所述源电极经由所述内壁绝缘膜埋设于所述接触孔，并在通过所述内壁绝缘膜与所述栅电极绝缘的状态下与所述阳极区域电连接，
所述阳极区域由能带隙与所述漂移区域不同的半导体形成，
所述槽相对于所述半导体衬底的主面方向网眼状地形成，所述接触孔沿着所述槽内连续地形成为网眼状。
2.如权利要求1所述的半导体装置，其特征在于，
通过与所述漂移区域的接合面构成单极型的二极管。
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