KR20130141701A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20130141701A
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데츠야 하야시
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Abstract

본 발명은, 게이트 전극(108)이 형성된 홈(105)의 저부 또는 홈(105) 바로 밑의 드리프트 영역(102) 내에 애노드 영역(106)을 형성하고, 홈(105) 내에 애노드 영역(106)에 이르는 깊이로 콘택트 홀(110)을 형성하며, 내벽 절연막(111)을 개재하여 콘택트 홀(110)에 소스 전극(112)을 매설하고, 내벽 절연막(111)으로 게이트 전극(108)과 절연된 상태에서 애노드 영역(106)과 소스 전극(112)을 전기적으로 접속하여 구성된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR PRODUCING SAME}
본 발명은 트랜지스터 및 다이오드를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 이러한 종류의 기술로서는, 예를 들어 이하에 도시하는 문헌에 기재된 것이 알려져 있다(특허문헌, 일본 특허 공개 제2005-183563호 공보 참조). 이 문헌에는, 게이트 전극이 홈 내에 매립된 트렌치형의 트랜지스터와, 헤테로 반도체 영역을 애노드, 드리프트 영역을 캐소드로 하는 다이오드를 구비한 반도체 장치의 기술이 기재되어 있다. 다이오드의 애노드를 구성하는 헤테로 반도체 영역은, 인접하는 게이트 전극에 끼워지도록 게이트 전극을 따라 소정의 간격으로 배치되어 있다.
일본 특허 공개 제2005-183563호 공보
상기 종래의 반도체 장치에 있어서는, 헤테로 반도체 영역은, 게이트 전극에 인접하도록 게이트 전극에 대하여 반도체 기판의 평면 방향으로 배치 형성되어 있다. 즉, 헤테로 반도체 영역을 형성하는 영역을, 반도체 기판의 평면 방향에 필요로 하고 있었다. 이 결과, 반도체 기판에 있어서의 소자의 면적 효율이 나빠, 집적도를 높일 시의 방해로 되고 있었다.
따라서, 본 발명은 상기를 감안하여 이루어진 것이며, 그 목적으로 하는 바는, 면적 효율을 향상시켜, 집적도를 높인 반도체 장치 및 그 제조 방법을 제공하는 데 있다.
상기 과제를 해결하기 위하여, 본 발명은 게이트 전극이 형성된 홈의 저부 또는 홈 바로 밑의 드리프트 영역 내에 애노드 영역을 형성하고, 홈 내에 애노드 영역에 이르는 깊이로 콘택트 홀을 형성하며, 내벽 절연막을 개재하여 콘택트 홀에 소스 전극을 매설하고, 내벽 절연막으로 게이트 전극과 절연된 상태에서 애노드 영역과 소스 전극을 전기적으로 접속하는 것을 특징으로 한다.
도 1은, 본 발명의 실시 형태 1에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 2a는, 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 2b는, 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 2c는, 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 2d는, 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 2e는, 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 2f는, 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 2g는, 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 2h는, 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 2i는, 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 2j는, 본 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 3은, 본 발명의 실시 형태 2에 따른 반도체 장치의 구성을 도시하는 단면도이다.
도 4A는, 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 4B는, 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 4C는, 본 발명의 실시 형태 2에 따른 반도체 장치의 제조 방법을 도시하는 공정 단면도이다.
도 5는, 본 발명의 실시 형태 3에 따른 반도체 장치의 구성을 도시하는 평면도이다.
도 6은, 본 발명의 실시 형태 3에 따른 반도체 장치의 다른 구성을 도시하는 평면도이다.
도 7은, 본 발명의 실시 형태 3에 따른 반도체 장치의 다른 구성을 도시하는 평면도이다.
도 8은, 본 발명의 실시 형태 3에 따른 반도체 장치의 다른 구성을 도시하는 평면도이다.
도 9는, 본 발명의 실시 형태 4에 따른 반도체 장치의 구성을 도시하는 평면도이다.
도 10은, 본 발명의 실시 형태 4에 따른 반도체 장치의 다른 구성을 도시하는 평면도이다.
도 11은, 본 발명의 실시 형태 4에 따른 반도체 장치의 다른 구성을 도시하는 평면도이다.
이하, 도면을 사용하여 본 발명을 실시하기 위한 실시 형태를 설명한다.
(실시 형태 1)
도 1은 본 발명의 실시 형태 1에 따른 반도체 장치의 구성을 도시하는 도면이다. 도 1에 도시하는 실시 형태 1의 반도체 장치는, 탄화규소의 반도체 기판을 사용하여 MOSFET과 다이오드를 구비하여 구성되어 있다. 도 1에 있어서, 탄화규소의 N형 고농도(N+형)의 반도체 기판(101)의 한쪽 주면에는, 탄화규소로 이루어지는 N형 저농도(N-형)의 에피택셜층으로 구성된 드리프트 영역(102)이 형성되어 있다.
드리프트 영역(102)의 한쪽 주면(표면)에는, P형의 웰 영역(103) 및 N+형의 소스 영역(104)이 형성되어 있다. 또한, P형의 웰 영역(103) 및 N+형의 소스 영역(104)을 관통하여 드리프트 영역(102)에 이르는 깊이의 홈(105)이 형성되어 있다. 홈(105) 바로 밑의 드리프트 영역(102) 내에는, 선택적인 불순물의 도입에 의해 애노드 영역(106)이 형성되고, 애노드 영역(106)의 상면은, 홈(105)의 저면을 이루고 있다. 이 애노드 영역(106)은 이 실시 형태 1에서는 P형의 도전형으로 형성되고, N형의 드리프트 영역과의 접합면으로 PN 접합형의 다이오드를 구성하며, 이 다이오드의 애노드로서 기능한다.
드리프트 영역(102), 웰 영역(103) 및 소스 영역(104)에 접하도록 홈(105)의 측면, 및 홈(105)의 저부에는, 게이트 절연막(107)이 형성되어 있다. 게이트 절연막(107)을 개재하여 홈의 측면에는, 게이트 전극(108)이 매설되어 있다. 게이트 전극(108)의 상면에는, 층간 절연막(109)이 형성되어 게이트 전극(108)을 피복하고 있다.
홈(105)에는, 게이트 전극(108)에 둘러싸이도록 하여 콘택트 홀(110)이 형성되어 있다. 콘택트 홀(110) 내에는, 게이트 전극(108)의 측면을 피막하는 내벽 절연막(111)을 개재하여 소스 전극(112)이 형성되어 있다. 소스 영역(104) 및 층간 절연막(109) 상에는, 소스 전극(112)이 형성되어 있다. 이 소스 전극(112)은 소스 영역(104)과 애노드 영역(106)을 전기적으로 저저항으로 오믹 접속하고 있다. 소스 전극(112)과 게이트 전극(108)은 층간 절연막(109) 및 내벽 절연막(111)에 의해 절연되어 있다.
반도체 기판(101)의 다른 쪽 주면(이면)에는, 드레인 전극(113)이 전기적으로 저저항으로 오믹 접속되어 형성되어 있다.
이어서, 도 2a 내지 도 2j에 도시하는 제조 공정 단면도를 이용하여 본 실시 형태 1에 따른 반도체 장치의 제조 방법을 설명한다.
우선, 도 2a에 도시하는 공정에 있어서는, N+형의 반도체 기판(101)의 한쪽 주면에, N-형의 탄화규소의 에피택셜층으로 이루어지는 드리프트 영역(102)을 형성한다. 탄화규소에는 몇 가지의 폴리타입(결정 다형)이 존재하지만, 여기서는 대표적인 4H로서 설명한다. 반도체 기판(101)은 수십에서 수백㎛ 정도의 두께를 갖는다. 드리프트 영역(102)은 예를 들어 불순물 농도가 1E14 내지 1E18cm-3, 두께가 수㎛ 내지 수십㎛로서 형성된다.
이어서, 도 2b에 도시하는 공정에 있어서는, 이온 주입에 의해 드리프트 영역(102)에 P형의 웰 영역(103) 및 N+형의 소스 영역(104)을 형성한다. 이온 주입 영역을 패터닝하기 위하여, 하기에 나타내는 공정에 의해 드리프트 영역(102) 상에 마스크재를 형성해도 된다. 마스크재로서는 예를 들어 실리콘 산화막을 사용할 수 있고, 퇴적 방법으로서는 열 CVD법이나 플라즈마 CVD법을 사용할 수 있다.
계속해서, 마스크재 상에 레지스트를 패터닝한다(도시하지 않음). 패터닝의 방법으로서는, 일반적인 포토리소그래피법을 사용할 수 있다. 패터닝된 레지스트를 마스크로 하여, 마스크재를 선택적으로 에칭 제거한다. 에칭 방법으로서는, 불산을 사용한 습식 에칭이나, 반응성 이온 에칭 등의 건식 에칭을 사용할 수 있다.
마스크재를 선택적으로 에칭 제거한 후, 레지스트를 산소 플라즈마나 황산 등으로 제거한다. 패터닝된 마스크재를 마스크로 하여, P형 및 N형의 불순물을 이온 주입하고, P형의 웰 영역(103) 및 N+형의 소스 영역(104)을 형성한다. P형의 불순물로서는, 예를 들어 알루미늄이나 붕소를 사용할 수 있다. N형의 불순물로서는, 예를 들어 질소를 사용할 수 있다. 이때, 반도체 기판(101)의 온도를 600℃ 정도로 가열한 상태에서 이온 주입함으로써, 주입 영역에 결정 결함이 발생하는 것을 억제할 수 있다.
이온 주입 후, 마스크재를 예를 들어 불산을 사용한 습식 에칭에 의해 제거한다. 그 후, 이온 주입한 불순물을 열처리함으로써 활성화한다. 열처리 온도로서는 1700℃ 정도의 온도를 사용할 수 있고, 분위기로서는 아르곤이나 질소를 적절하게 사용할 수 있다. 이 열처리 공정은, 이후에 설명하는 도 2d에 도시하는 공정 후에 실시해도 된다.
이어서, 도 2c에 도시하는 공정에 있어서는, 드리프트 영역(102)에 홈(105)을 형성한다. 우선, 소스 영역(104) 상에 마스크재(201)를 형성한다. 마스크재(201)로서는, 상기 도 2b에 도시하는 공정과 마찬가지로 패터닝된 절연막을 사용할 수 있다. 계속해서, 마스크재(201)를 마스크로 하여 홈(105)을 형성한다. 홈을 형성하는 방법으로서는, 건식 에칭법이 적절하게 사용된다. 홈(105)의 깊이는, 웰 영역(103) 및 소스 영역(104)을 관통하여 드리프트 영역(102)에 이르기까지의 깊이로 한다.
이어서, 도 2d에 도시하는 공정에 있어서는, 홈(105) 바로 밑의 드리프트 영역(102)에 선택적으로 P형의 애노드 영역(106)을 형성한다. 애노드 영역(106)의 형성 방법으로서는, 이온 주입을 사용할 수 있다. 이온 주입 시의 마스크로서는, 상기 도 2c에 도시하는 공정에서 사용한 마스크재(201)를 사용할 수 있다. 이것에 의해, 홈(105) 바로 밑의 드리프트 영역(102)에 셀프 얼라인으로 애노드 영역(106)을 선택적으로 형성할 수 있다. 이온 주입에 사용하는 이온종, 및 기판 온도에 관해서는, 상기 도 2b에 도시하는 공정과 마찬가지이므로 여기서는 생략한다.
이어서, 도 2e에 도시하는 공정에 있어서는, 애노드 영역(106)의 상면[홈(105)의 저면], 홈(105)의 측면 및 소스 영역(104) 상에 게이트 절연막(107)을, 예를 들어 100 내지 1000Å 정도의 두께로 퇴적 형성한다. 게이트 절연막(107)으로서는, 실리콘 산화막이 적절하게 사용되고, 퇴적 방법으로서는 열산화법, 열 CVD법, 플라즈마 CVD법, 스퍼터링법 등이 사용된다.
게이트 절연막(107)을 퇴적 형성한 후, 웰 영역(103)과 게이트 절연막(107)의 계면 준위를 저감시키기 위하여, 질소, 아르곤, N2O 등의 분위기 중에서 1000℃ 정도의 온도로 어닐링 처리를 행해도 된다.
계속하여, 게이트 절연막(107)을 개재하여 홈(105) 내 및 소스 영역(104) 상에 게이트 전극(108)으로 되는, 불순물을 도입한 다결정 실리콘(202)을 퇴적 형성한다. 퇴적 방법으로서는, 일반적인 저압 CVD법을 사용할 수 있다.
이어서, 도 2f에 도시하는 공정에 있어서는, 다결정 실리콘(202)의 전체면을에치 백하여 홈(105) 내부 이외의 다결정 실리콘(202)을 제거한다. 또는, 다결정 실리콘(202) 상에 레지스트 패턴을 형성하고, 이 레지스터 패턴을 마스크하여, 예를 들어 건식 에칭을 이용하여 다결정 실리콘(202)을 선택적으로 제거하여 패터닝한다. 이것에 의해, 홈(105) 내부 이외의 다결정 실리콘(202)을 제거한다.
이어서, 도 2g에 도시하는 공정에 있어서는, 다결정 실리콘(202) 상에 층간 절연막(109)을 선택적으로 형성한다. 층간 절연막(109)으로서는, 실리콘 산화막이 적절하게 사용된다. 형성 방법으로서는, 다결정 실리콘(202)을 선택적으로 열산화시킴으로써 형성할 수 있다. 다결정 실리콘은 탄화규소보다도 열산화 레이트가 빠르기 때문에, 열산화시켰을 경우에는, 다결정 실리콘(202) 상에 셀프 얼라인으로 층간 절연막(109)을 형성할 수 있다. 또는, 우선 열 CVD법, 플라즈마 CVD법, 스퍼터링법 등을 사용하여 층간 절연막(109)을 퇴적하고, 퇴적한 층간 절연막(109) 상에 레지스트 패턴을 형성한다. 그 후, 이 레지스트 패턴을 마스크로 하여 소스 영역(104) 상의 층간 절연막(109)을 선택적으로 제거해도 된다.
이어서, 도 2h에 도시하는 공정에 있어서는, 층간 절연막(109) 및 다결정 실리콘(202)에 콘택트 홀(110)을 개구 형성한다. 형성 방법으로서는 포토리소그래피에 의해 패터닝한 레지스트를 마스크로 한 건식 에칭을 사용할 수 있다. 이것에 의해, 콘택트 홀(110)을 둘러싸도록 다결정 실리콘으로 이루어지는 게이트 전극(108)이 형성된다. 도 2h에 있어서는, 콘택트 홀(110)의 저부에 게이트 절연막(107)을 남겼을 경우에 대하여 도시하고 있다. 한편, 콘택트 홀(110)의 저부의 게이트 절연막(107)을 선택적으로 에칭 제거하여, 애노드 영역(106)의 일부 상면을 노출시켜도 된다.
이어서, 도 2i에 도시하는 공정에 있어서는, 콘택트 홀(110)의 내벽, 즉 게이트 전극(108)이 노출된 측면에 내벽 절연막(111)을 형성한다. 형성 방법으로서는, 다결정 실리콘으로 이루어지는 게이트 전극(108)을 열산화시켜 형성할 수 있다. 또는, 열 CVD법, 플라즈마 CVD법, 스퍼터링법 등을 사용하여 내벽 절연막(111)을 퇴적 형성할 수도 있다.
이어서, 도 2j에 도시하는 공정에 있어서는, 콘택트 홀(110) 바로 밑의 애노드 영역(106)의 표면을 선택적으로 노출시킨다. 노출 방법으로서는, 이방성 건식 에칭에 의해 콘택트 홀(110)의 저부의 게이트 절연막(107)을 선택적으로 제거한다.
이때, 콘택트 홀(110)의 저면에 남겨진 게이트 절연막(107) 및 내벽 절연막(111)의 두께보다도 층간 절연막(109)의 두께를 두껍게 형성해 둔다. 이것에 의해, 콘택트 홀(110)의 저면에 남겨진 게이트 절연막(107)을 에칭한 후에도 층간 절연막(109)을 남길 수 있다. 또한, 이방성 건식 에칭을 사용함으로써 콘택트 홀(110) 내벽의 내벽 절연막(111)을 에칭하지 않고 홈(105) 저부의 게이트 절연막(107)을 선택적으로 에칭 제거하는 것이 가능하게 된다. 이러한 공정을 실시함으로써, 게이트 전극(108)에 둘러싸이도록 하여 홈(105) 내에 셀프 얼라인으로 콘택트 홀(110)을 형성할 수 있다.
계속해서, 웰 영역(103) 및 소스 영역(104) 및 애노드 영역(106)에 전기적으로 저저항으로 오믹 접속하도록 소스 전극(112)을 퇴적 형성한다. 또한, 반도체 기판(101)의 다른 쪽 주면에, 드레인 전극(113)을 퇴적 형성한다.
소스 전극(112) 및 드레인 전극(113)으로서는 니켈 실리사이드가 적절하게 사용되지만, 코발트 실리사이드, 티타늄 실리사이드 등의 합금이어도 상관없다. 퇴적 방법으로서는 증착법, 스퍼터링법, CVD법 등을 사용할 수 있다. 또한, 소스 전극(112) 상, 드레인 전극(113) 상에 티타늄이나 알루미늄을 적층한 적층 구조의 전극 구조로 하더라도 상관없다. 니켈 실리사이드의 형성 방법으로서는, 우선 니켈을 퇴적한 후, 1000℃ 정도의 온도에서 어닐링을 실시하여, 탄화규소와 니켈을 합금화시킨다.
이상의 공정을 거쳐, 도 1에 도시하는 실시 형태 1에 따른 반도체 장치가 완성된다.
이어서, 도 1에 도시하는 구성의 반도체 장치에 있어서의 기본적인 동작에 대하여 설명한다.
도 1에 도시하는 구성의 반도체 장치는, 소스 전극(112)의 전위를 기준으로 하여, 드레인 전극(113)에 소정의 정의 전위를 인가한 상태에서 게이트 전극(108)의 전위를 제어함으로써, 트랜지스터로서 기능한다. 즉, 게이트 전극(108)과 소스 전극(112) 간의 전압을 소정의 임계값 전압 이상으로 하면, 게이트 전극(108)의 측면의 웰 영역(103)의 채널 영역에 반전층이 형성된다. 이것에 의해, 트랜지스터는 온 상태로 되어, 드레인 전극(113)으로부터 소스 전극(112)으로 전류가 흐른다.
한편, 게이트 전극(108)과 소스 전극(112) 간의 전압을 소정의 임계값 전압 이하로 하면, 반전층이 소멸하여 트랜지스터는 오프 상태로 되어, 전류가 차단된다. 이 상태에 있어서, 소스 전극(112) 및 드레인 전극에 인가되고 있는 전압에 따라서는, 드레인-소스 간에는 수백에서 수천 볼트의 고전압이 인가된다.
소스 전극(112)의 전위를 기준으로 하여, 드레인 전극(113)에 소정의 부의 전위를 인가했을 경우에는, P형의 웰 영역(103) 및 애노드 영역(106)을 애노드로 하고, N형의 드리프트 영역(102)을 캐소드로 한 다이오드에 환류 전류가 흐른다. 즉, 이 다이오드는 환류 다이오드로서 기능하게 된다.
이와 같이, 상기 실시 형태 1에 있어서는, 홈(105) 바로 밑의 드리프트 영역(102) 내에 애노드 영역(106)을 형성함으로써, 환류 다이오드의 형성 영역으로서 홈(105) 바로 밑의 드리프트 영역(102)을 사용하는 것이 가능하게 된다. 이것에 의해, 종래와 같이 게이트 전극을 따라 기판에 대하여 평면 방향으로 다이오드를 형성하고 있던 경우에 비해, 소자를 형성할 때의 기판의 면적 효율을 향상시킬 수 있다. 따라서, 트랜지스터와 환류 다이오드를 구비한 반도체 장치의 집적도를 높이는 것이 가능하게 된다.
또한, 게이트 전극(108)을 관통하도록 형성된 콘택트 홀(110)을 개재하여, 홈(105) 바로 밑의 드리프트 영역(102) 내에 형성된 애노드 영역(106)과 소스 전극(112)을 전기적으로 저저항으로 접속하고 있다. 이것에 의해, 애노드 영역(106)과 소스 전극(112) 간의 기생 저항을 저감시키는 것이 가능하게 되어, 환류 동작 시의 손실을 저감시킨 저손실의 반도체 장치를 제공할 수 있다.
일반적으로 탄화규소 기판에 형성된 MOSFET의 경우에, 실리콘 기판에 형성된 MOSFET에 비해 드레인 전계가 높아지기 때문에, 종래에는 게이트 절연막의 저부의 두께를 두껍게 하는 등의 대책이 필요하게 되어 있었다. 이 때문에, MOSFET의 온 저항이 악화되어 있었다.
이에 비해, 상기 실시 형태 1에서는, 홈(105) 바로 밑의 드리프트 영역(102) 내에 애노드 영역(106)을 형성함으로써, MOSFET가 오프 시에 게이트 절연막(107)의 저부에 인가되는 드레인 전계를 완화할 수 있다. 그 결과, MOSFET의 온 저항의 악화를 억제하면서 환류 다이오드를 구비한 저손실의 반도체 장치를 제공할 수 있다.
일반적으로 탄화규소에 저저항의 P형의 영역을 형성하는 것은 곤란하다. 또한, 드레인 전계를 완화하기 위해서는 P형의 애노드 영역(106)의 저부를 저농도로, 상부를 고농도로 한 농도 경사가 필요하다. 따라서, 홈(105) 바로 밑의 드리프트 영역(102) 내에 애노드 영역(106)을 형성한 것만으로는, 도 1의 깊이 방향에 있어서의 애노드 영역(106)의 시트 저항이 높게 되어, 환류 전류의 면내 편차나 시트 저항에 의한 기생 저항의 악화가 발생한다.
이에 비해, 상기 실시 형태 1에서는, 애노드 영역(106)은 그 바로 위에서 소스 전극(112)과 저저항으로 직접 접속되기 때문에, 면내의 환류 전류의 편차를 억제하는 것이 가능하게 된다.
애노드 영역(106)을 애노드로 하는 다이오드는, PN 접합형의 다이오드이기 때문에, 웰 영역(103)과 드리프트 영역(102)에 형성되는 PN 접합형의 다이오드와 동일한 문턱전압을 갖는다. 이로 인해, 환류 동작 시에 면내에 균일한 환류 전류가 흐르므로, 전류 편차의 발생을 억제할 수 있다.
상기 실시 형태 1에서는, 우선 웰 영역(103) 및 소스 영역(104)을 관통하여 드리프트 영역(102)에 이르는 깊이의 홈(105)을 형성하고, 홈(105) 바로 밑의 드리프트 영역(102) 내에 애노드 영역(106)을 형성한다. 계속해서, 게이트 절연막(107)을 개재하여 홈(105) 내에 게이트 전극(108)을 매설하고, 게이트 전극(108)에 애노드 영역(106)의 표면을 노출시키는 콘택트 홀(110)을 형성한다. 그 후, 내벽 절연막(111)으로 게이트 전극(108)과 절연된 상태에서 애노드 영역(106)과 전기적으로 접속되는 소스 전극(112)을 콘택트 홀(110)에 매설 형성한다. 이와 같은 제조 공정을 거침으로써, 홈(105) 바로 밑의 드리프트 영역(102)에 환류 다이오드를 형성할 수 있다. 이것에 의해, 종래와 같이 게이트 전극을 따라 기판에 대하여 평면 방향으로 다이오드를 형성하고 있던 경우에 비해, 소자를 형성할 때의 기판의 면적 효율을 향상시킬 수 있다. 따라서, 트랜지스터와 환류 다이오드를 구비한 반도체 장치의 집적도를 높이는 제조 방법을 제공할 수 있다.
홈(105) 내의 게이트 전극(108)에 형성된 콘택트 홀(110)에, 내벽 절연막(111)을 개재하여 소스 전극(112)을 매설 형성함으로써, 게이트 전극(108)과 절연된 상태에서 홈(105) 바로 밑의 드리프트 영역(102)에 형성된 애노드 영역(106)과 소스 전극(112)을 전기적으로 접속하는 것이 가능하게 된다. 이것에 의해, 게이트 전극(108)과 절연된 상태에서 애노드 영역(106)과 소스 전극(112)을 저저항으로 접속할 수 있다. 그 결과, 저손실의 반도체 장치를 제조할 수 있는 제조 방법을 제공할 수 있다.
콘택트 홀(110)의 저면에 남겨진 게이트 절연막(107) 및 내벽 절연막(111)의 두께보다도, 층간 절연막(109)을 두껍게 형성해 둔다. 이것에 의해, 콘택트 홀(110)의 저면에 남겨진 게이트 절연막(107)을 에칭한 후에도, 층간 절연막(109)을 남길 수 있다. 그 결과, 홈(105) 바로 아래에 다이오드를 제어성 좋게 형성할 수 있다.
콘택트 홀(110)의 저면에 남겨진 게이트 절연막(107)을 에칭할 때 이방성 건식 에칭을 사용하고 있다. 이것에 의해, 콘택트 홀(110) 내벽의 내벽 절연막(111)을 에칭 제거하지 않고 게이트 절연막(107)을 선택적으로 제거하여 애노드 영역(106)의 표면을 노출시킬 수 있다. 그 결과, 셀프 얼라인으로 콘택트 홀(110)을 형성하는 것이 가능하게 되어, 홈(105) 바로 밑의 드리프트 영역(102) 내에 다이오드가 형성된 저손실의 반도체 장치를 제어성 좋게 형성할 수 있다.
(실시 형태 2)
도 3은 본 발명의 실시 형태 2에 따른 반도체 장치의 구성을 도시하는 단면도이다.
이 실시 형태 2에 있어서의 실시 형태 1과 상이한 점은, 홈(105)의 저부에 애노드 영역(106)을 형성하고, 이 애노드 영역(106)이 드리프트 영역(102)을 구성하는 탄화규소와는 다른 이종재로 형성되어 있는 점이다. 그 밖의 구성 및 기본적인 동작은, 상기 실시 형태 1과 마찬가지이므로 여기서는 생략한다.
상기 실시 형태 1의 애노드 영역(106)은 홈(105) 바로 밑의 드리프트 영역(102) 내에 형성되어 있는 데 비해, 이 실시 형태 2의 애노드 영역(106)은 홈(105)의 저부에 형성되어 있다.
애노드 영역(106)을 구성하는 이종재로서는, 티타늄, 알루미늄, 니켈, 몰리브덴 등의 금속 재료, 또는 드리프트 영역(102)과 밴드 갭이 다른, 예를 들어 다결정 실리콘 등의 반도체 재료를 사용할 수 있다. 애노드 영역(106)을 금속 재료로 형성했을 경우에는, 애노드 영역(106)과 드리프트 영역(102)의 접합면에서는 쇼트키 접합이 형성되고, 양자로 쇼트키 다이오드를 구성한다. 이 쇼트키 다이오드는, 상기 실시 형태 1에서 설명한 PN 접합형의 다이오드와 마찬가지로 환류 전류를 흐르게 하는 기능을 갖고 있다.
한편, 쇼트키 다이오드는 유니폴라 다이오드이며, 실시 형태 1의 다이오드(바이폴라 다이오드)에 비해 역회복 전하를 억제한 저손실의 다이오드를 구성할 수 있다.
이어서, 다결정 실리콘으로 애노드 영역(106)을 형성할 때의 반도체 장치의 제조 방법을, 도 4A 내지 4C을 이용하여 설명한다. 또한, 도 4A에 도시하는 공정 이전의 공정에 대해서는 상기 실시 형태 1의 도 2a 내지 도 2b에 도시하는 공정과 마찬가지이다.
도 2b에 도시하는 공정이 종료된 후, 도 4A에 도시하는 공정에 있어서는, 상기 도 2c에 도시하는 공정과 마찬가지로 하여 마스크재(201)를 사용하여 홈(105)을 형성한다. 이때, 애노드 영역(106)을 형성하는 깊이가 도 2c와 마찬가지의 깊이로 하면, 도 2c에 도시하는 공정과 상이한 점은, 홈(105)의 깊이를 도 2c에 도시하는 공정에서 형성되는 깊이보다도 깊이 형성한다. 이는, 애노드 영역(106)은 상기 실시 형태 1에서는 홈(105) 바로 밑의 드리프트 영역(102)에 형성하고 있는 데 비해, 이 실시 형태 2에서는 홈(105) 내의 저부에 형성하기 때문이다.
이어서, 도 4B에 도시하는 공정에 있어서는, 적어도 홈(105) 내에 충전되도록 다결정 실리콘(401)을 전체면에 퇴적 형성한다. 퇴적 방법으로서는 일반적인 저압 CVD법을 사용할 수 있다.
이어서, 도 4C에 도시하는 공정에 있어서는, 퇴적 형성한 다결정 실리콘(401)을 전체면 에치 백하여, 상기 도 4A에 도시하는 공정에서 사용한 마스크재(201), 및 홈(105)의 저부 이외의 다결정 실리콘(401)을 선택적으로 제거한다. 이것에 의해, 홈(105)의 저부에 다결정 실리콘(401)의 이종재로 이루어지는 애노드 영역(106)을 형성한다.
이후의 공정에 대해서는, 상기 실시 형태 1의 도 2e에 도시하는 공정 이후와 마찬가지이므로 여기서는 생략한다.
이와 같이, 상기 실시 형태 2에 있어서는, 홈(105)의 저부에 상기 실시 형태 1과 마찬가지의 기능을 갖는 애노드 영역(106)을 형성하고 있으므로, 실시 형태 1에서 얻어지는 효과와 마찬가지의 효과를 얻을 수 있다.
또한, 이 실시 형태 2에서는, 드리프트 영역(102)의 탄화규소와는 다른 이종재로 애노드 영역(106)을 형성함으로써, 애노드 영역(106)과 드리프트 영역(102) 사이에서 유니폴라형의 다이오드를 구성하고 있다. 유니폴라 다이오드는, 상기 실시 형태 1의 다이오드(바이폴라 다이오드)에 비해 역회복 전하를 억제할 수 있다. 이것에 의해, 저손실의 다이오드를 구비한 반도체 장치를 제공할 수 있다.
또한, 다결정 실리콘으로 애노드 영역(106)을 형성하고 있다. 이것에 의해, 애노드 영역(106)과 드리프트 영역(102)의 접합면에서, 밴드 갭이 다른 반도체의 접합에 의한 헤테로 접합을 형성한다. 그 결과, 다결정 실리콘으로 이루어지는 애노드 영역(106)을 애노드로 하고, 탄화규소의 드리프트 영역(102)을 캐소드로 하는 헤테로 접합형의 다이오드를 구성하고 있다. 탄화규소로 형성되는 헤테로 접합 다이오드는, 예를 들어 일본 특허 제4211642호의 특허문헌에 기재되어 있는 바와 같이, 유니폴라 다이오드로서 동작한다. 이로 인해, 상기 실시 형태 1의 다이오드에 비해 역회복 전하를 억제하는 것이 가능하게 되어, 저손실의 다이오드를 구비한 반도체 장치를 제공할 수 있다.
다결정 실리콘으로 애노드 영역(106)을 형성함으로써, 금속이나 합금으로 형성하는 경우에 비해 게이트 절연막(107)에의 금속 오염을 억제하여, 계면 준위가 증가하는 것을 억제할 수 있다. 이것에 의해, MOSFET의 온 저항이 증가하는 것을 억제하여, 저손실의 반도체 장치를 제공할 수 있다.
다결정 실리콘을 산화시킴으로써 실리콘 산화막을 형성할 수 있다. 이것에 의해, 열산화로 게이트 절연막(107)을 형성했을 경우에, 게이트 절연막(107)의 측면과 저면을 같은 실리콘 산화막으로 형성할 수 있다. 그 결과, 게이트 절연막(107)을 형성하는 재료의 불연속에 의한 전계 집중을 억제하는 것이 가능하게 되어, 신뢰성이 높은 반도체 장치를 제공할 수 있다.
(실시 형태 3)
도 5 내지 도 8은 본 발명의 실시 형태 3에 따른 반도체 장치의 평면 방향(반도체 기판의 주면 방향)의 레이아웃을 도시하는 평면도이다.
도 5 내지 도 8은 도 1에 도시하는 반도체 장치의 소스 전극(112)을 제거한 상태를 위에서 본 도면이며, 도 5의 A-A 선을 따른 단면이 도 1에 도시하는 단면에 상당한다. 도 5 내지 도 8에 도시하는 레이아웃 예에서는, 홈(105)에 형성된 콘택트 홀(110)이 단속적(이산적)으로 배열되어 있다. 여기서, 도 5 내지 도 8에 있어서, 반도체 기판(101)의 평면(주면)에 대하여 지면의 횡방향을 X 방향으로 하고, 종방향을 Y 방향으로 하여 이하에 설명한다.
도 5에 도시하는 구성에서는, 홈(105)은 반도체 기판(101)의 평면(주면)에 있어서의 Y 방향으로 연속적(직선 형상)으로 형성되고, X 방향으로 복수 병행하여 이산적으로 배치되어 있다. 홈(105) 내에 형성된 콘택트 홀(110)은 각각의 홈(105)에 대하여 이산적으로 배치되어 있다. 인접하는 홈(105)에 형성된 콘택트 홀(110)은 X 방향으로 직선 형상으로 배치되어 있다. 콘택트 홀(110)이 형성되어 있는 부분에 있어서의 홈(105)의 폭(W1)은 콘택트 홀(110)이 형성되어 있지 않은 부분에 있어서의 홈(105)의 폭(W2)보다도 크게(W1>W2) 형성되어 있다.
이와 같은 구성을 채용함으로써, 상기 실시 형태 1, 2에서 얻어지는 효과에 더하여, 홈-콘택트 홀 간 거리(L1)를 사양 등에서 미리 정해진 값을 유지하면서 홈(105) 주위의 길이(트랜지스터의 채널 폭)를 길게 하는 것이 가능하게 된다. 이것에 의해, MOSFET의 온 저항을 저감시키는 것이 가능하게 되어, 저손실의 반도체 장치를 제공할 수 있다. 여기서, 홈-콘택트 홀 간 거리(L1)는 홈(105)의 측면과 콘택트 홀(110)의 측면 간의 거리이다.
도 6에 도시하는 구성은, 도 5에 도시하는 구성에 비해 인접하는 각각의 홈(105)에 형성된 콘택트 홀(110)을 번갈아(비대향으로) 배치하고 있다. 그 외에는 도 5의 구성과 마찬가지이다.
이와 같은 구성을 채용함으로써, 도 5에 도시하는 구성에 비해, 게이트 전극 간 거리(L2)를 상기 도 5에 도시하는 구성과 마찬가지로 하고, 게이트 피치(L3)를 도 5에 도시하는 구성에 비해 단축하는 것이 가능하게 된다. 이것에 의해, 도 5에 도시하는 구성에 비해, 반도체 장치의 집적도를 가일층 높일 수 있다. 또한, MOSFET의 온 저항을 저감시키는 것이 가능하게 되어, 저손실의 반도체 장치를 제공할 수 있다. 여기서, 도 5, 도 6에 도시한 바와 같이, 게이트 전극 간 거리(L2)는 인접하는 홈(105)에 형성된 게이트 전극(108) 간의 거리이며, 게이트 피치(L3)는 인접하는 홈(105)의 중심 간의 거리이다.
도 7에 도시하는 구성에서는, 홈(105)을 메쉬(그물눈) 형상으로 형성하고 있다. 이 그물눈은, 도 7에 도시한 바와 같이 1개의 그물눈이 사각형의 형상이다. 콘택트 홀(110)은 그물눈 각각의 교점[종횡의 홈(105)이 교차하는 부분]에 배치되어 있다.
이와 같은 구성을 채용함으로써, 홈-콘택트 홀 간 거리(L1)를 사양 등으로 미리 정해진 값을 유지하면서 그물눈의 밀도를 높이는 것이 가능하게 된다. 이것에 의해, 반도체 장치의 집적도를 높일 수 있다. 또한, MOSFET의 온 저항을 저감하는 것이 가능하게 되어, 저손실의 반도체 장치를 제어성 좋게 형성할 수 있다.
도 8에 도시하는 구성에서는, 상기 도 7과 마찬가지로 홈(105)을 메쉬(그물눈) 형상으로 형성하고 있지만, 도 7과 상이한 점은, 도 8에 도시한 바와 같이 1개의 그물눈이 육각형의 형상이다. 콘택트 홀(110)은 그물눈 각각의 정점[홈(105)이 교차하는 부분]에 배치되어 있다.
이와 같은 구성을 채용함으로써, 홈-콘택트 홀 간 거리(L1)를 사양 등으로 미리 정해진 값을 유지하면서 그물눈의 밀도를 높이는 것이 가능하게 된다. 이것에 의해, 반도체 장치의 집적도를 높일 수 있다. 또한, MOSFET의 온 저항을 저감하는 것이 가능하게 되어, 저손실의 반도체 장치를 제어성 좋게 형성할 수 있다.
또한, 상기에서는, 1개의 그물눈의 형상이 사각형, 육각형을 예시했지만, 다른 다각형이나 원형이어도 상관없다. 그 경우, 콘택트 홀(110)은 다각형의 정점, 원형의 주위를 따라 배치할 수 있다.
(실시 형태 4)
도 9 내지 도 11은 본 발명의 실시 형태 4에 따른 반도체 장치의 평면 방향(반도체 기판의 주면 방향)의 레이아웃을 도시하는 평면도이다.
도 9 내지 도 11은 도 1에 도시하는 반도체 장치의 소스 전극(112)을 제거한 상태를 위에서 본 도면이다. 상기 도 5 내지 도 8에서는 콘택트 홀(110)이 이산적으로 배치되어 있는 데 비해, 도 9 내지 도 11에 도시하는 레이아웃 예에서는, 콘택트 홀(110)이 연속적으로 형성되어 있다.
도 9에 도시하는 구성에서는, 콘택트 홀(110)은 지면의 종방향으로 형성된 홈(105) 내를 따라 직선 상에 형성되어 있다.
이와 같은 구성을 채용함으로써, 콘택트 홀(110)이 연속하여 형성되므로, 애노드 영역(106)은 그 바로 위에서 연속하여 콘택트 홀(110)에 매립된 소스 전극(112)과 접속하는 것은 가능하게 된다. 이것에 의해, 애노드 영역(106)과 소스 전극(112)의 접속 면적이 증가하여, 양자를 저저항으로 접속할 수 있다. 이 결과, 다이오드의 온 저항을 저감시킨 저손실의 반도체 장치를 제공할 수 있다.
도 10에 도시하는 구성에서는, 홈(105)이 상기 도 7에 도시한 바와 마찬가지로 그물눈이 사각형의 그물눈 형상으로 형성되고, 이 그물눈 형상의 홈(105) 내를 따라 콘택트 홀(110)도 연속적으로 그물눈 형상으로 형성되어 있다.
도 11에 도시하는 구성에서는, 홈(105)이 상기 도 8에 도시한 바와 마찬가지로 그물눈이 육각형의 그물눈 형상으로 형성되고, 이 그물눈 형상의 홈(105) 내를 따라 콘택트 홀(110)도 연속적으로 그물눈 형상으로 형성되어 있다.
이와 같은 구성을 채용함으로써, 콘택트 홀(110)이 연속하여 형성되므로, 애노드 영역(106)은 그 바로 위에서 연속하여 콘택트 홀(110)에 매립된 소스 전극(112)과 접속하는 것은 가능하게 된다. 이것에 의해, 애노드 영역(106)과 소스 전극(112)의 접속 면적이 증가하여, 양자를 저저항으로 접속할 수 있다. 이 결과, 다이오드의 온 저항을 저감시킨 저손실의 반도체 장치를 제공할 수 있다.
이상, 상기 각 실시 형태 1 내지 4에 있어서, 반도체 장치의 단면도에 있어서는 단위 셀에 대하여 도시하고 있지만, 단위 셀을 집합시켜 반복된 병렬 접속 구조로 되어 있어도 된다. 또한, 장치의 최외주부에는 가드 링이나 종단부 구조로 이루어지는 전해 완화 구조를 구비하도록 해도 된다.
본 출원은, 2011년 4월 19일에 출원된 일본 특허 출원 제2011-092962호에 기초하는 우선권을 주장하고 있으며, 이 출원의 내용이 참조에 의해 본 발명의 명세서에 포함된다.
본 발명에 따르면, 게이트 전극이 형성된 홈의 저부 또는 홈 바로 밑의 드리프트 영역 내에 애노드 영역이 형성되므로, 게이트 전극에 대하여 다이오드를 기판의 수직 방향으로 형성할 수 있다. 이 결과, 반도체 기판에 있어서의 소자의 면적 효율을 향상시켜, 집적도를 높일 수 있다.

Claims (12)

  1. 반도체 기판과,
    상기 반도체 기판의 한쪽 주면 상에 형성된 제1 도전형의 드리프트 영역과,
    상기 드리프트 영역 내에 형성된 제2 도전형의 웰 영역과,
    상기 웰 영역 내에 형성된 제1 도전형의 소스 영역과,
    상기 소스 영역 및 상기 웰 영역을 관통하여 상기 드리프트 영역에 이르는 깊이의 홈과,
    게이트 절연막을 개재하여 상기 홈의 측부에 형성된 게이트 전극과,
    상기 웰 영역 및 상기 소스 영역에 접속된 소스 전극과,
    상기 반도체 기판의 다른 쪽 주면에 접속된 드레인 전극과,
    상기 게이트 전극 상에 형성되고 상기 게이트 전극을 피복하는 층간 절연막과,
    상기 홈의 저부 또는 상기 홈 바로 밑의 상기 드리프트 영역 내에 형성된 애노드 영역과,
    상기 홈 내에 상기 애노드 영역에 이르는 깊이로 형성된 콘택트 홀과,
    상기 콘택트 홀의 내벽 측면에 상기 게이트 전극과 접하여 형성된 내벽 절연막을 갖고,
    상기 소스 전극은, 상기 내벽 절연막을 개재하여 상기 콘택트 홀에 매설되고, 상기 내벽 절연막으로 상기 게이트 전극과 절연된 상태에서 상기 애노드 영역과 전기적으로 접속되어 있는
    것을 특징으로 하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 애노드 영역은, 상기 드리프트 영역 내에 제2 도전형의 영역으로서 형성되고, 상기 드리프트 영역과의 접합면으로 상기 드리프트 영역을 캐소드로 하는 PN 접합형의 다이오드를 구성하는
    것을 특징으로 하는, 반도체 장치.
  3. 제1항에 있어서,
    상기 애노드 영역은, 상기 홈의 저부에 상기 드리프트 영역의 재료와는 다른 이종재로 형성되고, 상기 드리프트 영역과의 접합면으로 유니폴라형의 다이오드를 구성하는
    것을 특징으로 하는, 반도체 장치.
  4. 제3항에 있어서,
    상기 애노드 영역은, 상기 드리프트 영역과 밴드 갭이 다른 반도체로 형성되어 있는
    것을 특징으로 하는, 반도체 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 콘택트 홀은, 상기 반도체 기판의 주면 방향에 대하여 상기 홈 내에 이산적으로 복수 형성되고, 상기 콘택트 홀이 형성된 부분의 상기 홈의 폭은, 상기 콘택트 홀이 형성되어 있지 않은 부분의 상기 홈의 폭보다도 넓은
    것을 특징으로 하는, 반도체 장치.
  6. 제5항에 있어서,
    상기 홈은, 상기 반도체 기판의 주면 방향에 대하여 직선 형상으로 복수 개 형성되고, 상기 콘택트 홀은, 상기 반도체 기판의 주면 방향에 대하여 상기 홈 내에 이산적으로 복수 형성되며, 인접하는 상기 홈에 형성된 상기 콘택트 홀은, 번갈아 비대향으로 배치 형성되어 있는
    것을 특징으로 하는, 반도체 장치.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 홈은, 상기 반도체 기판의 주면 방향에 대하여 그물눈 형상으로 형성되고, 상기 콘택트 홀은, 상기 홈의 그물눈의 교점에 이산적으로 복수 배치 형성되어 있는
    것을 특징으로 하는, 반도체 장치.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 홈은, 상기 반도체 기판의 주면 방향에 대하여 직선 형상으로 형성되고, 상기 콘택트 홀은, 상기 홈 내를 따라 직선 형상으로 형성되어 있는
    것을 특징으로 하는, 반도체 장치.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 홈은, 상기 반도체 기판의 주면 방향에 대하여 그물눈 형상으로 형성되고, 상기 콘택트 홀은, 상기 홈 내를 따라 그물눈 형상으로 형성되어 있는
    것을 특징으로 하는, 반도체 장치.
  10. 반도체 기판의 한쪽 주면 상에 제1 도전형의 드리프트 영역을 형성하는 제1 공정과,
    상기 드리프트 영역 내에 제2 도전형의 웰 영역을 형성하는 제2 공정과,
    상기 웰 영역 내에 제1 도전형의 소스 영역을 형성하는 제3 공정과,
    상기 소스 영역 및 상기 웰 영역을 관통하여 상기 드리프트 영역에 이르는 깊이의 홈을 형성하는 제4 공정과,
    절연막을 개재하여 상기 홈 내에 게이트 전극을 형성하는 제5 공정과,
    상기 홈의 저부 또는 상기 홈 바로 밑의 상기 드리프트 영역 내에, 상기 드리프트 영역을 캐소드로 하는 다이오드의 애노드 영역을 형성하는 제6 공정과,
    상기 게이트 전극에 상기 애노드 영역의 표면을 노출시키는 콘택트 홀을 형성하는 제7 공정과,
    내벽 절연막으로 상기 게이트 전극과 절연된 상태에서 상기 애노드 영역과 전기적으로 접속되는 소스 전극을 상기 콘택트 홀에 매설 형성하는 제8 공정
    을 갖는 것을 특징으로 하는, 반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 게이트 전극의 상면을 피복하는 절연막을 형성하는 공정을 구비하고,
    상기 게이트 전극의 상면을 피복하는 절연막의 두께는, 상기 콘택트 홀의 저면에 형성되고 상기 콘택트 홀을 형성하는 제7 공정에서 선택적으로 제거되는 절연막의 두께보다도 두껍게 형성하는
    것을 특징으로 하는, 반도체 장치의 제조 방법.
  12. 제10항 또는 제11항에 있어서,
    상기 제7 공정은, 상기 콘택트 홀의 저부에 형성된 절연막을 선택적으로 제거하는 공정을 포함하고, 이방성 에칭에 의해 상기 내벽 절연막을 남긴 상태에서 자기 정합적으로 상기 콘택트 홀 저부의 상기 절연막을 제거하는
    것을 특징으로 하는, 반도체 장치의 제조 방법.
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