CN109219869B - 半导体装置 - Google Patents

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Abstract

一种半导体装置，其具备：衬底；第一导电型的漂移区域，其形成于衬底的主面；第二导电型的阱区域，其形成于漂移区域的主面；第一导电型的源极区域，其形成于阱区域；栅极槽，其从漂移区域的主面沿垂直方向形成，与源极区域、阱区域及漂移区域相接；第一导电型的漏极区域，其形成于漂移区域的主面；栅电极，其经由栅极绝缘膜形成于栅极槽的表面；第二导电型的保护区域，其形成于栅极绝缘膜的与漏极区域相对的面；第二导电型的连接区域，其与阱区域和保护区域相接而形成。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
在专利文献1中公开有形成沟道的阱区域、源极区域及漏极区域从漂移 区域表面沿垂直方向在漂移区域内形成的半导体装置。该半导体装置通过使 用杂质浓度比漂移区域低的衬底和端部延伸至衬底的阱区域，能够降低阱区 域的电场集中，提高耐压性。
专利文献1：(日本)特开2001－274398号公报
在专利文献1记载的半导体装置中，在要求更高的耐压性的情况下，为 了缓和栅电极与漂移区域之间的电场集中，可形成与漂移区域不同的导电型 的保护区域。为了将保护区域的电位设为与源极同电位，可经由接触孔使金 属配线与保护区域的表面连接。该情况下，需要用于向保护区域连接的区域， 因此，存在元件的尺寸大型化的可能性。
发明内容
鉴于上述问题点，本发明的目的在于提供一种能够不大型化而提高耐压 性的半导体装置。
本发明一方面的半导体装置具备：衬底；第一导电型的漂移区域，其形 成于衬底的主面；第二导电型的阱区域，其形成于漂移区域的主面；第一导 电型的源极区域，其形成于阱区域；栅极槽，其从漂移区域的主面沿垂直方 向形成，与源极区域、阱区域及漂移区域相接；第一导电型的漏极区域，其 形成于漂移区域的主面；栅电极，其经由栅极绝缘膜形成于栅极槽的表面； 第二导电型的保护区域，其形成于栅极绝缘膜的与漏极区域相对的面；第二 导电型的连接区域，其与阱区域和保护区域相接而形成。
根据本发明的一方面，能够提供一种不大型化而使耐压性提高的半导体 装置。
附图说明
图1是说明本发明第一实施方式的半导体装置的立体图；
图2A是与图1对应的俯视图；
图2B是从图1的A－A方向观察的剖视图；
图2C是从图1的B－B方向观察的剖视图；
图3是说明本发明第一实施方式的第一变形例的半导体装置的立体图；
图4是用于说明本发明第一实施方式的第一变形例的半导体装置的制造 方法的立体图；
图5是用于说明本发明第一实施方式的第一变形例的半导体装置的制造 方法的接着图4的立体图；
图6是用于说明本发明第一实施方式的第一变形例的半导体装置的制造 方法的接着图5的立体图；
图7是用于说明本发明第一实施方式的第一变形例的半导体装置的制造 方法的接着图6的立体图；
图8是从图7的A－A方向观察的剖视图；
图9是用于说明本发明第一实施方式的第一变形例的半导体装置的制造 方法的接着图7及图8的立体图；
图10是与图9对应的俯视图；
图11是用于说明本发明第一实施方式的第一变形例的半导体装置的制 造方法的接着图9及图10的立体图；
图12是说明本发明第一实施方式的第二变形例的半导体装置的立体图；
图13是与图12对应的俯视图；
图14是从图12的A－A方向观察的剖视图；
图15是说明本发明第二实施方式的半导体装置的立体图；
图16是从图15的A－A方向观察的剖视图；
图17是说明本发明第二实施方式的第一变形例的半导体装置的立体图；
图18是用于说明本发明第二实施方式的第一变形例的半导体装置的制 造方法的立体图；
图19是用于说明本发明第二实施方式的第一变形例的半导体装置的制 造方法的接着图18的立体图；
图20是用于说明本发明第二实施方式的第一变形例的半导体装置的制 造方法的接着图19的立体图；
图21是用于说明本发明第二实施方式的第一变形例的半导体装置的制 造方法的接着图20的立体图；
图22是从图21的A－A方向观察的剖视图；
图23是用于说明本发明第二实施方式的第一变形例的半导体装置的制 造方法的接着图21及图22的立体图；
图24是从图23的A－A方向观察的剖视图；
图25是用于说明本发明第二实施方式的第一变形例的半导体装置的制 造方法的接着图23及图24的立体图；
图26是从图25的A－A方向观察的剖视图；
图27是用于说明本发明第二实施方式的第一变形例的半导体装置的制 造方法的接着图25及图26的立体图；
图28是与图27对应的俯视图；
图29是用于说明本发明第二实施方式的第一变形例的半导体装置的制 造方法的接着图27及图28的立体图；
图30是说明本发明第二实施方式的第二变形例的半导体装置的立体图；
图31是从图30的A－A方向观察的剖视图；
图32是说明本发明第二实施方式的第二变形例的半导体装置的制造方 法的立体图；
图33是从图32的A－A方向观察的剖视图。
标记说明
1：衬底
2：阱区域
3：源极区域
4：漂移区域
5：漏极区域
6：栅极绝缘膜
7：栅电极
8：栅极槽
15：源电极
16：漏电极
17：保护区域
18：连接区域
具体实施方式
以下，参照附图说明本发明的第一及第二实施方式。在附图的记载中， 对相同或类似的部分标注相同或类似的标记并省略重复的说明。但是，附图 是示意的图，有时各尺寸的关系或比率等与实际不同。另外，在附图相互之 间也包含相互的尺寸的关系或比率不同的部分。另外，以下所示的实施方式 是示例用于将本发明的技术思想具体化的装置及方法的方式，本发明的技术 思想没有将构成零件的材质、形状、构造、配置等特定为下述的方式。
另外，在以下的实施方式中，“第一导电型”和“第二导电型”是相互相 反的导电型。即，若第一导电型为n型，则第二导电型为p型，若第一导电 型为p型，则第二导电型为n型。在以下的说明中，说明第一导电型为n型， 第二导电型为p型的情况，但也可以为第一导电型为p型，第二导电型为n 型。在切换n型和p型的情况下，施加电压的极性也翻转。
(第一实施方式)
图1是示意性表示本发明第一实施方式的半导体装置的构成的立体图。 图2A是与图1对应的俯视图。图2B是从图1的A－A方向观察的剖视图。 图2C是从图1的B－B方向观察的剖视图。在第一实施方式中，作为多个半 导体元件示例地说明具有三个金属氧化膜半导体场效应晶体管(MOSFET) 的半导体装置。半导体元件还可以分别在平面上的2轴方向(X轴方向及Z 轴方向)排列多个。此外，在图1中，为了容易理解，省略了电极的配线的 图示。
如图1及图2A～图2C所示，第一实施方式的半导体装置具备：衬底1、 阱区域2、源极区域3、漂移区域4、漏极区域5、栅极绝缘膜6、栅电极7、 栅极槽8、源电极15、漏电极16、保护区域17、连接区域18。
衬底1例如是由半绝缘体或绝缘体构成的平板。这里，绝缘体是指片状 电阻为数kΩ/□以上的衬底，半绝缘体是指片状电阻为数十Ω/□以上的衬底。 作为衬底1的材料，例如可使用碳化硅(SiC)。在第一实施方式中，对衬底1 由作为绝缘体的SiC构成的情况进行说明。衬底1例如具有数十μm～数百μm 左右的厚度。
漂移区域4是形成于衬底1的一主面(下称“第一主面”)的n－型的区 域。漂移区域4的杂质浓度比衬底1高，例如为1×1014cm-3～1×1018cm-3左 右。漂移区域4由与衬底1相同的材料构成，例如在衬底1由SiC构成的情 况下，为由SiC构成的外延生长层。漂移区域4例如具有数μm～数十μm左 右的厚度。
阱区域2是在漂移区域4内从漂移区域4的与衬底1相接的主面(下称 “第一主面”)的相反侧的主面(下称“第二主面”)沿着漂移区域4的第二 主面的垂直方向(Y轴方向)延伸至漂移区域4的第一主面的p型的区域。 这里，“阱区域2的端部”是指阱区域2中的与漂移区域4的第一主面平行的 底面和与漂移区域4相对的端面相交的部分。阱区域2的底面可以比漂移区 域4的第一主面高，也可以比漂移区域4的第一主面低。阱区域2沿着相对 于漂移区域4的第二主面平行的一方向(Z轴方向)延伸设置。阱区域2的 杂质浓度例如为1×1015cm-3～1×1019cm-3左右。
源极区域3在阱区域2内从漂移区域4的第二主面沿着漂移区域4的第 二主面的垂直方向(Y轴方向)延伸设置。源极区域3沿着与漂移区域4的 第二主面平行的一方向(Z轴方向)与阱区域2平行地延伸设置。源极区域3 是与漂移区域4相同的导电型。源极区域3的杂质浓度比漂移区域4高，例 如为1×1018cm-3～1×1021cm-3左右。
源极区域3及阱区域2分别与在露出的表面上形成的源电极15电连接， 相互为同电位。作为源电极15的材料，例如可使用含有镍(Ni)、钛(Ti) 或钼(Mo)等金属材料的导电体。此外，在图2A及图2C中，省略源电极 15的图示。
如图2B所示，栅极槽8是从漂移区域4的第二主面沿漂移区域4的第 二主面的垂直方向(Y轴方向)形成至漂移区域4的第一主面的槽。栅极槽8 与漂移区域4的第二主面平行，在与源极区域3及阱区域2的延伸设置方向 正交的方向(X轴方向)上，与源极区域3、阱区域2及漂移区域4相接而延 伸设置。栅极槽8的底面不需要与漂移区域4的第一主面一致，例如，也可 以比源极区域3的底面高，也可以与源极区域3的底面一致。栅极槽8在与 漂移区域4的第二主面平行且与延伸设置方向正交的方向(Z轴方向)上排 列多个。
栅极绝缘膜6形成于栅极槽8的整个表面。作为栅极绝缘膜6的材料， 例如可使用氧化硅膜(SiO2膜)等绝缘体。栅电极7在栅极槽8内至少形成 于栅极绝缘膜6的表面。即，栅电极7经由栅极绝缘膜6形成于栅极槽8的 表面。作为栅电极7的材料，例如可使用n型的多晶硅等导电体。
漏极区域5是在漂移区域4内与阱区域2分开形成的n+型的区域。漏 极区域5从漂移区域4的第二主面沿漂移区域4的第二主面的垂直方向(Y 轴方向)延伸至漂移区域4的第一主面。漏极区域5的深度也可以比漂移区 域4的厚度浅。漏极区域5沿着阱区域2及源极区域3的延伸方向(Z轴方 向)延伸设置。漏极区域5是与漂移区域4相同的导电型。漏极区域5的杂 质浓度比漂移区域4高且与源极区域3同程度，例如为1×1018cm-3～1× 1021cm-3左右。
漏极区域5与在露出的表面上形成的漏电极16电连接。作为漏电极16 的材料，例如可使用含有镍(Ni)、钛(Ti)或钼(Mo)等金属材料的导电体。 此外，在图2A及图2C中，省略漏电极16的图示。
保护区域17是在漂移区域4内形成于栅极绝缘膜6的与漏极区域5相对 的面的p型的区域。即，保护区域17形成为与栅极槽8的与漏极区域5相对 的端面的整个面相接。即，保护区域17的深度与栅极槽8的深度一致，保护 区域17的宽度与栅极槽8的宽度一致。此外，保护区域17及栅极槽8的宽 度是沿着漂移区域4的第二主面与主电流方向(X轴方向)正交的方向(Z 轴方向)上的宽度。保护区域17的杂质浓度例如为1×1015cm-3～1×1019cm-3左右。
连接区域18是在漂移区域4内与阱区域2和保护区域17相接而形成的 p型的区域。连接区域18从漂移区域4的第二主面形成至比栅极槽8的深度 浅的深度。连接区域18形成于在栅极槽8的延伸方向(X轴方向)上从阱区 域2的与漏极区域5相对的端面起至超过栅极槽8的与漏极区域5相对的端 面且未超过保护区域17的与漏极区域5相对的端面的位置的范围。即，连接 区域18与形成沿着栅极槽8的延伸方向(X轴方向)的侧面的栅极绝缘膜6 相接。连接区域18的杂质浓度比阱区域2高。连接区域18的杂质浓度例如 为1×1015cm-3～1×1019cm-3左右。
阱区域2及保护区域17通过连接区域18相互电连接。即，源极区域3、 阱区域2、源电极15、保护区域17及连接区域18相互电连接，相互为同电 位。
接着，对本发明第一实施方式的半导体装置的基本动作进行说明。
第一实施方式的半导体装置通过在以源电极15的电位为基准，向漏电极 16施加了正电位的状态下控制栅电极7的电位，从而作为晶体管起作用。即， 当栅电极7和源电极15间的电压成为规定的阈值以上时，在位于栅电极7侧 面的阱区域2形成成为沟道的反转层而成为接通状态，从漏电极16向源电极 15流过电流。具体而言，电子从源电极15向源极区域3流动，从源极区域3 经由沟道流入漂移区域4。进而，从漂移区域4流向漏极区域5，最后流向漏 电极16。
另一方面，当栅电极7与源电极15间的电压为规定阈值以下时，阱区域 2的反转层消失而成为关断状态，漏电极16及源电极15间的电流被切断。此 时，在漏极－源极间可施加数百V～数千V的高电压。
通常，栅极－漏极间的电压通过与漏极区域相对的栅极绝缘膜和在漂移 区域扩展的耗尽层来承受。此时的电场集中在栅极绝缘膜与漂移区域之间的 界面。栅极绝缘膜通常为数十nm左右，因此，可能产生绝缘破坏。
根据第一实施方式的半导体装置，由于具备与源极区域3同电位的保护 区域17，当向漏极区域5施加大电压时，耗尽层在保护区域17扩展。此时， 栅电极7与漏极区域5之间的电压通过与漏极区域5相对的栅极绝缘膜6、保 护区域17内的耗尽层、漂移区域4内的耗尽层来承受。其中，电场最大的是 保护区域17和漂移区域4的接合界面，因此，保护区域17能够保护栅极绝 缘膜6免受绝缘破坏，并能够提高耐压。
另外，根据第一实施方式的半导体装置，由于具备与阱区域2和保护区 域17相接，与阱区域2及保护区域17相同的导电型的连接区域18，因此， 能够将源极区域3和保护区域17电连接。因此，由于不需要用于与保护区域 17连接的金属配线及接触孔，保护区域17的表面不需要比接触孔宽。因此， 元件尺寸不会大型化，能够在单位面积内形成的元件数也不会减少。
另外，根据第一实施方式的半导体装置，由于不需要增加保护区域17的 表面面积，保护区域17的宽度不比栅极槽8的宽度宽。假设在保护区域17 具有比栅极槽8宽的宽幅的情况下，妨碍主电流从接通状态时的漏极区域5 向源极区域3的流动，每单位面积的接通电阻可增加。在第一实施方式的半 导体装置中，每单位面积的接通电阻不增加，能够通过保护区域17保护栅极 绝缘膜6。
另外，根据第一实施方式的半导体装置，由于连接区域18的杂质浓度比 阱区域2高，因此，能够降低连接区域18的电阻，能够提高导电性。由此， 第一实施方式的半导体装置中，源极区域3和保护区域17的电位容易固定， 能够降低产生误动作的可能性。
另外，根据第一实施方式的半导体装置，由于衬底1由绝缘体或半绝缘 体构成，阱区域2的端部与衬底1相接，能够降低阱区域2端部的电场集中， 能够进一步提高耐压。
另外，根据第一实施方式的半导体装置，衬底1和漂移区域4由相互相 同的材料形成，因此，能够减少产生由应力引起的翘曲的可能性，可提高元 件的可靠性。
(第一变形例)
图3是说明本发明第一实施方式的第一变形例的半导体装置的立体图。 第一实施方式的第一变形例的半导体装置在多个半导体元件和多个半导体元 件相互并联连接这一点上与上述的第一实施方式不同。在第一实施方式的第 一变形例中未说明的构成、作用及效果与上述第一实施方式基本相同，由于 重复，故而省略。
在第一实施方式的第一变形例中，多个阱区域2与漂移区域4的第二主 面平行，在与延伸设置方向(Z轴方向)正交的方向(X轴方向)上相互平 行且分开排列。在多个阱区域2内分别形成多个源极区域3。在多个阱区域2 分别之间，以与多个阱区域2各自分开的方式形成多个漏极区域5。
栅极槽8与漂移区域4的第二主面平行，在阱区域2的排列方向(X轴 方向)上，以与阱区域2的排列方向(X轴方向)上的两侧的漂移区域4相 接的方式延伸设置。即，栅极槽8贯通阱区域2及源极区域3。
保护区域17分别形成为与栅极槽8的与漏极区域5分别相对的两端面相 接。连接区域18分别形成在从阱区域2的排列方向(X轴方向)上的两端面 到与分别位于两侧的保护区域17相接的位置的范围内。
接着，参照图4～图11，对第一实施方式的第一变形例的半导体装置的 制造方法之一例进行说明。为了容易理解，图4～图11表示与图3的区域D 对应的并联连接的单位元件单元。
首先，如图4所示，准备衬底1。衬底1是由非掺杂的SiC构成的绝缘 性衬底，具有数十μm～数百μm左右的厚度。在该衬底1上形成n－型的SiC 外延层作为漂移区域4。在SiC中存在多个多晶型(多形结晶)，但这里作为 代表的4H进行说明。漂移区域4形成为例如杂质浓度为1×1014～1× 1018cm-3，厚度为数μm～数十μm。
接着，如图5所示，在漂移区域4形成p型的阱区域2、n+型的源极区 域3、n+型的漏极区域5、p型的保护区域17及p型的连接区域18。作为形 成顺序，优选首先形成阱区域2。然后，源极区域3及漏极区域5也可以同时 形成。在阱区域2、源极区域3、漏极区域5、保护区域17及连接区域18的 形成中使用离子注入法。
为了以离子注入的区域以外作为掩模，也可以通过以下的工序在漂移区 域4上形成掩模材料。作为掩模材料可使用氧化硅膜(SiO2膜)，作为堆积方 法可使用热化学气相沉积(热CVD)法或等离子体CVD法。接着，在掩模 材料上涂敷抗蚀剂，使用一般的光刻法等将抗蚀剂进行构图。将构图的抗蚀 剂作为掩模来使用，通过蚀刻选择性地除去掩模材料的一部分。作为蚀刻方 法，可使用使用了氢氟酸的湿式蚀刻或反应离子蚀刻(RIE)等的干式蚀刻。 接着，通过氧等离子体或硫酸等除去抗蚀剂。
然后，使用掩模材料作为掩模，在漂移区域4离子注入p型及n型杂质， 形成p型的阱区域2、保护区域17及连接区域18和n+型的源极区域3及漏 极区域5。作为p型杂质，例如能够使用铝(Al)或硼(B)。另外，作为n 型杂质，例如能够使用氮(N)。此时，通过在将基体温度加热至300℃～600℃ 左右的状态下进行离子注入，能够抑制在注入区域产生结晶缺陷。离子注入 后，通过例如使用了氢氟酸的湿式蚀刻将掩模材料除去。
接着，通过对离子注入的杂质进行热处理(退火)而将其活性化。作为 热处理温度，例如为1700℃左右，作为环境气体，适合使用氩(Ar)或氮(N2)。 另外，利用该方法形成的源极区域3及漏极区域5的杂质浓度优选为1× 1018cm-3～1×1021cm-3，且注入深度比漂移区域4的第一主面浅。另外，阱区 域2、保护区域17及连接区域18的杂质浓度优选为1×1015cm-3～1×1019cm-3。 阱区域2及保护区域17的注入深度也可以比漂移区域4的第一主面深，阱区 域2的端部达到衬底1内。连接区域18的注入深度比漂移区域4的第一主面 浅。例如在漂移区域4的厚度为1μm以上的情况下，注入能量也可以为MKeV 量级以上。
接着，如图6所示，为了在漂移区域4形成栅极槽8而形成掩模材料9。 作为掩模材料9，可使用与使用图5说明的工序中使用的掩模材料同样地将绝 缘膜进行构图的材料。接着，使用掩模材料9作为掩模形成栅极槽8。此外， 栅极槽8形成后的构造省略图示。作为形成栅极槽8的方法，优选使用RIE 等干式蚀刻法。这里，栅极槽8的深度形成为比源极区域3浅。形成栅极槽8 后将掩模材料9除去。例如，在掩模材料9为氧化硅膜的情况下，利用氢氟酸清洗除去掩模材料9。
接着，如图7及图8所示，形成栅极绝缘膜6及栅电极7。具体而言， 首先，通过热氧化法或沉积法在漂移区域4及栅极槽8的表面形成栅极绝缘 膜6。例如，在热氧化的情况下，通过将基体在氧环境中加热至1100℃左右 的温度，在基体接触到氧的全部部分形成氧化硅膜。形成栅极绝缘膜6后， 为了降低阱区域2与栅极绝缘膜6的界面的界面能级，也可以在氮、氩、一 氧化二氮(N2O)等环境中进行1000℃左右的退火。
然后，在栅极绝缘膜6的表面堆积成为栅电极7的材料。栅电极7的材 料可使用多晶硅。这里，对使用多晶硅形成栅电极7的方法进行说明。作为 多晶硅的堆积方法，也可以使用低压CVD法。通过多晶硅的堆积厚度设为比 栅极槽8的宽度的1/2大的值，可用多晶硅完全填埋栅极槽8。例如，在栅极 槽8的宽度为2μm的情况下，多晶硅的厚度比1μm厚。另外，多晶硅堆积后， 通过在950℃左右、三氯氧磷(POCl3)的环境中进行退火，能够形成n型的多晶硅，使栅电极7具有导电性。
接着，通过各向同性蚀刻或各向异性蚀刻将栅电极7的多晶硅蚀刻。蚀 刻量设定为在栅极槽8内残留多晶硅。例如，栅极槽8的宽度为2μm，以厚 度1.5μm堆积多晶硅的情况下，蚀刻量期望为1.5μm。此外，在蚀刻控制上， 在相对于多晶硅的厚度1.5μm为数％的过度蚀刻方面也没有问题。图7和图 8表示多晶硅蚀刻后的构造。此外，为了容易理解，在图7中，在形成栅极绝 缘膜6时省略在漂移区域4的表面形成的绝缘膜的图示，但实际上，如图8 所示，也可以在漂移区域4的表面形成绝缘膜。
接着，如图9及图10所示，形成层间绝缘膜10，形成电极用的接触孔 11。为了容易理解，在图10中省略层间绝缘膜10的图示，仅表示接触孔11 的位置。层间绝缘膜10通常优选氧化硅膜，作为堆积方法，能够使用热CVD 法或等离子体CVD法。堆积层间绝缘膜10后，在层间绝缘膜10上涂布抗蚀 剂，使用通常的光刻法将抗蚀剂构图(省略图示)。将构图的抗蚀剂设为掩模， 通过使用了氢氟酸等的湿式蚀刻或反应离子蚀刻(RIE)等干式蚀刻，选择性地除去层间绝缘膜10的一部分，将接触孔11开口。然后，利用氧等离子体 或硫酸等除去抗蚀剂。
接着，如图11所示，形成栅极配线12、源极配线13及漏极配线14。为 了容易理解，在图11中，省略漂移区域4、栅极配线12、源极配线13及漏 极配线14相互间的层间绝缘膜的图示。作为配线材料，可使用钛(Ti)、镍 (Ni)、钼(Mo)等金属材料。这里，对使用Ti形成栅极配线12、源极配线 13及漏极配线14的方法进行说明。首先，通过金属有机化合物化学气相淀积 (MOCVD)等堆积Ti。接着，使用抗蚀剂等作为掩模，进行Ti的选择蚀刻。 接着，堆积栅极配线12和源极配线13的层间绝缘膜，形成接触孔。层间绝 缘膜的堆积优选溅射法等，接触孔的形成可以与使用图9及图10说明的工序 同样地实施。接着，通过与栅极配线12的形成相同的方法堆积成为源极配线 13的金属材料并进行蚀刻。接着，堆积源极配线13和漏极配线14的层间绝 缘膜，形成接触孔，堆积漏极配线14的金属材料。图11表示形成漏极配线14后的半导体装置。经由以上的工序，完成图3所示的半导体装置。
根据第一实施方式的第一变形例的半导体装置的制造方法，能够实现图 3所示的可不大型化而提高耐压的半导体装置。
另外，根据第一实施方式的第一变形例的半导体装置，在主电流流动的 方向(X轴方向)上邻接的保护区域17和在保护区域17间夹着的漂移区域4 以规定的漏极电压以上完全耗尽。由此，能够进一步提高耐压性。
(第二变形例)
图12是说明本发明第一实施方式的第二变形例的半导体装置的立体图。 图13是与图12对应的俯视图。第一实施方式的第二变形例的半导体装置在 连接区域18与源电极15相接这一点上与上述的第一实施方式不同。在第一 实施方式的第二变形例中未说明的构成、作用及效果与上述的实施方式基本 上相同，由于重复，故而省略。
在第一实施方式的第二变形例中，源电极15与阱区域2及源极区域3的 上表面和连接区域18的上表面相接。源电极15和阱区域2、源极区域3及连 接区域18相互为同电位。源电极15在漂移区域4的第二主面上形成。在使 用图9及图10说明的工序中，通过在与连接区域18对应的区域也形成接触 孔11，能够不变更工艺而形成源电极15。
通常，p型的SiC的电阻率较大且难以固定电位。根据第一实施方式的 第二变形例的半导体元件，通过连接区域18与源电极15直接相接，容易固 定电位，并能够降低产生误动作的可能性。
另外，如图14所示，在第一实施方式的第二变形例中，连接区域18也 可以在比漂移区域4的第二主面深的位置与源电极15相接。在使用图9及图 10说明的工序中，在与连接区域18对应的区域也形成接触孔11后，通过与 栅极槽8同样的蚀刻形成比连接区域18的深度浅的槽，且在槽内堆积电极材 料，可形成该源电极15。
以在比连接区域18的上表面深的位置相接的方式形成的源电极15不仅 在底面上与连接区域18相接，而且在形成于连接区域18的槽的侧面也与连 接区域18相接，故而与连接区域18的接触面积大。因此，接触电阻降低， 更容易固定电位，可降低产生误动作的可能性。
(第二实施方式)
图15是说明本发明第二实施方式的半导体装置的立体图。图16是从图 15的A－A方向观察的剖视图。第二实施方式的半导体装置在连接区域18 与栅极绝缘膜6的底面相接而形成这一点上与上述的第一实施方式不同。在 以下的第二实施方式中未说明的构成、作用及效果与上述实施方式基本上相 同，由于重复，故而省略。在图15及图16中，为了容易理解，省略电极的 配线的图示。
在第二实施方式中，栅极槽8的深度比漂移区域4的深度浅。即，栅极 槽8的底面比漂移区域4的第一主面高。另外，连接区域18如图16所示， 与栅极绝缘膜6的与衬底1相对的底面相接而形成。连接区域18在栅极槽8 的延伸设置方向(X轴方向)上，从阱区域2的与漏极区域5相对的端面延 伸至与保护区域17的底部相接的位置。此外，连接区域18的宽度例如与栅 极槽8的宽度一致。即，连接区域18在漂移区域4内形成于除阱区域2及源 极区域3以外的栅极槽8及保护区域17的与衬底1相对的底面上。
接着，对本发明第二实施方式的半导体装置的基本动作进行说明。
第二实施方式的半导体装置与第一实施方式相同，以源电极15的电位为 基准，通过在对漏电极16施加正电位的状态下控制栅电极7的电位，作为晶 体管起作用。即，当栅电极7与源电极15间的电压为规定阈值以上时，在位 于栅电极7侧面的阱区域2内形成成为沟道的反转层并成为接通状态，电流 从漏电极16向源电极15流动。
另一方面，当栅电极7与源电极15间的电压为规定阈值以下时，阱区域 2的反转层消失而成为断开状态，漏电极16及源电极15间的电流被切断。这 时，可以在漏极－源极间施加数百V～数千V的高电压。
这样，在第二实施方式的半导体装置中，形成沟道的不是形成连接区域 18的栅极槽8之下而是位于栅电极7侧面的阱区域2。因此，连接区域18不 影响接通状态时的沟道宽度。
根据第二实施方式的半导体装置，通过具备与源极区域3同电位的保护 区域17，当对漏极区域5施加大电压时，在保护区域17内耗尽层扩展。此时， 栅电极7与漏极区域5之间的电压通过与漏极区域5相对的栅极绝缘膜6、保 护区域17内的耗尽层、漂移区域4内的耗尽层来承受。其中，电场最大的是 保护区域17与漂移区域4的接合界面，因此，保护区域17能够保护栅极绝 缘膜6免受绝缘破坏，能够提高耐压。
另外，根据第二实施方式的半导体装置，通过具备与阱区域2和保护区 域17相接，与阱区域2及保护区域17相同的导电型的连接区域18，能够将 源极区域3和保护区域17电连接。因此，不需要用于与保护区域17连接的 金属配线及接触孔，因此，保护区域17的表面不需要比接触孔宽。因此，元 件尺寸不会大型化，能够在单位面积内形成的元件数也不会减少。
另外，根据第二实施方式的半导体装置，无需增加保护区域17的表面面 积，因此，保护区域17的宽度不比栅极槽8的宽度宽。假如在保护区域17 具有比栅极槽8宽的宽度的情况下，阻碍主电流从接通状态时的漏极区域5 向源极区域3的流动，可增加每单位面积的接通电阻。第二实施方式的半导 体装置可以不增加每单位面积的接通电阻而通过保护区域17保护栅极绝缘膜 6。
另外，根据第二实施方式的半导体装置，通过具备与栅极绝缘膜6的底 面相接而形成的连接区域18，不妨碍主电流的流动。另外，连接区域18在接 通状态时形成反转层，因此，沟道宽度增加，能够降低接通电阻。
另外，根据第二实施方式的半导体装置，由于连接区域18的杂质浓度比 阱区域2高，因此，能够降低连接区域18的电阻，能够提高导电性。由此， 第二实施方式的半导体装置中，源极区域3和保护区域17的电位容易固定， 能够降低产生误动作的可能性。
另外，根据第二实施方式的半导体装置，由于衬底1由绝缘体或半绝缘 体构成，阱区域2的端部与衬底1相接，能够降低阱区域2端部的电场集中， 能够进一步提高耐压。
另外，根据第二实施方式的半导体装置，衬底1和漂移区域4由相互相 同的材料形成，因此，能够降低产生由应力引起的翘曲的可能性，提高元件 的可靠性。
(第一变形例)
图17是说明本发明第二实施方式的第一变形例的半导体装置的立体图。 第二实施方式的第一变形例的半导体装置在多个半导体元件和多个半导体元 件相互并联连接这一点上与上述第二实施方式不同。在第二实施方式的第一 变形例中未说明的构成、作用及效果与上述的第二实施方式基本上相同，由 于重复，故而省略。
在第二实施方式的第一变形例中，多个阱区域2与漂移区域4的第二主 面平行，在与延伸设置方向(Z轴方向)正交的方向(X轴方向)上相互平 行且分开排列。在多个阱区域2内分别形成多个源极区域3。在多个阱区域2 各自之间以分别与多个阱区域2分开的方式形成多个漏极区域5。
栅极槽8与漂移区域4的第二主面平行，在阱区域2的排列方向(X轴 方向)上，以与阱区域2的排列方向(X轴方向)两侧的漂移区域4相接的 方式延伸设置。即，栅极槽8贯通阱区域2及源极区域3。
保护区域17分别形成为与栅极槽8的分别与漏极区域5相对的两端面相 接。连接区域18在栅极槽8的下方分别形成于从阱区域2的排列方向(X轴 方向)的两端面至与分别位于两侧的保护区域17相接的位置的范围。
接着，参照图18～图29说明第二实施方式的第一变形例的半导体装置 的制造方法之一例。为了容易理解，图18～图29表示与图17的区域D对应 的并联连接的单位元件单元。
首先，如图18所示，准备衬底1。衬底1是由非掺杂的SiC构成的绝缘 性衬底，具有数十μm～数百μm左右的厚度。在该衬底1上形成n－型的SiC 外延层作为漂移区域4。在SiC中存在多个多晶型(多形结晶)，但这里作为 代表的4H进行说明。漂移区域4形成为例如杂质浓度为1×1014～1× 1018cm-3，厚度为数μm～数十μm。
接着，如图19所示，在漂移区域4形成p型的阱区域2、n+型的源极 区域3及n+型的漏极区域5。作为形成顺序，首先，优选先形成阱区域2。 然后，源极区域3及漏极区域5也可以同时形成。在阱区域2、源极区域3 及漏极区域5的形成时使用离子注入法。
为了将离子注入的区域以外遮挡，也可以通过以下的工序在漂移区域4 上形成掩模材料。作为掩模材料，可使用氧化硅膜(SiO2膜)，作为堆积方法， 可使用热CVD法或等离子体CVD法。接着，在掩模材料上涂布抗蚀剂，使 用通常的光刻法等将抗蚀剂进行构图。使用构图的抗蚀剂作为掩模，通过蚀 刻选择地除去掩模材料的一部分。作为蚀刻方法，可使用使用了氢氟酸的湿 式蚀刻或反应离子蚀刻(RIE)等干式蚀刻。接着，通过氧等离子体或硫酸等 除去抗蚀剂。
然后，使用掩模材料作为掩模，在漂移区域4离子注入p型及n型杂质， 形成p型的阱区域2和n+型的源极区域3及漏极区域5。作为p型杂质，例 如可使用铝(Al)或硼(B)。另外，作为n型杂质，例如可使用氮(N)。这 时，通过在将基体温度加热至300℃～600℃左右的状态下进行离子注入，能 够抑制在注入区域产生结晶缺陷。离子注入后，通过例如使用了氢氟酸的湿 式蚀刻除去掩模材料。
通过该方法形成的源极区域3及漏极区域5的杂质浓度优选为1× 1018cm-3～1×1021cm-3，注入深度比漂移区域4的第一主面浅。另外，阱区域 2的杂质浓度优选为1×1015cm-3～1×1019cm-3。阱区域2的注入深度比漂移区 域4的第一主面深，阱区域2的端部也可以达到衬底1内。例如漂移区域4 的厚度为1μm以上的情况下，注入能量也可以为MKeV量级以上。
接着，如图20所示，为了在漂移区域4形成栅极槽8，形成掩模材料9。 作为掩模材料9，可以使用与在使用图19说明的工序中使用的掩模材料同样 地对绝缘膜进行了构图的材料。
接着，如图21及图22所示，使用掩模材料9作为掩模形成栅极槽8。 作为形成栅极槽8的方法，优选使用RIE等干式蚀刻法。这里，栅极槽8的 深度形成得比源极区域3浅，但也可以形成得比源极区域3深。
接着，如图23及图24所示，接着使用掩模材料9作为掩模，通过自对 准形成p型的保护区域17及连接区域18。通过在与衬底1垂直的方向上进行 离子注入，以与栅极槽8的底面相接的方式，不产生错位而容易地形成连接 区域18。保护区域17通过在与图24所示的截面(X－Y平面)平行且相对 于衬底1具有一定的角度的方向上进行离子注入，可仅在栅极槽8的与漏极 区域5相对的端面上不产生错位而容易地形成。相对于此时的衬底1的角度 从注入深度的观点考虑，优选为1°～45°。作为p型杂质，例如可使用铝(Al) 或硼(B)。连接区域18的杂质浓度比阱区域2高，注入深度优选为数百nm 左右。此时，通过在将基体温度加热至300℃～600℃左右的状态下进行离子 注入，能够抑制在注入区域产生结晶缺陷。离子注入后，例如在掩模材料9 为氧化硅膜的情况下，通过氢氟酸清洗除去掩模材料9。
接着，通过将离子注入的杂质进行热处理(退火)而活性化。作为热处 理温度，例如为1700℃左右，作为环境气，可适合使用氩(Ar)或氮(N2)。 通过该活性化，形成阱区域2、源极区域3、漏极区域5、保护区域17及连接 区域18。
接着，如图25及图26所示，形成栅极绝缘膜6及栅电极7。具体而言， 首先，通过热氧化法或沉积法，在漂移区域4及栅极槽8的表面形成栅极绝 缘膜6。例如，在热氧化的情况下，通过将基体在氧环境中加热至1100℃左 右的温度，在基体与氧接触的所有部分形成氧化硅膜。形成栅极绝缘膜6后， 为了降低阱区域2与栅极绝缘膜6的界面的界面能级，也可以在氮、氩、一 氧化二氮(N2O)等环境中进行1000℃左右的退火。
然后，在栅极绝缘膜6的表面堆积成为栅电极7的材料。栅电极7的材 料可使用多晶硅。这里，对使用多晶硅形成栅电极7的方法进行说明。作为 多晶硅的堆积方法，也可使用减压CVD法。通过将多晶硅的堆积厚度设为比 栅极槽8的宽度的1/2大的值，能够利用多晶硅完全填埋栅极槽8。例如，在 栅极槽8的宽度为2μm的情况下，多晶硅的厚度比1μm厚。另外，在多晶硅 堆积后，通过在950℃左右，三氯氧磷(POCl3)的环境中进行退火，能够形 成n型的多晶硅，使栅电极7具有导电性。
接着，通过各向同性蚀刻或各向异性蚀刻对栅电极7的多晶硅进行蚀刻。 蚀刻量设定为在栅极槽8内残留多晶硅。例如，栅极槽8的宽度为2μm，以 厚度1.5μm堆积多晶硅的情况下，蚀刻量期望设为1.5μm。此外，在蚀刻控 制上，即使相对于多晶硅的厚度1.5μm为数％的过度蚀刻，也没有问题。图 25和图26表示多晶硅蚀刻后的构造。此外，为了容易理解，在图25中，省 略栅极绝缘膜6形成时在漂移区域4的表面形成的绝缘膜的图示，但实际上， 如图26所示，在漂移区域4的表面上也可以形成绝缘膜。
接着，如图27及图28所示，形成层间绝缘膜10，形成电极用的接触孔 11。为了容易理解，在图27中省略层间绝缘膜10的图示，仅表示接触孔11 的位置。层间绝缘膜10通常优选氧化硅膜，作为堆积方法，可使用热CVD 法或等离子体CVD法。堆积层间绝缘膜10后，在层间绝缘膜10上涂布抗蚀 剂，使用通常的光刻法将抗蚀剂进行构图(省略图示)。将构图的抗蚀剂作为 掩模，通过使用了氢氟酸等的湿式蚀刻或反应离子蚀刻(RIE)等干式蚀刻， 选择地除去层间绝缘膜10的一部分，将接触孔11开口。然后，利用氧等离 子体或硫酸等除去抗蚀剂。
接着，如图29所示，形成栅极配线12、源极配线13及漏极配线14。为 了容易理解，在图29中省略漂移区域4、栅极配线12、源极配线13及漏极 配线14相互间的层间绝缘膜的图示。作为配线材料，可使用钛(Ti)、镍(Ni)、 钼(Mo)等金属材料。这里对使用Ti形成栅极配线12、源极配线13及漏极 配线14的方法进行说明。首先，通过金属有机化合物化学气相淀积(MOCVD) 等堆积Ti。接着，使用抗蚀剂等作为掩模，进行Ti的选择蚀刻。然后，堆积 栅极配线12和源极配线13的层间绝缘膜，形成接触孔。层间绝缘膜的堆积 优选溅射法等，接触孔的形成可与使用图27及图28说明的工序同样地实施。 然后，通过与栅极配线12的形成相同的方法堆积成为源极配线13的金属材 料并进行蚀刻。接着，堆积源极配线13和漏极配线14的层间绝缘膜，形成 接触孔，堆积漏极配线14的金属材料。图29表示形成漏极配线14后的半导 体装置。经由以上的工序完成图17所示的半导体装置。
根据第二实施方式的第一变形例的半导体装置的制造方法，能够实现图 17所示的、可不大型化而提高耐压的半导体装置。
另外，根据第二实施方式的第一变形例的半导体装置，在主电流流动的 方向(X轴方向)上邻接的保护区域17和夹于保护区域17间的漂移区域4 在规定的漏极电压以上完全耗尽。由此，能够进一步提高耐压性。
(第二变形例)
图30是说明本发明第二实施方式的第二变形例的半导体装置的立体图。 图31是从图30的A－A方向观察的剖视图。第二实施方式的第二变形例的 半导体装置在保护区域17及连接区域18各自的至少一部分形成于衬底1内 部这一点上与上述的第二实施方式不同。在第二实施方式的第二变形例中未 说明的构成、作用及效果与上述的实施方式基本上相同，由于重复，故而省 略。
在第二实施方式的第二变形例中，栅极槽8的底面位于衬底1的第一主 面或衬底1内部。另外，阱区域2及漏极区域5的深度比漂移区域4的厚度 深。即，在与漂移区域4的第二主面垂直的方向(Y轴方向)上，阱区域2 及漏极区域5的端部延伸至衬底1的内部。同样，源极区域3的深度也可以 比漂移区域4的厚度深。连接区域18在衬底1的内部，形成在除阱区域2及 源极区域3以外的栅极槽8及保护区域17的与衬底1相对的底面上。由此， 连接区域18在衬底1内部将阱区域2和保护区域17电连接。
在制造如第二实施方式的第二变形例的半导体装置的情况下，如图32及 图33所示，使用掩模材料9作为掩模，以底面到达衬底1的第一主面或衬底 1内部的方式形成栅极槽8。作为形成栅极槽8的方法，适合使用RIE等干式 蚀刻法。然后，如使用图23及图24说明地，接着使用掩模材料9作为掩模 进行自对准，由此，可形成p型的保护区域17及连接区域18。通过在与衬底 1垂直的方向上进行离子注入，能够以在衬底1内部与栅极槽8的底面相接的 方式不产生错位而容易地形成连接区域18。通过在与图33所示的截面平行且 相对于衬底1具有一定角度的方向上进行离子注入，能够以一部分到达衬底1 内部的方式不产生错位而容易地形成保护区域17。此外，图32及图33所示 的构成与图21及图22所示的构成对应，使用图32及图33说明的工序与使 用图21及图22说明的工序对应。
根据第二实施方式的第二变形例的半导体装置，连接区域18的至少一部 分形成在由绝缘体或半绝缘体构成的衬底1内部。由此，连接区域18与漂移 区域4之间的接合容量降低，半导体装置的响应性提高，可实现高速动作。
另外，根据第二实施方式的第二变形例的半导体装置，保护区域17的至 少一部分形成在衬底1内部。由此，能够缓和保护区域17端部的电场集中， 能够进一步提高耐压。
另外，根据第二实施方式的第二变形例的半导体装置，通过衬底1和漂 移区域4由相互相同的材料形成，即使在将阱区域2或保护区域17形成得比 漂移区域4的厚度深的情况下，也能够通过1种p型杂质容易地形成。
(其他实施方式)
如上述，通过上述的实施方式记载了本发明，但不应理解为构成该公开 的一部分的阐述及附图限定本发明。根据该公开，本领域技术人员者清楚各 种代替实施方式、实施例及应用技术。
例如，在第一及第二实施方式中，说明了在由SiC构成的衬底1上制造 半导体装置的情况，但作为衬底1的材料不限于SiC。例如，作为衬底1的材 料，可使用带隙宽的半导体。作为带隙宽的半导体，例如可列举氮化镓(GaN)、 金刚石、氧化锌(ZnO)、氮化铝镓(AlGaN)等。
另外，在第一及第二实施方式中，说明了在栅电极7上使用n型多晶硅， 但也可以使用p型多晶硅。另外，栅电极7可以为其他半导体材料，也可以 为金属材料等其他导电材料。作为栅电极7的材料，例如可使用p型多晶碳 化硅或硅锗(SiGe)、铝(Al)等。同样，作为源电极15及漏电极16的材料， 可使用金属，也可使用半导体和金属的合金，还可以为除此以外的导体。
另外，在第一及第二实施方式中，说明了使用氧化硅膜作为栅极绝缘膜 6的情况，但也可以使用氮化硅膜，或者也可以使用氧化硅膜和氮化硅膜的层 积体。在栅极绝缘膜6为氮化硅膜的情况下，进行各向同性蚀刻时，能够通 过由例如160℃的热磷酸进行的清洗进行蚀刻。
另外，在第一及第二实施方式中，说明了通过外延生长形成漂移区域4 的情况，但也可以通过向SiC等的绝缘性衬底注入n型杂质而形成。
另外，在第一及第二实施方式中，衬底1也可以由杂质浓度比漂移区域 4低的n型半导体构成。由此，在半导体装置的接通状态时，电流在衬底1 内流动，由于电流路径增加，电流增加。在假设衬底1为p型半导体的情况 下，以电流路径在漂移区域4内缩小的方式使耗尽层扩展，因此，电流降低。 即，在衬底1为与漂移区域4相同的导电型的情况下，电流增加，损失降低。
另外，在第一及第二实施方式中，作为半导体装置之一例说明了 MOSFET，但显然本发明实施方式的半导体装置也能够适应于绝缘栅型双极 晶体管(IGBT)或闸流晶体管。
另外，在第一及第二实施方式中，“平行”、“垂直”、“正交”等表现不是 意味完全的拓扑(topology)，从光刻或其他的工艺上的理由考虑，也允许不 完全的拓扑。
除此之外，显然包含将上述各构成相互应用的构成等本发明在此未记载 的各种实施方式等。因此，本发明的技术的范围仅通过由上述说明合理得出 的权利要求保护范围中的发明的具体事项来规定。

Claims (10)

1.一种半导体装置，其具备：
衬底；
第一导电型的漂移区域，其形成于所述衬底的第一主面，杂质浓度比所述衬底高；
第二导电型的阱区域，其在所述漂移区域内从所述漂移区域的与所述衬底相接的第一主面相反侧的第二主面沿所述第二主面的垂直方向延伸设置；
第一导电型的源极区域，其在所述阱区域内，从所述第二主面沿所述垂直方向延伸设置；
栅极槽，其从所述第二主面沿所述垂直方向形成，在与所述第二主面平行的方向上与所述源极区域、所述阱区域及所述漂移区域相接而延伸设置；
第一导电型的漏极区域，其在所述漂移区域内，与所述阱区域分开而从所述第二主面沿所述垂直方向延伸设置；
栅极绝缘膜，其形成于所述栅极槽的表面；
栅电极，其形成于所述栅极绝缘膜的表面；
源电极，其与所述源极区域、所述阱区域电连接；
漏电极，其与所述漏极区域电连接，其特征在于，
所述半导体装置具有：
第二导电型的保护区域，其在所述漂移区域内，形成于所述栅极绝缘膜的与所述漏极区域相对的面；
第二导电型的连接区域，其在所述漂移区域内，与所述阱区域和所述保护区域相接而形成，
所述阱区域和所述保护区域通过所述连接区域相互电连接。
2.如权利要求1所述的半导体装置，其特征在于，
所述连接区域与所述栅极绝缘膜的与所述衬底相对的底面相接而形成。
3.如权利要求1或2所述的半导体装置，其特征在于，
所述连接区域的至少一部分形成于所述衬底内部。
4.如权利要求1或2所述的半导体装置，其特征在于，
所述保护区域的至少一部分形成于所述衬底内部。
5.如权利要求1或2所述的半导体装置，其特征在于，
所述连接区域的杂质浓度比所述阱区域高。
6.如权利要求1或2所述的半导体装置，其特征在于，
所述连接区域与所述源电极相接。
7.如权利要求6所述的半导体装置，其特征在于，
所述连接区域在比所述第二主面深的位置与所述源电极相接。
8.如权利要求1或2所述的半导体装置，其特征在于，
具有多个所述保护区域，邻接的所述保护区域和夹在所述邻接的保护区域间的所述漂移区域以规定的电压完全耗尽。
9.如权利要求1或2所述的半导体装置，其特征在于，
所述衬底由绝缘体或半绝缘体构成。
10.如权利要求1或2所述的半导体装置，其特征在于，
所述漂移区域和所述衬底由相互相同的材料形成。
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