JPWO2017208301A1 - 半導体装置 - Google Patents

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Abstract

半導体装置は、基板と、基板の主面に形成された第１導電型のドリフト領域と、ドリフト領域の主面に形成された第２導電型のウェル領域と、ウェル領域に形成された第１導電型のソース領域と、ドリフト領域の主面から垂直方向に形成され、ソース領域、ウェル領域及びドリフト領域に接するゲート溝と、ドリフト領域の主面に形成された第１導電型のドレイン領域と、ゲート溝の表面にゲート絶縁膜を介して形成されたゲート電極と、ゲート絶縁膜のドレイン領域に対向する面に形成された第２導電型の保護領域と、ウェル領域と保護領域とに接して形成された第２導電型の接続領域とを備える。

Description

本発明は、半導体装置に関する。
特許文献１は、チャネルを形成するウェル領域と、ソース領域及びドレイン領域とが、ドリフト領域表面から垂直方向にドリフト領域内に形成された半導体装置を開示する。この半導体装置は、ドリフト領域より不純物濃度の低い基板と、基板まで端部が延設するウェル領域とを使用することにより、ウェル領域の電界集中を低減し、耐圧性を向上することができる。
特開２００１−２７４３９８号公報
特許文献１に記載の半導体装置は、更に高い耐圧性が要求される場合、ゲート電極とドリフト領域との間における電界集中を緩和するために、ドリフト領域と異なる導電型の保護領域が形成され得る。保護領域の電位をソースと同電位にするためには、保護領域の表面にコンタクトホールを介して金属配線が接続され得る。この場合、保護領域への接続のための領域が必要であるため、素子のサイズが大型化する可能性がある。
上記問題点を鑑み、本発明は、大型化することなく耐圧性を向上することができる半導体装置を提供することを目的とする。
本発明の一態様に係る半導体装置は、基板と、基板の主面に形成された第１導電型のドリフト領域と、ドリフト領域の主面に形成された第２導電型のウェル領域と、ウェル領域に形成された第１導電型のソース領域と、ドリフト領域の主面から垂直方向に形成され、ソース領域、ウェル領域及びドリフト領域に接するゲート溝と、ドリフト領域の主面に形成された第１導電型のドレイン領域と、ゲート溝の表面にゲート絶縁膜を介して形成されたゲート電極と、ゲート絶縁膜のドレイン領域に対向する面に形成された第２導電型の保護領域と、ウェル領域と保護領域とに接して形成された第２導電型の接続領域とを備える。
本発明の一態様によれば、大型化することなく耐圧性を向上させることができる半導体装置を提供することができる。
図１は、本発明の第１実施形態に係る半導体装置を説明する斜視図である。 図２Ａは、図１に対応する上面図である。 図２Ｂは、図１のＡ−Ａ方向から見た断面図である。 図２Ｃは、図１のＢ−Ｂ方向から見た断面図である。 図３は、本発明の第１実施形態の第１変形例に係る半導体装置を説明する斜視図である。 図４は、本発明の第１実施形態の第１変形例に係る半導体装置の製造方法を説明するための斜視図である。 図５は、本発明の第１実施形態の第１変形例に係る半導体装置の製造方法を説明するための図４に引き続く斜視図である。 図６は、本発明の第１実施形態の第１変形例に係る半導体装置の製造方法を説明するための図５に引き続く斜視図である。 図７は、本発明の第１実施形態の第１変形例に係る半導体装置の製造方法を説明するための図６に引き続く斜視図である。 図８は、図７のＡ−Ａ方向から見た断面図である。 図９は、本発明の第１実施形態の第１変形例に係る半導体装置の製造方法を説明するための図７及び図８に引き続く斜視図である。 図１０は、図９に対応する上面図である。 図１１は、本発明の第１実施形態の第１変形例に係る半導体装置の製造方法を説明するための図９及び図１０に引き続く斜視図である。 図１２は、本発明の第１実施形態の第２変形例に係る半導体装置を説明する斜視図である。 図１３は、図１２に対応する上面図である。 図１４は、図１２のＡ−Ａ方向から見た断面図である。 図１５は、本発明の第２実施形態に係る半導体装置を説明する斜視図である。 図１６は、図１５のＡ−Ａ方向から見た断面図である。 図１７は、本発明の第２実施形態の第１変形例に係る半導体装置を説明する斜視図である。 図１８は、本発明の第２実施形態の第１変形例に係る半導体装置の製造方法を説明するための斜視図である。 図１９は、本発明の第２実施形態の第１変形例に係る半導体装置の製造方法を説明するための図１８に引き続く斜視図である。 図２０は、本発明の第２実施形態の第１変形例に係る半導体装置の製造方法を説明するための図１９に引き続く斜視図である。 図２１は、本発明の第２実施形態の第１変形例に係る半導体装置の製造方法を説明するための図２０に引き続く斜視図である。 図２２は、図２１のＡ−Ａ方向から見た断面図である。 図２３は、本発明の第２実施形態の第１変形例に係る半導体装置の製造方法を説明するための図２１及び図２２に引き続く斜視図である。 図２４は、図２３のＡ−Ａ方向から見た断面図である。 図２５は、本発明の第２実施形態の第１変形例に係る半導体装置の製造方法を説明するための図２３及び図２４に引き続く斜視図である。 図２６は、図２５のＡ−Ａ方向から見た断面図である。 図２７は、本発明の第２実施形態の第１変形例に係る半導体装置の製造方法を説明するための図２５及び図２６に引き続く斜視図である。 図２８は、図２７に対応する上面図である。 図２９は、本発明の第２実施形態の第１変形例に係る半導体装置の製造方法を説明するための図２７及び図２８に引き続く斜視図である。 図３０は、本発明の第２実施形態の第２変形例に係る半導体装置を説明する斜視図である。 図３１は、図３０のＡ−Ａ方向から見た断面図である。 図３２は、本発明の第２実施形態の第２変形例に係る半導体装置の製造方法を説明する斜視図である。 図３３は、図３２のＡ−Ａ方向から見た断面図である。
以下、図面を参照して、本発明の第１及び第２実施形態を説明する。図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、各寸法の関係や比率などは実際のものとは異なる場合がある。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれる。また、以下に示す実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。
また、以下の実施形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下の説明では第１導電型がｎ型、第２導電型がｐ型の場合を説明するが、第１導電型がｐ型、第２導電型がｎ型でもあっても良い。ｎ型とｐ型を入れ替える場合には、印加電圧の極性も逆転する。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の構成を模式的に示す斜視図である。図２Ａは、図１に対応する上面図である。図２Ｂは、図１のＡ−Ａ方向から見た断面図である。図２Ｃは、図１のＢ−Ｂ方向から見た断面図である。第１実施形態では、複数の半導体素子として３つの金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有する半導体装置を例示的に説明する。半導体素子は、平面における２軸方向（Ｘ軸方向及びＺ軸方向）それぞれに更に多数配列されてもよい。なお、図１では分かり易くするため、電極の配線は図示を省略している。
第１実施形態に係る半導体装置は、図１及び図２Ａ〜図２Ｃに示すように、基板１と、ウェル領域２と、ソース領域３と、ドリフト領域４と、ドレイン領域５と、ゲート絶縁膜６と、ゲート電極７と、ゲート溝８と、ソース電極１５と、ドレイン電極１６と、保護領域１７と、接続領域１８とを備える。
基板１は、例えば、半絶縁体又は絶縁体からなる平板である。ここで、絶縁体とは、シート抵抗が数ｋΩ／□以上の基板を意味し、半絶縁体とは、シート抵抗が数十Ω／□以上の基板を意味する。基板１の材料としては、例えば炭化珪素（ＳｉＣ）が使用可能である。第１実施形態においては、基板１が、絶縁体であるＳｉＣからなる場合を説明する。基板１は、例えば、数十μｍ〜数百μｍ程度の厚さを有する。
ドリフト領域４は、基板１の一方主面（以下「第１主面」という）に形成されたｎ−型の領域である。ドリフト領域４の不純物濃度は基板１よりも高く、例えば１×１０14ｃｍ-3〜１×１０18ｃｍ-3程度である。ドリフト領域４は、基板１と同じ材料からなり、例えば基板１がＳｉＣからなる場合にはＳｉＣからなるエピタキシャル成長層である。ドリフト領域４は、例えば、数μｍ〜数十μｍ程度の厚さを有する。
ウェル領域２は、ドリフト領域４内において、ドリフト領域４の基板１と接する主面（以下「第１主面」という）の反対側の主面（以下「第２主面」という）から、ドリフト領域４の第２主面の垂直方向（Ｙ軸方向）に、ドリフト領域４の第１主面まで延設されるｐ型の領域である。ここで、「ウェル領域２の端部」とは、ウェル領域２のうち、ドリフト領域４の第１主面に平行な底面と、ドリフト領域４に対向する端面とが交わる部分を意味する。ウェル領域２の底面は、ドリフト領域４の第１主面より高くてもよく、低くてもよい。ウェル領域２は、ドリフト領域４の第２主面に対して平行な一方向（Ｚ軸方向）に延設される。ウェル領域２の不純物濃度は、例えば、１×１０15ｃｍ-3〜１×１０19ｃｍ-3程度である。
ソース領域３は、ウェル領域２内において、ドリフト領域４の第２主面から、ドリフト領域４の第２主面の垂直方向（Ｙ軸方向）に延設される。ソース領域３は、ドリフト領域４の第２主面に平行な一方向（Ｚ軸方向）に、ウェル領域２と平行に延設される。ソース領域３は、ドリフト領域４と同じ導電型である。ソース領域３の不純物濃度は、ドリフト領域４よりも高く、例えば、１×１０18ｃｍ-3〜１×１０21ｃｍ-3程度である。
ソース領域３及びウェル領域２は、露出された表面に形成されたソース電極１５にそれぞれ電気的に接続され、互いに同電位をとる。ソース電極１５の材料としては、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）又はモリブデン（Ｍｏ）等の金属材料を含む導電体が使用可能である。なお、図２Ａ及び図２Ｃにおいて、ソース電極１５は図示を省略している。
ゲート溝８は、図２Ｂに示すように、ドリフト領域４の第２主面から、ドリフト領域４の第２主面の垂直方向（Ｙ軸方向）にドリフト領域４の第１主面まで形成された溝である。ゲート溝８は、ドリフト領域４の第２主面に平行であり、ソース領域３及びウェル領域２の延設方向に直交する方向（Ｘ軸方向）において、ソース領域３、ウェル領域２及びドリフト領域４に接するように延設される。ゲート溝８の底面は、ドリフト領域４の第１主面に一致する必要はなく、例えば、ソース領域３の底面よりも高くてもよく、ソース領域３の底面と一致していてもよい。ゲート溝８は、ドリフト領域４の第２主面に平行且つ延設方向に直交する方向（Ｚ軸方向）に複数配列される。
ゲート絶縁膜６は、ゲート溝８の全表面に形成される。ゲート絶縁膜６の材料としては、例えば、シリコン酸化膜（ＳｉＯ２膜）等の絶縁体が使用可能である。ゲート電極７は、ゲート溝８内において、少なくともゲート絶縁膜６の表面に形成される。即ち、ゲート電極７は、ゲート溝８の表面にゲート絶縁膜６を介して形成される。ゲート電極７の材料としては、例えばｎ型のポリシリコン等の導電体が使用可能である。
ドレイン領域５は、ドリフト領域４内において、ウェル領域２と離間して形成されたｎ＋型の領域である。ドレイン領域５は、ドリフト領域４の第２主面から、ドリフト領域４の第２主面の垂直方向（Ｙ軸方向）にドリフト領域４の第１主面まで延設される。ドレイン領域５の深さは、ドリフト領域４の厚さより浅くてもよい。ドレイン領域５は、ウェル領域２及びソース領域３の延設方向（Ｚ軸方向）に延設される。ドレイン領域５は、ドリフト領域４と同じ導電型である。ドレイン領域５の不純物濃度は、ドリフト領域４よりも高く且つソース領域３と同程度であり、例えば、１×１０18ｃｍ-3〜１×１０21ｃｍ-3程度である。
ドレイン領域５は、露出された表面に形成されたドレイン電極１６と電気的に接続される。ドレイン電極１６の材料としては、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）又はモリブデン（Ｍｏ）等の金属材料を含む導電体が使用可能である。なお、図２Ａ及び図２Ｃにおいて、ドレイン電極１６は図示を省略している。
保護領域１７は、ドリフト領域４内において、ゲート絶縁膜６のドレイン領域５に対向する面に形成されたｐ型の領域である。即ち、保護領域１７は、ゲート溝８のドレイン領域５に対向する端面の全面に接するように形成される。即ち、保護領域１７の深さは、ゲート溝８の深さに一致し、保護領域１７の幅は、ゲート溝８の幅に一致する。なお、保護領域１７及びゲート溝８の幅は、ドリフト領域４の第２主面に沿い、主電流方向（Ｘ軸方向）に直交する方向（Ｚ軸方向）における幅である。保護領域１７の不純物濃度は、例えば、１×１０15ｃｍ-3〜１×１０19ｃｍ-3程度である。
接続領域１８は、ドリフト領域４内において、ウェル領域２と保護領域１７とに接して形成されるｐ型の領域である。接続領域１８は、ドリフト領域４の第２主面から、ゲート溝８の深さより浅い深さまで形成される。接続領域１８は、ゲート溝８の延設方向（Ｘ軸方向）において、ウェル領域２のドレイン領域５に対向する端面から、ゲート溝８のドレイン領域５に対向する端面を超え、保護領域１７のドレイン領域５に対向する端面を超えない位置までの範囲に形成される。即ち、接続領域１８は、ゲート溝８の延設方向（Ｘ軸方向）に沿う側面をなすゲート絶縁膜６に接する。接続領域１８の不純物濃度は、ウェル領域２よりも高い。接続領域１８の不純物濃度は、例えば、１×１０15ｃｍ-3〜１×１０19ｃｍ-3程度である。
ウェル領域２及び保護領域１７とは、接続領域１８により互いに電気的に接続される。即ち、ソース領域３、ウェル領域２、ソース電極１５、保護領域１７及び接続領域１８は、互いに電気的に接続され、互いに同電位をとる。
次に、本発明の第１実施形態に係る半導体装置の基本的な動作について説明する。
第１実施形態に係る半導体装置は、ソース電極１５の電位を基準として、ドレイン電極１６に正の電位を印加した状態でゲート電極７の電位を制御することにより、トランジスタとして機能する。即ち、ゲート電極７とソース電極１５間の電圧を所定の閾値以上にすると、ゲート電極７側面に位置するウェル領域２にチャネルとなる反転層が形成されてオン状態となり、ドレイン電極１６からソース電極１５へ電流が流れる。具体的には、電子がソース電極１５からソース領域３に流れ、ソース領域３からチャネルを介してドリフト領域４に流れ込む。更に、ドリフト領域４からドレイン領域５に流れ、最後にドレイン電極１６に流れる。
一方、ゲート電極７とソース電極１５間の電圧を所定の閾値以下にすると、ウェル領域２の反転層が消滅してオフ状態となり、ドレイン電極１６及びソース電極１５間の電流が遮断される。この際、ドレイン−ソース間には数百Ｖ〜数千Ｖの高電圧が印加され得る。
一般に、ゲート−ドレイン間の電圧は、ドレイン領域に対向するゲート絶縁膜と、ドリフト領域に広がる空乏層とにより耐えられる。このときの電界は、ゲート絶縁膜とドリフト領域との間の界面に集中する。ゲート絶縁膜は、通常数十ｎｍ程度であるため、絶縁破壊が生じる可能性がある。
第１実施形態に係る半導体装置によれば、ソース領域３と同電位となる保護領域１７を備えることにより、ドレイン領域５に大電圧を印加すると、保護領域１７に空乏層が広がる。このとき、ゲート電極７とドレイン領域５との間の電圧は、ドレイン領域５に対向するゲート絶縁膜６と、保護領域１７内の空乏層と、ドリフト領域４内の空乏層とにより耐えられる。このうち、電界が最大となるのは、保護領域１７とドリフト領域４との接合界面であるため、保護領域１７は、ゲート絶縁膜６を絶縁破壊から保護することができ、耐圧を向上することができる。
また、第１実施形態に係る半導体装置によれば、ウェル領域２と保護領域１７とに接し、ウェル領域２及び保護領域１７と同じ導電型の接続領域１８を備えることにより、ソース領域３と保護領域１７とを電気的に接続することができる。よって、保護領域１７に接続するための金属配線及びコンタクトホールが不要であるため、保護領域１７の表面は、コンタクトホールより広くする必要がない。この為、素子サイズが大型化することなく、単位面積に形成できる素子数が低減することもない。
また、第１実施形態に係る半導体装置によれば、保護領域１７の表面積を増加させる必要が無いため、保護領域１７の幅がゲート溝８の幅より広くなることがない。保護領域１７は、仮にゲート溝８より広い幅を有する場合、オン状態時のドレイン領域５からソース領域３への主電流の流れを妨害し、単位面積当たりのオン抵抗が増加し得る。第１実施形態に係る半導体装置は、単位面積当たりのオン抵抗が増加することなく、保護領域１７によりゲート絶縁膜６を保護することができる。
また、第１実施形態に係る半導体装置によれば、接続領域１８の不純物濃度がウェル領域２より高いため、接続領域１８の抵抗を低減でき、導電性を向上することができる。これにより、第１実施形態に係る半導体装置は、ソース領域３と保護領域１７との電位が固定され易くなり、誤動作が生じる可能性を低減することができる。
また、第１実施形態に係る半導体装置によれば、基板１が絶縁体又は半絶縁体からなり、ウェル領域２の端部が基板１に接することにより、ウェル領域２の端部における電界集中を低減でき、更に耐圧を向上することができる。
また、第１実施形態に係る半導体装置によれば、基板１とドリフト領域４とが互いに同じ材料から形成されるため、応力による反りが生じる可能性を低減し、素子の信頼性を向上することができる。
（第１変形例）
図３は、本発明の第１実施形態の第１変形例に係る半導体装置を説明する斜視図である。第１実施形態の第１変形例に係る半導体装置は、複数の半導体素子と複数の半導体素子とが互いに並列に接続される点で上述の第１実施形態と異なる。第１実施形態の第１変形例において説明しない構成、作用及び効果は、上述の第１実施形態と実質的に同様であり重複するため省略する。
第１実施形態の第１変形例では、複数のウェル領域２が、ドリフト領域４の第２主面に平行であり、延設方向（Ｚ軸方向）に直交する方向（Ｘ軸方向）において、互いに平行且つ離間して配列される。複数のウェル領域２内には、複数のソース領域３がそれぞれ形成される。複数のウェル領域２の各間には、複数のウェル領域２とそれぞれ離間するように、複数のドレイン領域５が形成される。
ゲート溝８は、ドリフト領域４の第２主面に平行であり、ウェル領域２の配列方向（Ｘ軸方向）において、ウェル領域２の配列方向（Ｘ軸方向）における両側のドリフト領域４に接するように延設される。即ち、ゲート溝８は、ウェル領域２及びソース領域３を貫通する。
保護領域１７は、ゲート溝８のドレイン領域５にそれぞれ対向する両端面に接するようにそれぞれ形成される。接続領域１８は、ウェル領域２の配列方向（Ｘ軸方向）における両端面から、それぞれ両側に位置する保護領域１７に接する位置までの範囲にそれぞれ形成される。
次に、図４〜図１１を参照し、第１実施形態の第１変形例に係る半導体装置の製造方法の一例を説明する。分かり易くするために、図４〜図１１は、図３の領域Ｄに対応する並列に接続された単位素子セルを示す。
まず、図４に示すように基板１を用意する。基板１は、ノンドープのＳｉＣからなる絶縁性基板であり、数十μｍ〜数百μｍ程度の厚さを有する。この基板１に、ｎ−型のＳｉＣエピタキシャル層をドリフト領域４として形成する。ＳｉＣにはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。ドリフト領域４は、例えば不純物濃度が１×１０14〜１×１０18ｃｍ-3、厚さが数μｍ〜数十μｍとなるように形成される。
次に、図５に示すように、ドリフト領域４に、ｐ型のウェル領域２、ｎ＋型のソース領域３、ｎ＋型のドレイン領域５、ｐ型の保護領域１７及びｐ型の接続領域１８を形成する。形成順番としては、まずウェル領域２を先に形成することが好適である。その後、ソース領域３及びドレイン領域５は同時に形成してもよい。ウェル領域２、ソース領域３、ドレイン領域５、保護領域１７及び接続領域１８の形成にはイオン注入法を用いる。
イオン注入する領域以外をマスクするために、以下の工程によりドリフト領域４上にマスク材を形成してもよい。マスク材としてはシリコン酸化膜（ＳｉＯ２膜）を用いることができ、堆積方法としては熱化学気相成長（熱ＣＶＤ）法やプラズマＣＶＤ法を用いることができる。次にマスク材上にレジストを塗布し、一般的なフォトリソグラフィ法等を用いてレジストをパターニングする。パターニングされたレジストをマスクとして用いて、エッチングによりマスク材の一部を選択的に除去する。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチング（ＲＩＥ）等のドライエッチングを用いることができる。次にレジストを酸素プラズマや硫酸等で除去する。
その後、マスク材をマスクとして用いて、ｐ型及びｎ型不純物をドリフト領域４にイオン注入し、ｐ型のウェル領域２、保護領域１７及び接続領域１８と、ｎ＋型のソース領域３及びドレイン領域５を形成する。ｐ型不純物としては、例えばアルミニウム（Ａｌ）やホウ素（Ｂ）を用いることができる。また、ｎ型不純物としては、例えば窒素（Ｎ）を用いることができる。この際、基体温度を３００℃〜６００℃程度に加熱した状態でイオン注入することにより、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入後、マスク材を例えばフッ酸を用いたウェットエッチングによって除去する。
次にイオン注入した不純物を熱処理（アニール）することで活性化する。熱処理温度としては例えば１７００℃程度であり、雰囲気としてはアルゴン（Ａｒ）や窒素（Ｎ２）を好適に用いることができる。また、この方法で形成されたソース領域３及びドレイン領域５の不純物濃度は１×１０18ｃｍ-3〜１×１０21ｃｍ-3が好適で、注入深さはドリフト領域４の第１主面より浅い。また、ウェル領域２、保護領域１７及び接続領域１８の不純物濃度は１×１０15ｃｍ-3〜１×１０19ｃｍ-3が好適である。ウェル領域２及び保護領域１７の注入深さは、ドリフト領域４の第１主面より深く、ウェル領域２の端部が基板１内に達するようにしてもよい。接続領域１８の注入深さは、ドリフト領域４の第１主面より浅い。注入エネルギーは例えばドリフト領域４の厚さが１μｍ以上の場合、ＭＫｅＶレベル台以上であってもよい。
次に、図６に示すように、ドリフト領域４にゲート溝８を形成するためにマスク材９を形成する。マスク材９としては、図５を用いて説明した工程で使用したマスク材と同様に絶縁膜をパターニングしたものが使用可能である。次に、マスク材９をマスクとして用いてゲート溝８を形成する。なお、ゲート溝８形成後の構造は図示を省略する。ゲート溝８を形成する方法としては、ＲＩＥ等のドライエッチング法が好適に用いられる。ここでは、ゲート溝８の深さはソース領域３より浅く形成される。ゲート溝８を形成後にマスク材９を除去する。例えばマスク材９がシリコン酸化膜の場合は、フッ酸洗浄によりマスク材９を除去する。
次に、図７及び図８に示すように、ゲート絶縁膜６及びゲート電極７を形成する。具体的には、まず熱酸化法又は堆積法により、ドリフト領域４及びゲート溝８の表面にゲート絶縁膜６を形成する。例えば熱酸化の場合、基体を酸素雰囲気中で、１１００℃程度の温度に加熱することにより、基体が酸素に触れるすべての部分において、シリコン酸化膜が形成される。ゲート絶縁膜６を形成後、ウェル領域２とゲート絶縁膜６との界面の界面準位を低減するために、窒素、アルゴン、亜酸化窒素（Ｎ２Ｏ）等の雰囲気中で１０００℃程度のアニールを行っても良い。
その後、ゲート絶縁膜６の表面にゲート電極７となる材料を堆積する。ゲート電極７の材料はポリシリコンを使用可能である。ここではポリシリコンを用いてゲート電極７を形成する方法を説明する。ポリシリコンの堆積方法としては減圧ＣＶＤ法を用いてもよい。ポリシリコンの堆積厚さはゲート溝８の幅の１／２より大きい値にすることにより、ゲート溝８をポリシリコンで完全に埋めることができる。例えば、ゲート溝８の幅が２μｍの場合には、ポリシリコンの厚さは１μｍより厚くする。また、ポリシリコン堆積後に、９５０℃程度、塩化ホスホリル（ＰＯＣｌ３）の雰囲気中でアニールすることにより、ｎ型のポリシリコンが形成され、ゲート電極７に導電性を持たせることができる。
次に、ゲート電極７のポリシリコンを、等方性エッチング又は異方性エッチングによりエッチングする。エッチング量はゲート溝８内にポリシリコンが残るように設定する。例えば、ゲート溝８の幅が２μｍであり、ポリシリコンを厚さ１．５μｍで堆積した場合、エッチング量は１．５μｍにすることが望ましい。なお、エッチング制御上、ポリシリコンの厚さ１．５μｍに対して数％のオーバーエッチングでも問題はない。図７と図８は、ポリシリコンのエッチング後の構造を示している。なお、分かり易くするため、図７において、ゲート絶縁膜６の形成時にドリフト領域４の表面に形成された絶縁膜の図示を省略しているが、実際には、図８に示すように、ドリフト領域４の表面にも絶縁膜が形成され得る。
次に、図９及び図１０に示すように、層間絶縁膜１０を形成し、電極用のコンタクトホール１１を形成する。分かり易くするため、図１０では、層間絶縁膜１０の図示を省略し、コンタクトホール１１の位置のみを示している。層間絶縁膜１０は一般的にシリコン酸化膜が好適で、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。層間絶縁膜１０を堆積後、層間絶縁膜１０上にレジストを塗布し、一般的なフォトリソグラフィ法を用いてレジストをパターニングする（図示省略）。パターニングされたレジストをマスクにして、フッ酸等を用いたウェットエッチング又は反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより、層間絶縁膜１０の一部を選択的に除去し、コンタクトホール１１を開口する。その後、レジストを酸素プラズマや硫酸等で除去する。
次に、図１１に示すように、ゲート配線１２、ソース配線１３及びドレイン配線１４を形成する。分かり易くするため、図１１では、ドリフト領域４、ゲート配線１２、ソース配線１３及びドレイン配線１４相互間の層間絶縁膜の図示を省略している。配線材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）等の金属材料を使用することができる。ここではＴｉを用いて、ゲート配線１２、ソース配線１３及びドレイン配線１４の形成する方法を説明する。まず、有機金属気相成長（ＭＯＣＶＤ）等によりＴｉを堆積する。次に、レジスト等をマスクとして用いて、Ｔｉの選択エッチングを行う。次に、ゲート配線１２とソース配線１３の層間絶縁膜を堆積し、コンタクトホールを形成する。層間絶縁膜の堆積はスパッタ法等が好適で、コンタクトホールの形成は図９及び図１０を用いて説明した工程と同様に実施可能である。次に、ゲート配線１２の形成と同じ方法でソース配線１３となる金属材料を堆積し、エッチングする。続いてソース配線１３とドレイン配線１４の層間絶縁膜を堆積し、コンタクトホールを形成し、ドレイン配線１４の金属材料を堆積する。図１１は、ドレイン配線１４を形成後の半導体装置を示している。以上の工程を経て、図３に示す半導体装置が完成する。
第１実施形態の第１変形例に係る半導体装置の製造方法によれば、図３に示した、大型化することなく耐圧を向上させることができる半導体装置を実現することができる。
また、第１実施形態の第１変形例に係る半導体装置によれば、主電流が流れる方向（Ｘ軸方向）において隣接する保護領域１７と、保護領域１７間に挟まれるドリフト領域４とは、所定のドレイン電圧以上で完全欠乏する。これにより、更に耐圧性を向上することができる。
（第２変形例）
図１２は、本発明の第１実施形態の第２変形例に係る半導体装置を説明する斜視図である。図１３は、図１２に対応する上面図である。第１実施形態の第２変形例に係る半導体装置は、接続領域１８がソース電極１５に接する点で上述の第１実施形態と異なる。第１実施形態の第２変形例において説明しない構成、作用及び効果は、上述の実施形態と実質的に同様であり重複するため省略する。
第１実施形態の第２変形例では、ソース電極１５が、ウェル領域２及びソース領域３の上面と、接続領域１８の上面とに接する。ソース電極１５と、ウェル領域２、ソース領域３及び接続領域１８とは、互いに同電位をとる。ソース電極１５は、ドリフト領域４の第２主面上に形成される。ソース電極１５は、図９及び図１０を用いて説明した工程において、接続領域１８に対応する領域にもコンタクトホール１１を形成することにより、プロセスの変更なく形成することができる。
一般に、ｐ型のＳｉＣは、比較的、抵抗率が大きく電位の固定が難しい。第１実施形態の第２変形例に係る半導体素子によれば、接続領域１８がソース電極１５に直接接することにより、電位を固定し易くなり、誤動作が生じる可能性を低減することができる。
また、図１４に示すように、第１実施形態の第２変形例において、接続領域１８は、ドリフト領域４の第２主面より深い位置で、ソース電極１５と接するようにしてもよい。このソース電極１５は、図９及び図１０を用いて説明した工程において、接続領域１８に対応する領域にもコンタクトホール１１を形成した後、ゲート溝８と同様のエッチングにより接続領域１８の深さより浅い溝を形成し、溝に電極材料を堆積することにより形成可能である。
接続領域１８の上面より深い位置で接するように形成されたソース電極１５は、底面のみならず、接続領域１８に形成された溝の側面においても接続領域１８と接するため、接続領域１８との接触面積が大きい。よって、接触抵抗が低減され、電位の固定が更に容易になり、誤動作が生じる可能性を低減することができる。
（第２実施形態）
図１５は、本発明の第２実施形態に係る半導体装置を説明する斜視図である。図１６は、図１５のＡ−Ａ方向から見た断面図である。第２実施形態に係る半導体装置は、接続領域１８が、ゲート絶縁膜６の底面に接して形成される点で上述の第１実施形態と異なる。以下の第２実施形態において説明しない構成、作用及び効果は、上述の実施形態と実質的に同様であり重複するため省略する。図１５及び図１６では、分かり易くするため、電極の配線は図示を省略している。
第２実施形態において、ゲート溝８の深さは、ドリフト領域４の深さより浅い。即ち、ゲート溝８の底面は、ドリフト領域４の第１主面より高い。また、接続領域１８、図１６に示すように、ゲート絶縁膜６の基板１と対向する底面と接して形成される。接続領域１８は、ゲート溝８の延設方向（Ｘ軸方向）において、ウェル領域２のドレイン領域５に対向する端面から、保護領域１７の底部に接する位置まで延設される。なお、接続領域１８の幅は、例えば、ゲート溝８の幅に一致する。即ち、接続領域１８は、ドリフト領域４内において、ウェル領域２及びソース領域３を除く、ゲート溝８及び保護領域１７の基板１に対向する底面に形成される。
次に、本発明の第１実施形態に係る半導体装置の基本的な動作について説明する。
第２実施形態に係る半導体装置は、第１実施形態と同様に、ソース電極１５の電位を基準として、ドレイン電極１６に正の電位を印加した状態でゲート電極７の電位を制御することにより、トランジスタとして機能する。即ち、ゲート電極７とソース電極１５間の電圧を所定の閾値以上にすると、ゲート電極７側面に位置するウェル領域２にチャネルとなる反転層が形成されてオン状態となり、ドレイン電極１６からソース電極１５へ電流が流れる。
一方、ゲート電極７とソース電極１５間の電圧を所定の閾値以下にすると、ウェル領域２の反転層が消滅してオフ状態となり、ドレイン電極１６及びソース電極１５間の電流が遮断される。この際、ドレイン−ソース間には数百Ｖ〜数千Ｖの高電圧が印加され得る。
このように、第２実施形態に係る半導体装置において、チャネルが形成されるのは、接続領域１８が形成されるゲート溝８の下でなく、ゲート電極７側面に位置するウェル領域２である。この為、接続領域１８は、オン状態時のチャネル幅に影響しない。
第２実施形態に係る半導体装置によれば、ソース領域３と同電位となる保護領域１７を備えることにより、ドレイン領域５に大電圧を印加すると、保護領域１７に空乏層が広がる。このとき、ゲート電極７とドレイン領域５との間の電圧は、ドレイン領域５に対向するゲート絶縁膜６と、保護領域１７内の空乏層と、ドリフト領域４内の空乏層とにより耐えられる。このうち、電界が最大となるのは、保護領域１７とドリフト領域４との接合界面であるため、保護領域１７は、ゲート絶縁膜６を絶縁破壊から保護することができ、耐圧を向上することができる。
また、第２実施形態に係る半導体装置によれば、ウェル領域２と保護領域１７とに接し、ウェル領域２及び保護領域１７と同じ導電型の接続領域１８を備えることにより、ソース領域３と保護領域１７とを電気的に接続することができる。よって、保護領域１７に接続するための金属配線及びコンタクトホールが不要であるため、保護領域１７の表面は、コンタクトホールより広くする必要がない。この為、素子サイズが大型化することなく、単位面積に形成できる素子数が低減することもない。
また、第２実施形態に係る半導体装置によれば、保護領域１７の表面積を増加させる必要が無いため、保護領域１７の幅がゲート溝８の幅より広くなることがない。保護領域１７は、仮にゲート溝８より広い幅を有する場合、オン状態時のドレイン領域５からソース領域３への主電流の流れを妨害し、単位面積当たりのオン抵抗が増加し得る。第２実施形態に係る半導体装置は、単位面積当たりのオン抵抗が増加することなく、保護領域１７によりゲート絶縁膜６を保護することができる。
また、第２実施形態に係る半導体装置によれば、ゲート絶縁膜６の底面に接して形成された接続領域１８を備えることにより、主電流の流れを妨害することがない。また、接続領域１８は、オン状態時に反転層が形成されるため、チャネル幅が増加し、オン抵抗を低減することができる。
また、第２実施形態に係る半導体装置によれば、接続領域１８の不純物濃度がウェル領域２より高いため、接続領域１８の抵抗を低減でき、導電性を向上することができる。これにより、第２実施形態に係る半導体装置は、ソース領域３と保護領域１７との電位が固定され易くなり、誤動作が生じる可能性を低減することができる。
また、第２実施形態に係る半導体装置によれば、基板１が絶縁体又は半絶縁体からなり、ウェル領域２の端部が基板１に接することにより、ウェル領域２の端部における電界集中を低減でき、更に耐圧を向上することができる。
また、第１実施形態に係る半導体装置によれば、基板１とドリフト領域４とが互いに同じ材料から形成されるため、応力による反りが生じる可能性を低減し、素子の信頼性を向上することができる。
（第１変形例）
図１７は、本発明の第２実施形態の第１変形例に係る半導体装置を説明する斜視図である。第２実施形態の第１変形例に係る半導体装置は、複数の半導体素子と複数の半導体素子とが互いに並列に接続される点で上述の第２実施形態と異なる。第２実施形態の第１変形例において説明しない構成、作用及び効果は、上述の第２実施形態と実質的に同様であり重複するため省略する。
第２実施形態の第１変形例では、複数のウェル領域２が、ドリフト領域４の第２主面に平行であり、延設方向（Ｚ軸方向）に直交する方向（Ｘ軸方向）において、互いに平行且つ離間して配列される。複数のウェル領域２内には、複数のソース領域３がそれぞれ形成される。複数のウェル領域２の各間には、複数のウェル領域２とそれぞれ離間するように、複数のドレイン領域５が形成される。
ゲート溝８は、ドリフト領域４の第２主面に平行であり、ウェル領域２の配列方向（Ｘ軸方向）において、ウェル領域２の配列方向（Ｘ軸方向）における両側のドリフト領域４に接するように延設される。即ち、ゲート溝８は、ウェル領域２及びソース領域３を貫通する。
保護領域１７は、ゲート溝８のドレイン領域５にそれぞれ対向する両端面に接するようにそれぞれ形成される。接続領域１８は、ゲート溝８の下方において、ウェル領域２の配列方向（Ｘ軸方向）における両端面から、それぞれ両側に位置する保護領域１７に接する位置までの範囲にそれぞれ形成される。
次に、図１８〜図２９を参照し、第１実施形態の第１変形例に係る半導体装置の製造方法の一例を説明する。分かり易くするために、図１８〜図２９は、図１７の領域Ｄに対応する並列に接続された単位素子セルを示す。
まず、図１８に示すように基板１を用意する。基板１は、ノンドープのＳｉＣからなる絶縁性基板であり、数十μｍ〜数百μｍ程度の厚さを有する。この基板１に、ｎ−型のＳｉＣエピタキシャル層をドリフト領域４として形成する。ＳｉＣにはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。ドリフト領域４は、例えば不純物濃度が１×１０14〜１×１０18ｃｍ-3、厚さが数μｍ〜数十μｍとなるように形成される。
次に、図１９に示すように、ドリフト領域４に、ｐ型のウェル領域２、ｎ＋型のソース領域３及びｎ＋型のドレイン領域５を形成する。形成順番としては、まずウェル領域２を先に形成することが好適である。その後、ソース領域３及びドレイン領域５は同時に形成してもよい。ウェル領域２、ソース領域３及びドレイン領域５の形成にはイオン注入法を用いる。
イオン注入する領域以外をマスクするために、以下の工程によりドリフト領域４上にマスク材を形成してもよい。マスク材としてはシリコン酸化膜（ＳｉＯ２膜）を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。次にマスク材上にレジストを塗布し、一般的なフォトリソグラフィ法等を用いてレジストをパターニングする。パターニングされたレジストをマスクとして用いて、エッチングによりマスク材の一部を選択的に除去する。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチング（ＲＩＥ）等のドライエッチングを用いることができる。次にレジストを酸素プラズマや硫酸等で除去する。
その後、マスク材をマスクとして用いて、ｐ型及びｎ型不純物をドリフト領域４にイオン注入し、ｐ型のウェル領域２と、ｎ＋型のソース領域３及びドレイン領域５を形成する。ｐ型不純物としては、例えばアルミニウム（Ａｌ）やホウ素（Ｂ）を用いることができる。また、ｎ型不純物としては、例えば窒素（Ｎ）を用いることができる。この際、基体温度を３００℃〜６００℃程度に加熱した状態でイオン注入することにより、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入後、マスク材を例えばフッ酸を用いたウェットエッチングによって除去する。
この方法で形成されたソース領域３及びドレイン領域５の不純物濃度は１×１０18ｃｍ-3〜１×１０21ｃｍ-3が好適で、注入深さはドリフト領域４の第１主面より浅い。また、ウェル領域２の不純物濃度は１×１０15ｃｍ-3〜１×１０19ｃｍ-3が好適である。ウェル領域２の注入深さは、ドリフト領域４の第１主面より深く、ウェル領域２の端部が基板１内に達するようにしてもよい。注入エネルギーは例えばドリフト領域４の厚さが１μｍ以上の場合、ＭＫｅＶレベル台以上であってもよい。
次に、図２０に示すように、ドリフト領域４にゲート溝８を形成するためにマスク材９を形成する。マスク材９としては、図１９を用いて説明した工程で使用したマスク材と同様に絶縁膜をパターニングしたものが使用可能である。
次に、図２１及び図２２に示すように、マスク材９をマスクとして用いてゲート溝８を形成する。ゲート溝８を形成する方法としては、ＲＩＥ等のドライエッチング法が好適に用いられる。ここでは、ゲート溝８の深さはソース領域３より浅く形成されるが、ソース領域３より深く形成されるようにしてもよい。
次に、図２３及び図２４に示すように、引き続きマスク材９をマスクとして用いてセルフアラインによりｐ型の保護領域１７及び接続領域１８を形成する。接続領域１８は、基板１と垂直な方向にイオン注入することにより、ゲート溝８の底面に接するように、位置ズレを生じることなく容易に形成可能である。保護領域１７は、図２４に示す断面（Ｘ−Ｙ平面）と平行且つ基板１に対して一定の角度を有する方向にイオン注入することにより、ゲート溝８のドレイン領域５に対向する端面のみに、位置ズレを生じることなく容易に形成可能である。このときの基板１に対する角度は、注入深さの観点から、１°〜４５°が好ましい。ｐ型不純物としては、例えばアルミニウム（Ａｌ）やホウ素（Ｂ）を用いることができる。接続領域１８の不純物濃度はウェル領域２よりも高く、注入深さは数百ｎｍ程度が好ましい。この際、基体温度を３００℃〜６００℃程度に加熱した状態でイオン注入することにより、注入領域に結晶欠陥が生じるのを抑制することができる。イオン注入後、例えばマスク材９がシリコン酸化膜の場合は、フッ酸洗浄によりマスク材９を除去する。
次にイオン注入した不純物を熱処理（アニール）することで活性化する。熱処理温度としては例えば１７００℃程度であり、雰囲気としてはアルゴン（Ａｒ）や窒素（Ｎ２）を好適に用いることができる。この活性化によって、ウェル領域２、ソース領域３、ドレイン領域５、保護領域１７及び接続領域１８が形成される。
次に、図２５及び図２６に示すように、ゲート絶縁膜６及びゲート電極７を形成する。具体的には、まず熱酸化法又は堆積法により、ドリフト領域４及びゲート溝８の表面にゲート絶縁膜６を形成する。例えば熱酸化の場合、基体を酸素雰囲気中で、１１００℃程度の温度に加熱することにより、基体が酸素に触れるすべての部分において、シリコン酸化膜が形成される。ゲート絶縁膜６を形成後、ウェル領域２とゲート絶縁膜６との界面の界面準位を低減するために、窒素、アルゴン、亜酸化窒素（Ｎ２Ｏ）等の雰囲気中で１０００℃程度のアニールを行っても良い。
その後、ゲート絶縁膜６の表面にゲート電極７となる材料を堆積する。ゲート電極７の材料はポリシリコンを使用可能である。ここではポリシリコンを用いてゲート電極７を形成する方法を説明する。ポリシリコンの堆積方法としては減圧ＣＶＤ法を用いてもよい。ポリシリコンの堆積厚さはゲート溝８の幅の１／２より大きい値にすることにより、ゲート溝８をポリシリコンで完全に埋めることができる。例えば、ゲート溝８の幅が２μｍの場合には、ポリシリコンの厚さは１μｍより厚くする。また、ポリシリコン堆積後に、９５０℃程度、塩化ホスホリル（ＰＯＣｌ３）の雰囲気中でアニールすることにより、ｎ型のポリシリコンが形成され、ゲート電極７に導電性を持たせることができる。
次に、ゲート電極７のポリシリコンを、等方性エッチング又は異方性エッチングによりエッチングする。エッチング量はゲート溝８内にポリシリコンが残るように設定する。例えば、ゲート溝８の幅が２μｍであり、ポリシリコンを厚さ１．５μｍで堆積した場合、エッチング量は１．５μｍにすることが望ましい。なお、エッチング制御上、ポリシリコンの厚さ１．５μｍに対して数％のオーバーエッチングでも問題はない。図２５と図２６は、ポリシリコンのエッチング後の構造を示している。なお、分かり易くするため、図２５において、ゲート絶縁膜６の形成時にドリフト領域４の表面に形成された絶縁膜の図示を省略しているが、実際には、図２６に示すように、ドリフト領域４の表面にも絶縁膜が形成され得る。
次に、図２７及び図２８に示すように、層間絶縁膜１０を形成し、電極用のコンタクトホール１１を形成する。分かり易くするため、図２７では、層間絶縁膜１０の図示を省略し、コンタクトホール１１の位置のみを示している。層間絶縁膜１０は一般的にシリコン酸化膜が好適で、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。層間絶縁膜１０を堆積後、層間絶縁膜１０上にレジストを塗布し、一般的なフォトリソグラフィ法を用いてレジストをパターニングする（図示省略）。パターニングされたレジストをマスクにして、フッ酸等を用いたウェットエッチング又は反応性イオンエッチング（ＲＩＥ）等のドライエッチングにより、層間絶縁膜１０の一部を選択的に除去し、コンタクトホール１１を開口する。その後、レジストを酸素プラズマや硫酸等で除去する。
次に、図２９に示すように、ゲート配線１２、ソース配線１３及びドレイン配線１４を形成する。分かり易くするため、図２９では、ドリフト領域４、ゲート配線１２、ソース配線１３及びドレイン配線１４相互間の層間絶縁膜の図示を省略している。配線材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）等の金属材料を使用することができる。ここではＴｉを用いて、ゲート配線１２、ソース配線１３及びドレイン配線１４の形成する方法を説明する。まず、有機金属気相成長（ＭＯＣＶＤ）等によりＴｉを堆積する。次に、レジスト等をマスクとして用いて、Ｔｉの選択エッチングを行う。次に、ゲート配線１２とソース配線１３の層間絶縁膜を堆積し、コンタクトホールを形成する。層間絶縁膜の堆積はスパッタ法等が好適で、コンタクトホールの形成は図２７及び図２８を用いて説明した工程と同様に実施可能である。次に、ゲート配線１２の形成と同じ方法でソース配線１３となる金属材料を堆積し、エッチングする。続いてソース配線１３とドレイン配線１４の層間絶縁膜を堆積し、コンタクトホールを形成し、ドレイン配線１４の金属材料を堆積する。図２９は、ドレイン配線１４を形成後の半導体装置を示している。以上の工程を経て、図１７に示す半導体装置が完成する。
第２実施形態の第１変形例に係る半導体装置の製造方法によれば、図１７に示した、大型化することなく耐圧を向上させることができる半導体装置を実現することができる。
また、第２実施形態の第１変形例に係る半導体装置によれば、主電流が流れる方向（Ｘ軸方向）において隣接する保護領域１７と、保護領域１７間に挟まれるドリフト領域４とは、所定のドレイン電圧以上で完全欠乏する。これにより、更に耐圧性を向上することができる。
（第２変形例）
図３０は、本発明の第２実施形態の第２変形例に係る半導体装置を説明する斜視図である。図３１は、図３０のＡ−Ａ方向から見た断面図である。第２実施形態の第２変形例に係る半導体装置は、保護領域１７及び接続領域１８それぞれの少なくとも一部が、基板１内部に形成される点で上述の第２実施形態と異なる。第２実施形態の第２変形例において説明しない構成、作用及び効果は、上述の実施形態と実質的に同様であり重複するため省略する。
第２実施形態の第２変形例では、ゲート溝８の底面が、基板１の第１主面又は基板１内部に位置する。また、ウェル領域２及びドレイン領域５の深さは、ドリフト領域４の厚さより深い。即ち、ドリフト領域４の第２主面に垂直な方向（Ｙ軸方向）において、ウェル領域２及びドレイン領域５の端部は、基板１の内部まで延設されている。同様に、ソース領域３の深さもドリフト領域４の厚さより深くなるようにしてもよい。接続領域１８は、基板１の内部において、ウェル領域２及びソース領域３を除く、ゲート溝８及び保護領域１７の基板１に対向する底面に形成される。これにより、接続領域１８は、基板１内部において、ウェル領域２と保護領域１７とを電気的に接続する。
第２実施形態の第２変形例のような半導体装置を製造する場合、図３２及び図３３に示すように、マスク材９をマスクとして用いて、底面が基板１の第１主面又は基板１内部に到達するように、ゲート溝８を形成する。ゲート溝８を形成する方法としては、ＲＩＥ等のドライエッチング法が好適に用いられる。その後、図２３及び図２４を用いて説明したように、引き続きマスク材９をマスクとして用いてセルフアラインにより、ｐ型の保護領域１７及び接続領域１８を形成可能である。接続領域１８は、基板１と垂直な方向にイオン注入することにより、基板１内部においてゲート溝８の底面に接するように、位置ズレを生じることなく容易に形成可能である。保護領域１７は、図３３に示す断面と平行且つ基板１に対して一定の角度を有する方向にイオン注入することにより、一部が基板１内部に到達するように、位置ズレを生じることなく容易に形成可能である。なお、図３２及び図３３に示す構成は、図２１及び図２２に示す構成に対応し、図３２及び図３３を用いて説明した工程は、図２１及び図２２を用いて説明した工程に対応する。
第２実施形態の第２変形例に係る半導体装置によれば、接続領域１８の少なくとも一部が、絶縁体又は半絶縁体からなる基板１内部に形成される。これにより、接続領域１８とドリフト領域４との間の接合容量が低減されるため、半導体装置の応答性が向上し、高速動作が可能となる。
また、第２実施形態の第２変形例に係る半導体装置によれば、保護領域１７の少なくとも一部が、基板１内部に形成される。これにより、保護領域１７の端部における電界集中を緩和することができ、更に耐圧を向上することができる。
また、第２実施形態の第２変形例に係る半導体装置によれば、基板１とドリフト領域４とが互いに同じ材料から形成されることにより、ウェル領域２又は保護領域１７をドリフト領域４の厚さより深く形成する場合であっても、１種のｐ型不純物により容易に形成可能である。
（その他の実施形態）
上記のように、本発明を上記の実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
例えば、第１及び第２実施形態において、ＳｉＣからなる基板１上に半導体装置を製造する場合を説明したが、基板１の材料としてはＳｉＣに限定されない。例えば、基板１の材料として、バンドギャップが広い半導体を使用することができる。バンドギャップが広い半導体としては、例えば窒化ガリウム（ＧａＮ）、ダイヤモンド、酸化亜鉛（ＺｎＯ）、窒化アルミニウムガリウム（ＡｌＧａＮ）等が挙げられる。
また、第１及び第２実施形態において、ゲート電極７にｎ型ポリシリコンを用いて説明したが、ｐ型ポリシリコンでもよい。また、ゲート電極７は、他の半導体材料であってもよく、金属材料等の他の導電材料であってもよい。ゲート電極７の材料として、例えばｐ型ポリ炭化珪素や、シリコンゲルマニウム（ＳｉＧｅ）、アルミニウム（Ａｌ）等も使用可能である。同様に、ソース電極１５及びドレイン電極１６の材料としては、金属を用いてもよく、半導体と金属との合金でもよく、それ以外の導体でもよい。
また、第１及び第２実施形態において、ゲート絶縁膜６としてシリコン酸化膜を使用する場合を説明したが、シリコン窒化膜を使用してもよく、又はシリコン酸化膜とシリコン窒化膜との積層体を使用してもよい。ゲート絶縁膜６がシリコン窒化膜の場合、等方性エッチングを行うときは、例えば１６０℃の熱燐酸による洗浄でエッチングを行うことができる。
また、第１及び第２実施形態において、ドリフト領域４をエピタキシャル成長により形成する場合を説明したが、ＳｉＣ等の絶縁性基板にｎ型不純物を注入することにより形成するようにしてもよい。
また、第１及び第２実施形態において、基板１は、ドリフト領域４より不純物濃度が低いｎ型半導体からなるようにしてもよい。これにより、半導体装置のオン状態時に、電流が基板１内を流れることになり、電流経路が増加するため、電流が増加する。仮に基板１がｐ型半導体である場合、ドリフト領域４内に電流経路を狭めるように空乏層が広がるため、電流が低減する。即ち、基板１がドリフト領域４と同じ導電型である場合、電流が増加して損失が低減される。
また、第１及び第２実施形態において、半導体装置の一例としてＭＯＳＦＥＴを説明したが、本発明実施形態に係る半導体装置は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）やサイリスタにも適用できるのは勿論である。
また、第１及び第２実施形態において、「平行」、「垂直」、「直交」等の表現は、完全なトポロジーを意味するものではなく、フォトリソグラフィやその他のプロセス上の理由から、不完全なトポロジーをも許容するものである。
その他、上記の各構成を相互に応用した構成等、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
１ 基板
２ ウェル領域
３ ソース領域
４ ドリフト領域
５ ドレイン領域
６ ゲート絶縁膜
７ ゲート電極
８ ゲート溝
１５ ソース電極
１６ ドレイン電極
１７ 保護領域
１８ 接続領域
第２実施形態において、ゲート溝８の深さは、ドリフト領域４の深さより浅い。即ち、ゲート溝８の底面は、ドリフト領域４の第１主面より高い。また、接続領域１８は、図１６に示すように、ゲート絶縁膜６の基板１と対向する底面と接して形成される。接続領域１８は、ゲート溝８の延設方向（Ｘ軸方向）において、ウェル領域２のドレイン領域５に対向する端面から、保護領域１７の底部に接する位置まで延設される。なお、接続領域１８の幅は、例えば、ゲート溝８の幅に一致する。即ち、接続領域１８は、ドリフト領域４内において、ウェル領域２及びソース領域３を除く、ゲート溝８及び保護領域１７の基板１に対向する底面に形成される。
次に、本発明の第２実施形態に係る半導体装置の基本的な動作について説明する。
また、第２実施形態に係る半導体装置によれば、基板１とドリフト領域４とが互いに同じ材料から形成されるため、応力による反りが生じる可能性を低減し、素子の信頼性を向上することができる。
次に、図１８〜図２９を参照し、第２実施形態の第１変形例に係る半導体装置の製造方法の一例を説明する。分かり易くするために、図１８〜図２９は、図１７の領域Ｄに対応する並列に接続された単位素子セルを示す。

Claims (10)

  1. 基板と、
    前記基板の第１主面に形成され、前記基板よりも高不純物濃度の第１導電型のドリフト領域と、
    前記ドリフト領域内において、前記ドリフト領域の前記基板と接する第１主面とは反対側の第２主面から、前記第２主面の垂直方向に延設された第２導電型のウェル領域と、
    前記ウェル領域内において、前記第２主面から前記垂直方向に延設された第１導電型のソース領域と、
    前記第２主面から前記垂直方向に形成され、前記第２主面と平行な方向において前記ソース領域、前記ウェル領域及び前記ドリフト領域に接するように延設されたゲート溝と、
    前記ドリフト領域内において、前記ウェル領域と離間して、前記第２主面から前記垂直方向に延設された第１導電型のドレイン領域と、
    前記ゲート溝の表面に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜の表面に形成されたゲート電極と、
    前記ソース領域、前記ウェル領域に電気的に接続されたソース電極と、
    前記ドレイン領域に電気的に接続されたドレイン電極とを備える半導体装置において、
    前記ドリフト領域内において、前記ゲート絶縁膜の前記ドレイン領域に対向する面に形成された第２導電型の保護領域と、
    前記ドリフト領域内において、前記ウェル領域と前記保護領域とに接して形成された第２導電型の接続領域を有し、
    前記ウェル領域と前記保護領域とは、前記接続領域により互いに電気的に接続されることを特徴とする半導体装置。
  2. 前記接続領域は、前記ゲート絶縁膜の前記基板に対向する底面と接して形成されることを特徴とする請求項１に記載の半導体装置。
  3. 前記接続領域の少なくとも一部は、前記基板内部に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記保護領域の少なくとも一部は、前記基板内部に形成されていることを特徴とする請求項１乃至３の何れか１項に記載の半導体装置。
  5. 前記接続領域は、前記ウェル領域より不純物濃度が高いことを特徴とする請求項１乃至４の何れか１項に記載の半導体装置。
  6. 前記接続領域は、前記ソース電極と接することを特徴とする請求項１乃至５の何れか１項に記載の半導体装置。
  7. 前記接続領域は、前記第２主面より深い位置で、前記ソース電極と接することを特徴とする請求項６に記載の半導体装置。
  8. 前記保護領域を複数有し、隣接する前記保護領域と、前記隣接する保護領域間に挟まれる前記ドリフト領域とは、所定の電圧で完全空乏することを特徴とする請求項１乃至７の何れか１項に記載の半導体装置。
  9. 前記基板は、絶縁体または半絶縁体からなることを特徴とする請求項１乃至８の何れか１項に記載の半導体装置。
  10. 前記ドリフト領域と前記基板とは、互いに同じ材料で形成されていることを特徴とする請求項１乃至９の何れか１項に記載の半導体装置。
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