JP6962457B2 - 半導体装置及び半導体装置の製造方法 - Google Patents
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Description
また、図面の記載において、半導体装置の高さ方向、縦方向、横方向の長さは、理解を促進するため誇張して記載している。即ち、各方向の長さの比率は、実際の装置と一致していない。
以下、本発明の第1実施形態について説明する。図1Aは、第1実施形態に係る半導体装置の構造を示す斜視図、図1Bは、図1AにおけるA−A’断面図である。また、図1Cは、図1Aにおいて層間絶縁膜10及びコンタクトホール11を取り除いた状態を示す斜視図、図1Dは、図1CにおけるB−B’断面図である。また、図1A〜図1Dでは、図示のように、x軸、y軸、z軸を定義している。
層間絶縁膜10の表面には、ソース電極15と、ゲート配線71と、ドレイン電極16が形成されており、ソース電極15は、層間絶縁膜10に形成されたコンタクトホール11を介してソース領域3と第1ウェル領域21に接続されている。ゲート配線71は、コンタクトホール11を介してゲート電極7に接続されている。ドレイン電極16は、コンタクトホール11を介してドレイン領域5に接続されている。
次に、図1A、図1Bに示した第1実施形態に係る半導体装置101の製造方法について説明する。本実施形態では、絶縁性半導体の基板1が炭化珪素(SiC)である場合を例に挙げて説明する。ここで示す絶縁性半導体は、抵抗率が数kΩ/cm以上のことを言う。炭化珪素にはいくつかのポリタイプ(結晶多形)が存在するが、ここでは代表的な4Hとして説明する。
マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱CVD法やプラズマCVD法を用いることができる。
P型不純物としては、アルミニウムやボロン(ホウ素)を用いることができる。また、N型不純物として窒素を用いることができる。この際、基体温度を600℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じることを抑制できる。
その後、イオン注入した不純物を熱処理することで活性化する。熱処理温度としては、1700℃程度の温度とするのがよい。雰囲気としては、アルゴンや窒素を用いることがよい。
例えば、ゲート溝8の幅が2μmの場合は、ポリシリコンの厚さを1μmより厚くする。また、ポリシリコン堆積後に、950℃でPOC13中にアニールすることで、N型のポリシリコンが形成され、ゲート電極7に導電性を持たせることができる。
次に、第1実施形態に係る半導体装置101の動作について説明する。図1Aに示す構成の半導体装置101は、ソース電極15の電位を基準として、ドレイン電極16に正の電位を印加した状態でゲート電極7の電位を制御することで、トランジスタとして機能する。
この際、第2ウェル領域22は、ゲート溝8よりも深くまで形成されているので、チャンネル幅を広くすることができ、チャンネル抵抗を低減できる。
第1実施形態に係る半導体装置101では、以下に示す効果を得ることができる。
第1ウェル領域21及び第2ウェル領域22を有し、第2ウェル領域22の横幅(図1Aのx軸方向の距離)は、第1ウェル領域21の横幅よりも狭く形成されている。従って、高い注入エネルギーを必要とせずに、イオン注入によりウェル領域を形成することができる。
更に、図1Iに示したように、第2ウェル領域22とゲート電極7が接する距離Lch2は、第1ウェル領域21とゲート電極7が接する距離Lch1よりも短いので、第2ウェル領域22のチャンネル抵抗を低減でき、半導体装置101全体のオン抵抗を低減できる。
次に、第1実施形態の変形例について説明する。半導体装置の構造は、図1A〜図1Dと同様である。第1変形例では、図1A〜図1Dに示した第2ウェル領域22の不純物濃度が、第1ウェル領域21の不純物濃度よりも低く設定されている点で、前述した第1実施形態と相違する。製造方法は、第1実施形態で示した製造方法と同様であるので製造方法の説明を省略する。
図2は、第1実施形態の第2変形例に係る半導体装置102の構成を示す斜視図である。前述した第1実施形態で示した図1Aと対比して、ソース領域3のy軸方向に向けて、該ソース領域3を貫通するようにソース溝17が形成されている点で相違する。即ち、ソース溝17は、ソース領域3において、第2の主面から第2の主面の垂直方向に延設され、第2の主面と平行で、ソース電極15からドレイン電極16に向く方向に対して直交する方向に、ソース領域3を貫通するように形成されている。
ソース溝17の下端部は、第2ウェル領域22の下端部よりも浅い位置まで形成されている。ソース溝17の内部には、Ti、Ni、Mo等のメタルを材料とするソース電極15が形成されている。
また、ソース溝17の内部に、Ti、Ni、Mo等のメタルのソース電極15を形成することにより、ソース抵抗を低減することができ、より低損失な半導体装置を提供できる。
次に、本発明の第2実施形態について説明する。図3Aは、第2実施形態に係る半導体装置103の構成を示す斜視図、図3Bは、図3AにおけるC−C’断面図である。前述した図1C、図1Dと同様に、図3A、図3Bでは、煩雑さを避けるため層間絶縁膜10、及びコンタクトホール11の記載を省略している。
次に、第2実施形態に係る半導体装置103の製造方法について説明する。まず、ノンドープの炭化珪素絶縁半導体基板(基板1)上にゲート溝8を形成するため、基板1上にマスク材(図示省略)を形成し、パターニングする。マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱CVD法やプラズマCVD法を用いることができる。
P型不純物としては、アルミやボロン(ホウ素)を用いることができる。また、N型不純物としては窒素を用いることができる。この際、基体温度を600℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じることを抑制できる。
その後、イオン注入した不純物を熱処理することで活性化する。熱処理温度としては1700℃程度の温度とするのがよい。雰囲気としては、アルゴンや窒素を用いるのがよい。
次に、第2実施形態に係る半導体装置103の動作について説明する。図3Aに示す構成の半導体装置103は、ソース電極15の電位を基準として、ドレイン電極16に正の電位を印加した状態でゲート電極7の電位を制御することで、トランジスタとして機能する。
この際、第2ウェル領域22は、ゲート溝8の底部よりも深くまで形成されているので、チャンネル抵抗を低減できる。
第2実施形態に係る半導体装置103では、前述した第1実施形態と同様の効果を達成することができる。更に、半導体装置103のオン時に、N型の第2ドリフト領域42とP型の第1ウェル領域21の間のPN接合による空乏層が広がる。第2ドリフト領域42の一部に電子が流れない領域ができ、電子が流れる領域が狭くなって抵抗が大きくなる。しかし、第2ドリフト領域42を、第1ドリフト領域41よりも深くまで形成しているので、チャンネルを通過した後の電子の流路が広くなり抵抗が低減する。即ち、第2ドリフト領域42を設けず、第1ドリフト領域41のみとした場合と対比して、オン時の抵抗を低減できる。
更に、炭化珪素基板において、ゲート絶縁膜が熱酸化で形成する場合は結晶面による熱酸化レードの違いで、現在、使用される基板ではゲート溝8の底部酸化膜が薄くなる。従って、ゲート溝8の底面を形成するトランジスタの閾値電圧が低く、ゲート溝8の底面では更なる低チャンネル抵抗を実現できる。
次に、第2実施形態の第1変形例について説明する。半導体装置の構造は、図3A〜図3Bと同様である。第1変形例では、図3A〜図3Bに示した第2ウェル領域22の不純物濃度が、第1ウェル領域21の不純物濃度よりも低く設定されている点で、前述した第2実施形態と相違する。製造方法は、第2実施形態で示した製造方法と同様あるので製造方法の説明を省略する。
図4は、第2実施形態の第2変形例に係る半導体装置104の構成を示す斜視図である。前述した第2実施形態で示した図3Aと対比して、ソース領域3の図中y軸方向に向けて、該ソース領域3を貫通するようにソース溝17が形成されている点で相違する。即ち、ソース溝17は、ソース領域3において、第2の主面から第2の主面の垂直方向に延設され、第2の主面と平行で、ソース電極15からドレイン電極16に向く方向に対して直交する方向に、ソース領域3を貫通するように形成されている。
第2変形例に係る半導体装置104の製造方法は、前述した図3Aに示した半導体装置103と比べて、ソース溝17、第1ウェル領域21、第2ウェル領域22、ソース領域3を形成する工程が相違する。以下、詳細に説明する。
また、ソース溝17の内部に、Ti、Ni、Mo等のメタルのソース電極15を形成することにより、ソース抵抗を低減することができ、より低損失な半導体装置を提供できる。
3 ソース領域
4 ドリフト領域
5 ドレイン領域
6 ゲート絶縁膜
7 ゲート電極
8 ゲート溝
10 層間絶縁膜
11 コンタクトホール
15 ソース電極
16 ドレイン電極
17 ソース溝
21 第1ウェル領域
22 第2ウェル領域
41 第1ドリフト領域
42 第2ドリフト領域
71 ゲート配線
101、102、103、104 半導体装置
Claims (8)
- 基板と、
前記基板の主面の上に配置された第1導電型のドリフト領域と、
前記ドリフト領域の、前記基板の前記主面と接する第1の主面に対向する第2の主面から、前記第2の主面の垂直方向に延設され、且つ、前記基板内に到達する底部を有する第2導電型の第1ウェル領域と、
前記底部に接し、且つ、前記底部よりも下方の基板内に配置された第2導電型の第2ウェル領域と、
前記第2の主面のうち、前記第1ウェル領域が形成された領域から前記垂直方向に延設され、且つ、前記第2ウェル領域に達する第1導電型のソース領域と、
前記ドリフト領域内にて、前記第1ウェル領域及び前記第2ウェル領域から離間して、前記第2の主面から前記垂直方向に延設された第1導電型のドレイン領域と、
前記第1ウェル領域、前記第2ウェル領域、前記ソース領域、及び前記ドリフト領域が表出する側面を有するゲート溝の少なくとも前記側面に接するゲート絶縁膜と、
前記ゲート溝の内部に前記ゲート絶縁膜を介して配置されたゲート電極と、
前記ソース領域及び前記第1ウェル領域に電気的に接続されたソース電極と、
前記ドレイン領域に電気的に接続されたドレイン電極と、
を備え、
前記第2の主面と平行で、且つ、前記ソース電極から前記ドレイン電極に向く方向において、前記第2ウェル領域が前記ゲート絶縁膜と接する距離は、前記第1ウェル領域が前記ゲート絶縁膜と接する距離よりも短いこと
を特徴とする半導体装置。 - 前記ゲート溝の下端部は、前記第2ウェル領域の下端部よりも浅いこと
を特徴とする請求項1に記載の半導体装置。 - 前記第1ウェル領域の下端部は、前記ドリフト領域よりも深いこと
を特徴とする請求項1または2に記載の半導体装置。 - 前記ソース領域の下端部は、前記ゲート溝の下端部よりも深く、且つ、前記第2ウェル領域の下端部よりも浅いこと
を特徴とする請求項1〜3のいずれか1項に記載の半導体装置。 - 前記ソース領域において前記第2の主面から前記第2の主面の垂直方向に延設され、前記第2の主面と平行で、前記ソース電極から前記ドレイン電極に向く方向に対して直交する方向に、前記ソース領域を貫通するように形成されたソース溝
を更に備え、
前記ソース溝の下端部は、前記第2ウェル領域の下端部よりも浅いこと
を特徴とする請求項1〜4のいずれか1項に記載の半導体装置。 - 前記第2ウェル領域は、前記第1ウェル領域よりも不純物濃度が低いことを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
- 前記ドリフト領域は、
前記基板の第1の主面に形成された第1ドリフト領域と、
前記基板の第1の主面に形成され、前記第1ドリフト領域と接し、且つ、前記第1ドリフト領域よりも前記基板の深い位置まで形成され、前記第1ウェル領域と接する第2ドリフト領域と、を含むこと
を特徴とする請求項1、2、4〜6のいずれか1項に記載の半導体装置。 - 基板と、
前記基板の主面の上に配置された第1導電型のドリフト領域と、
前記ドリフト領域の、前記基板の前記主面と接する第1の主面に対向する第2の主面から、前記第2の主面の垂直方向に延設され、且つ、前記基板内に到達する底部を有する第2導電型の第1ウェル領域と、
前記底部に接し、且つ、前記底部よりも下方の基板内に配置された第2導電型の第2ウェル領域と、
前記第2の主面のうち、前記第1ウェル領域が形成された領域から前記垂直方向に延設され、且つ、前記第2ウェル領域に達する第1導電型のソース領域と、
前記ドリフト領域内にて、前記第1ウェル領域及び前記第2ウェル領域から離間して、前記第2の主面から前記垂直方向に延設された第1導電型のドレイン領域と、
前記第1ウェル領域、前記第2ウェル領域、前記ソース領域、及び前記ドリフト領域が表出する側面を有するゲート溝の少なくとも前記側面に接するゲート絶縁膜と、
前記ゲート溝の内部に前記ゲート絶縁膜を介して配置されたゲート電極と、
前記ソース領域及び前記第1ウェル領域に電気的に接続されたソース電極と、
前記ドレイン領域に電気的に接続されたドレイン電極と、
を備える半導体の製造方法であって、
前記第2の主面と平行で、且つ、前記ソース電極から前記ドレイン電極に向く方向において、前記第2ウェル領域が前記ゲート絶縁膜と接する距離は、前記第1ウェル領域が前記ゲート絶縁膜と接する距離よりも短く、且つ、前記第2の主面の法線方向から見て、前記第1ウェル領域のうち、前記第2ウェル領域と重複する領域は、前記第2ウェル領域と同時に形成されること
を特徴とする半導体装置の製造方法。
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