WO2015155828A1 - 半導体装置及びその製造方法 - Google Patents

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WO2015155828A1
WO2015155828A1 PCT/JP2014/060153 JP2014060153W WO2015155828A1 WO 2015155828 A1 WO2015155828 A1 WO 2015155828A1 JP 2014060153 W JP2014060153 W JP 2014060153W WO 2015155828 A1 WO2015155828 A1 WO 2015155828A1
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gate electrode
drift region
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威 倪
林　哲也
俊治 丸井
健太 江森
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日産自動車株式会社
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    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof.
  • Patent Document 1 An invention relating to a capacitance adjustment circuit that dynamically adjusts the capacitance of an insulated gate semiconductor device including a MOSFET and an IGBT is known (see Patent Document 1).
  • Patent Document 1 in order to prevent malfunction due to a large voltage change rate and current change rate, an emitter electrode is provided on the upper surface of the gate electrode via an insulating layer, so that a capacitor (Cge) is provided between the gate electrode and the emitter electrode. ) Is formed.
  • the present invention has been made in view of the above problems, and an object of the present invention is to provide a semiconductor device that hardly causes a malfunction even when the voltage change between the drain and the source is steep, and a manufacturing method thereof.
  • a semiconductor device includes a first conductivity type drift region, a second conductivity type well region, a first conductivity type source region, a gate electrode, an interlayer insulating film, a source electrode, And a drain electrode.
  • the well region is formed in the drift region, and the source region is formed in the well region.
  • a groove extending from the upper surface of the drift region to the drift region through the source region and the well region is formed.
  • the gate electrode is embedded at least on the side of the trench with a gate insulating film interposed therebetween.
  • the interlayer insulating film covers the gate electrode, and a part of the gate electrode protrudes from the upper surface of the drift region and faces the source electrode through the interlayer insulating film.
  • a groove extending from an upper surface of a drift region to a drift region through a source region and a well region is formed, and embedded in at least a side portion of the groove through a gate insulating film.
  • a gate electrode protruding from the upper surface of the drift region, an interlayer insulating film covering the gate electrode protruding from the upper surface of the drift region is formed, ohmic connected to the well region and the source region, and the interlayer insulating film is formed
  • a source electrode facing the gate electrode is formed.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device 100 according to the first embodiment.
  • 2A is a cross-sectional view showing a manufacturing process in an example of a manufacturing method of the semiconductor device 100 of FIG. 2B is a cross-sectional view showing a manufacturing step subsequent to FIG. 2A in the example of the method for manufacturing the semiconductor device 100 of FIG. 2C is a cross-sectional view showing a manufacturing step following FIG. 2B in the example of the method for manufacturing the semiconductor device 100 of FIG. 2D is a cross-sectional view showing a manufacturing step subsequent to FIG. 2C in the example of the method for manufacturing the semiconductor device 100 of FIG.
  • FIG. 2E is a cross-sectional view showing a manufacturing step that follows FIG.
  • FIG. 2D in an example of the method for manufacturing the semiconductor device 100 of FIG. 1.
  • FIG. 2F is a cross-sectional view showing a manufacturing step that follows FIG. 2E in an example of the method for manufacturing the semiconductor device 100 of FIG. 1.
  • 2G is a cross-sectional view showing a manufacturing step subsequent to FIG. 2F in the example of the method for manufacturing the semiconductor device 100 of FIG. 1.
  • FIG. 2H is a cross-sectional view showing a manufacturing step that follows FIG. 2G in an example of the method for manufacturing the semiconductor device 100 of FIG. 1.
  • FIG. 3 is a cross-sectional view showing the configuration of the semiconductor device 200 according to the second embodiment.
  • 4A is a cross-sectional view showing a manufacturing process in an example of a manufacturing method of the semiconductor device 200 of FIG.
  • FIG. 4B is a cross-sectional view showing a manufacturing process following FIG. 4A in an example of the method for manufacturing the semiconductor device 200 of FIG.
  • FIG. 4C is a cross-sectional view showing a manufacturing step following FIG. 4B in the example of the method for manufacturing the semiconductor device 200 of FIG. 3.
  • FIG. 4D is a cross-sectional view showing a manufacturing step following FIG. 4C in the example of the method for manufacturing the semiconductor device 200 of FIG. 3.
  • FIG. 4E is a cross-sectional view showing a manufacturing step that follows FIG. 4D in the example of the method for manufacturing the semiconductor device 200 of FIG. 3.
  • FIG. 4F is a cross-sectional view showing a manufacturing step that follows FIG. 4E in an example of the method for manufacturing the semiconductor device 200 of FIG. 3.
  • FIG. 4C is a cross-sectional view showing a manufacturing step following FIG. 4B in the example of the method for manufacturing the semiconductor device 200 of FIG. 3.
  • FIG. 4D is a cross-sectional view showing
  • FIG. 5 is a cross-sectional view showing a modification of the semiconductor device 200 of FIG. 6A is a cross-sectional view showing a manufacturing process in an example of a manufacturing method of the semiconductor device 210 of FIG. 6B is a cross-sectional view showing a manufacturing process following FIG. 6A in the example of the method for manufacturing the semiconductor device 210 of FIG.
  • FIG. 7 is a cross-sectional view showing a configuration of a semiconductor device 300 according to the third embodiment.
  • FIG. 8A is a cross-sectional view showing a manufacturing process in an example of a manufacturing method of the semiconductor device 300 of FIG.
  • FIG. 8B is a cross-sectional view showing a manufacturing step following FIG. 8A in the example of the method for manufacturing the semiconductor device 300 of FIG. 7.
  • FIG. 8C is a cross-sectional view showing a manufacturing step following FIG. 8B in the example of the method for manufacturing the semiconductor device 300 of FIG. 7.
  • FIG. 9 is a cross-sectional view showing a first modification of the semiconductor device 300 of FIG.
  • FIG. 10 is a cross-sectional view showing a second modification of the semiconductor device 300 of FIG.
  • the semiconductor device 100 includes a semiconductor substrate 1, a drift region 2, a well region 3, a source region 4, a gate insulating film 7, a gate electrode 8, an interlayer insulating film 9, a source electrode 13, and a drain electrode 12. With.
  • the semiconductor substrate 1 is made of, for example, an N + type silicon carbide substrate to which a first conductivity type (for example, N type) impurity is added at a high concentration.
  • Drift region 2 is a member made of silicon carbide disposed on the surface of semiconductor substrate 1. N-type impurities are added to the drift region 2 at a lower concentration than the semiconductor substrate 1.
  • the well region 3 is a silicon carbide region formed in the drift region 2 to which an impurity of a second conductivity type (for example, P type) different from the first conductivity type is added. Specifically, the well region 3 is formed in a region including the upper surface 17 of the drift region 2, and a part of the well region 3 is exposed on the upper surface 17 of the drift region 2.
  • the “upper surface 17 of the drift region 2” is a main surface opposite to the main surface (lower surface) of the drift region 2 in contact with the semiconductor substrate 1.
  • the source region 4 is a silicon carbide region formed in the well region 3 and doped with N-type impurities. Specifically, the source region 4 is formed in a region including the upper surface 17 of the drift region 2, and a part of the source region 4 is exposed on the upper surface 17 of the drift region 2.
  • the gate electrode 8 is embedded in at least a side portion of the groove 5.
  • the trench 5 penetrates the source region 4 and the well region 3 from the upper surface 17 of the drift region 2, and its bottom surface reaches the drift region 2.
  • the gate insulating film 7 is interposed between the drift region 2 exposed to the inner surface of the trench 5, the well region 3, and the source region 4 and the gate electrode 8, and a silicon carbide region (exposed on the inner surface of the trench 5 ( 2, 3, 4) and the gate electrode 8 are electrically insulated.
  • the gate electrode 8 has an “embedded gate portion” embedded in the trench 5.
  • the gate electrode 8 in the first embodiment is embedded not only in the side portion of the trench 5 but also in the entire trench 5 via the gate insulating film 7.
  • the gate insulating film 7 covers the entire inner surface (side surface and bottom surface) of the trench 5, and the gate electrode 8 is embedded in a region surrounded by the gate insulating film 7.
  • Part of the gate electrode 8 constitutes a “protruding gate portion” that protrudes from the upper surface 17 of the drift region 2.
  • a part of the gate electrode 8 extends in the normal direction of the upper surface 17 of the drift region 2 and faces the source electrode 13 through the interlayer insulating film 9.
  • the side surface and the upper surface of the protruding gate portion are covered with the interlayer insulating film 9 and are adjacent to the source electrode 13 through the interlayer insulating film 9.
  • a capacitor (Cgs) can be formed between the side surface and the upper surface of the protruding gate portion and the source electrode 13.
  • the source electrode 13 is disposed on the upper surface 17 of the drift region 2 and is ohmically connected to the well region 3 and the source region 4 exposed on the upper surface 17 of the drift region 2.
  • the source region 4 and the well region 3 have the same potential through the source electrode 13.
  • the source electrode 13 is in contact with the side surface and the upper surface of a part of the gate electrode 8 (projecting gate portion) through the interlayer insulating film 9.
  • the drain electrode 12 is in ohmic contact with the drift region 2 through the semiconductor substrate 1 by contacting the back surface of the semiconductor substrate 1.
  • drift region 2 made of N ⁇ type silicon carbide is formed on an N + type silicon carbide substrate 1 using an epitaxial growth method.
  • polytypes polycrystalline forms
  • Silicon carbide substrate 1 has a thickness of about several tens to several hundreds of ⁇ m.
  • the impurity concentration of the drift region 2 is, for example, 1 ⁇ 10 14 to 10 18 cm ⁇ 3 , and the thickness of the drift region 2 is several ⁇ m to several tens ⁇ m.
  • the P type well region 3 and the N + type source region 4 are formed in a predetermined region including the upper surface 17 of the drift region 2 by using an ion implantation method.
  • a mask material (not shown) is deposited on the drift region 2 in order to selectively implant impurity ions.
  • a silicon oxide film can be used as the mask material, and a thermal CVD method (chemical vapor deposition method) or a plasma CVD method can be used as the deposition method.
  • a resist is patterned on the mask material (not shown).
  • a patterning method a general photolithography method can be used.
  • a mask pattern is formed by selectively etching the mask material exposed from the opening of the patterned resist.
  • etching method wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • P-type and N-type impurities are ion-implanted into the upper surface 17 of the drift region 2 exposed from the opening of the mask pattern.
  • P-type and N-type impurity ions are implanted into a region above drift region 2 including upper surface 17 of drift region 2. The depth of the region where the P-type impurity ions are implanted is deeper than the depth of the region where the N-type impurity ions are implanted.
  • Aluminum or boron can be used as the P-type impurity.
  • Nitrogen can be used as the N-type impurity.
  • the substrate temperature heated to about 600 ° C. it is possible to suppress the occurrence of crystal defects in the drift region 2 into which ions are implanted.
  • the mask pattern made of the silicon oxide film is removed by, for example, wet etching using hydrofluoric acid.
  • the implanted ions are activated by performing annealing treatment (heat treatment).
  • heat treatment temperature a temperature of about 1700 ° C. can be used.
  • Argon or nitrogen can be suitably used as the heat treatment atmosphere.
  • P-type and N-type impurity ions are implanted into a region above the drift region 2 including the upper surface 17 of the drift region 2.
  • the depth of the region where the P-type impurity ions are implanted is deeper than the depth of the region where the N-type impurity ions are implanted. Therefore, the depth of the P type well region 3 is deeper than the depth of the N + type source region 4.
  • a groove 5 that penetrates the source region 4 and the well region 3 from the upper surface 17 of the drift region 2 to the drift region 2 is formed.
  • a mask pattern 14 is formed on the source region 4.
  • an insulating film such as a patterned silicon oxide film can be used as in the mask pattern described in the manufacturing process of FIG. 2B.
  • the source region 4, the well region 3, and a part of the drift region 2 are selectively etched from the upper surface 17 of the drift region 2 exposed from the opening of the mask pattern 14.
  • an anisotropic etching method such as a dry etching method is preferably used. It is desirable that the depth of the groove 5 be deeper than the depth of the well region 3. The etching process ends when the groove 5 penetrates the source region 4 and the well region 3 and the bottom surface of the groove reaches the inside of the drift region 2.
  • a gate insulating film 7 covering the drift region 2, the well region 3, and the source region 4 exposed on the inner surface of the groove 5 is formed.
  • a thermal oxidation method or a deposition method can be used.
  • the thermal oxidation method for example, by heating the substrate at a temperature of about 1100 ° C. in an oxygen atmosphere, a silicon oxide film is formed on all portions of the substrate that come into contact with oxygen. Since the drift region 2, the well region 3, and the source region 4 exposed on the inner surface of the trench 5 also come into contact with oxygen, the gate insulating film 7 is formed.
  • the temperature is about 1000 ° C. in an atmosphere of nitrogen, argon, N 2 O or the like. Annealing treatment may be performed.
  • the thickness of the gate insulating film 7 is preferably several tens of nm.
  • the gate electrode 8 is formed in the manufacturing process shown in FIG. 2E. Specifically, polysilicon is deposited using a low pressure CVD method while leaving the mask pattern 14 used in the etching process of FIG. 2C. The thickness of the deposited polysilicon is set to a value larger than half of the width of the groove 5. As a result, polysilicon is buried in the groove 5 and in the opening of the mask pattern 14, and polysilicon is also deposited on the mask pattern 14. After the polysilicon is deposited, an annealing process is performed in POCL3 at a temperature of 950.degree. Thereby, polysilicon doped with N-type impurities is formed, and the gate electrode 8 made of polysilicon having conductivity is formed.
  • the polysilicon deposited on the mask pattern 14 is selectively etched to form the gate electrode 8 embedded in the groove 5 and in the opening of the mask pattern 14. Specifically, the polysilicon deposited on the mask pattern 14 is etched back until the mask pattern 14 is exposed.
  • the etching method an anisotropic etching method may be used.
  • the mask pattern 14 is removed.
  • the mask pattern 14 is a silicon oxide film
  • the mask pattern 14 is removed by washing with hydrofluoric acid.
  • the gate electrode 8 embedded in the trench 5 and protruding from the upper surface 17 of the drift region 2 is formed.
  • an interlayer insulating film 9 that covers a part of the gate electrode 8 protruding from the upper surface 17 of the drift region 2 (protruding gate portion) is formed.
  • the interlayer insulating film 9 can be formed by thermally oxidizing the gate electrode 8 (polysilicon) protruding from the upper surface 17 of the drift region 2.
  • the oxidation treatment is performed at a temperature of about 900 ° C. in an oxygen atmosphere.
  • the selectivity of thermal oxidation of polysilicon and silicon carbide at a temperature of about 900 ° C. is high. Therefore, although polysilicon is thermally oxidized, silicon carbide is hardly oxidized or the amount of silicon carbide oxidized is very small.
  • cleaning is performed with hydrofluoric acid for several seconds.
  • a source electrode 13 is formed so as to be in ohmic contact with the well region 3 and the source region 4 with low resistance.
  • nickel silicide can be preferably used, but metals such as cobalt silicide and titanium silicide may be used.
  • vapor deposition, sputtering, CVD, or the like can be used.
  • the source electrode 13 may have a laminated structure in which titanium or aluminum is laminated on the above-described metal.
  • Nickel is deposited on the back surface of silicon carbide substrate 1. By performing an annealing process at about 1000 ° C., nickel silicide in which silicon carbide and nickel are alloyed is formed. Through the above steps, the semiconductor device 100 shown in FIG. 1 is completed.
  • the semiconductor device 100 functions as a transistor by controlling the potential of the gate electrode 8 with a predetermined positive potential applied to the drain electrode 12 with the potential of the source electrode 13 as a reference. That is, when the voltage between the gate electrode 8 and the source electrode 13 is set to a predetermined threshold voltage or more, an N-type inversion layer is formed in the channel portion of the P-type well region 3 adjacent to the side surface of the gate electrode 8.
  • the drift region 2 and the source region 4 are in a conductive state, that is, an on state through the N-type inversion layer, and current flows from the drain electrode 12 to the source electrode 13.
  • the inversion layer disappears. Thereby, the drift region 2 and the source region 4 are cut off, that is, turned off, and no current flows from the drain electrode 12 to the source electrode 13.
  • a high voltage is instantaneously applied between the drain / source. As a result, a depletion layer is formed in the drift region 2.
  • a capacitance (Cgd) between the gate and the drain in the semiconductor device 100 shown in FIG. 1 is formed between the gate insulating film 7 and the gate electrode 8 sandwiching the depletion layer in the drift region 2 and the drift region 2.
  • the gate-source capacitance is the sum of the first capacitance and the second capacitance.
  • the first capacitance is a sum of capacitances formed between the gate electrode 8 and the well region 3 sandwiching the gate insulating film 7 and between the gate electrode 8 and the source region 4 sandwiching the gate insulating film 7.
  • the second capacitor is a capacitor formed between the gate electrode 8 and the source electrode 13 that sandwich the interlayer insulating film 9.
  • the second capacitance can be easily adjusted using the height of the gate electrode 8. Therefore, the gate-source capacitance (Cgs) can be increased without reducing the degree of integration as compared with a planar gate electrode. Device integration can be maintained and gate / source capacitance can be further increased. Therefore, when the drain-source voltage (Vds) is constant, the gate-source voltage (Vgs) can be kept low as shown in the equation (4), and the voltage (Vgs) exceeds the threshold voltage. Malfunction is suppressed. In other words, when the voltage (Vgs) between the gate and the source is constant, the voltage (Vds) between the drain and the source becomes higher. Therefore, even if there is a sharp change in the voltage (Vds), malfunction is unlikely to occur. Become.
  • the drift layer of the SiC power transistor can be formed thinner than the Si power transistor. This increases the gate-drain capacitance (Cgd) of the transistor. As a result, the ratio (Cgs / Cgd) of the capacitance (Cgs) to the capacitance (Cgd) becomes small, which causes a malfunction of the transistor.
  • the capacitance between the gate electrode 8 and the source electrode 13 sandwiching the interlayer insulating film 9 is increased to increase the gate-source capacitance (Cgs), and the ratio (Cgs / Cgd) is increased. It is getting bigger.
  • a part of the gate electrode 8 protrudes from the upper surface 17 of the drift region 2 and faces the source electrode 13 through the interlayer insulating film 9.
  • the upper surface of the gate electrode is formed higher than the upper surface 17 of the drift region 2.
  • the gate electrode 8 (projecting gate portion) higher than the upper surface 17 is in contact with the source electrode 13 through the interlayer insulating film 9, so that the gate-source capacitance (Cgs) can be increased.
  • the size of the gate-source capacitance (Cgs) can be easily controlled by the height of the gate electrode 8.
  • the gate electrode 8 and the source electrode 13 become the both electrodes of the capacitor as they are.
  • the interlayer insulating film 9 is formed by thermally oxidizing the gate electrode 8 (polysilicon).
  • the interlayer film is formed by a method such as CVD or plasma TEOS.
  • CVD chemical vapor deposition
  • a silicon oxide film is formed on the entire surface of the chip. For this reason, an unnecessary silicon oxide film must be removed after film formation.
  • the semiconductor substrate 1 is silicon carbide
  • the heat treatment is performed at a temperature at which the oxidation temperature of silicon carbide is higher than that of polysilicon and the polysilicon is oxidized and the silicon carbide is not oxidized, a silicon oxide film is formed only on the polysilicon. As a result, the number of processes is reduced and the manufacturing time is shortened.
  • the gate electrode 8 is embedded only in the side portion of the groove 5.
  • the groove 5 is embedded on both sides.
  • the gate insulating film 7 is disposed only between the gate electrode 8 embedded on both sides of the groove 5 and the inner surface (side surface and bottom surface) of the groove 5. That is, the gate insulating film 7 is not disposed at the center of the bottom surface of the trench 5.
  • the interlayer insulating film 9 covers the protruding gate portion of the gate electrode 8 and further covers the inner surface of the gate electrode 8.
  • the interlayer insulating film 9 that covers the inner surface of the gate electrode 8 is referred to as an anode insulating film 9a.
  • the interlayer insulating film 9 is formed of the same silicon dioxide.
  • the semiconductor device 200 further includes an anode region 15 embedded in the second groove surrounded by the gate electrode 8.
  • the anode region 15 faces the gate electrode 8 with the interlayer insulating film 9 (anode insulating film 9a) interposed therebetween.
  • the gate electrode 8 is embedded only in the side portion of the trench 5, and the anode region 15 is embedded in the central portion of the trench 5 via the anode insulating film 9 a.
  • the anode region 15 is electrically insulated from the gate electrode 8 by the anode insulating film 9a.
  • a part of the anode region 15 protrudes from the upper surface 17 of the drift region 2 toward the source electrode 13 in the same manner as a part of the gate electrode 8 (protruding gate portion).
  • the upper end of the anode region 15 is ohmically connected to the source electrode 13. Therefore, the anode region 15 sandwiching the anode insulating film 9a and the gate electrode 8 form a gate / source capacitance (Cgs).
  • the lower end of the anode region 15 is in contact with the drift region 2 at the bottom surface of the groove 5 to form a diode between the drift region 2 and the anode region 15.
  • P-type polysilicon is used as an example of the anode region 15.
  • the interface between drift region 2 made of silicon carbide and anode region 15 forms a heterojunction interface
  • a heterojunction diode is formed between drift region 2 and anode region 15 as an example of a unipolar diode.
  • the semiconductor device 200 of FIG. 3 constitutes an insulated gate transistor incorporating a heterojunction diode.
  • the manufacturing process shown in FIGS. 2A to 2D is performed to form the drift region 2, the well region 3, the source region 4, the trench 5, and the gate insulating film 7.
  • polysilicon to be the gate electrode 8 is deposited on the inner surface (side surface and bottom surface) of the groove 5 and the side surface of the opening of the mask pattern 14.
  • a method for depositing polysilicon a low pressure CVD method can be used.
  • the deposited thickness of the polysilicon is set to a value smaller than half of the width of the groove 5.
  • the entire groove 5 is not buried with polysilicon, and polysilicon can be deposited with substantially the same thickness on the side and bottom surfaces of the groove 5.
  • the width of the groove 5 is 2 ⁇ m
  • the deposited thickness of polysilicon is made thinner than 1 ⁇ m.
  • an annealing process is performed in POCl 3 at a temperature of 950 ° C., whereby N-type polysilicon is formed, and a conductive gate electrode 8 is formed.
  • N-type polysilicon is etched using an anisotropic etching method without using a mask.
  • the etching is stopped when the upper surface of the mask pattern 14 is exposed and the gate insulating film 7 is exposed at the center of the bottom surface of the groove 5.
  • the anisotropic etching method the polysilicon deposited on the side of the groove 5 and the side of the opening of the mask pattern 14 is left and deposited on the upper surface of the mask pattern 14 and the center of the bottom of the groove 5. Only the polysilicon that has been removed can be removed.
  • the gate insulating film 7 exposed at the center of the bottom surface of the trench 5 is removed by washing with hydrofluoric acid.
  • the mask pattern 14 is removed.
  • the mask pattern 14 may be etched using an anisotropic etching method without using a mask.
  • a part of the gate electrode 8 (projecting gate portion) that is buried in the side portion of the groove 5 and projects from the upper surface 17 of the drift region 2 is formed.
  • an interlayer insulating film 9 that covers a part of the gate electrode 8 (protruding gate portion) and the inner surface of the gate electrode 8 is formed.
  • the interlayer insulating film 9 made of silicon dioxide can be formed by thermally oxidizing the gate electrode 8 (polysilicon). For example, thermal oxidation is performed at a temperature of about 900 ° C. in an oxygen atmosphere.
  • the anode insulating film 9a is formed of silicon dioxide, it is formed simultaneously with the interlayer insulating film 9. Thereby, the second groove 16 surrounded by the anode insulating film 9a is formed.
  • the anode region 15 is embedded in the second groove 16.
  • a low pressure CVD method can be used.
  • the kind and concentration of the impurity added to the polysilicon may be set according to the rising voltage of the heterojunction diode formed between the anode region 15 and the drift region 2.
  • boron (B) can be added by introducing BCl 3 gas when the polysilicon is deposited.
  • BPH3 gas may be introduced when the polysilicon is deposited.
  • the polysilicon deposition is continued until the entire second groove 16 is filled with polysilicon.
  • the polysilicon is etched back using an isotropic etching method without using a mask. Thereby, the polysilicon buried in the second groove 16 can be left, and the polysilicon deposited on the surface of the source region 4 and the like can be removed. Subsequently, the source electrode 13 and the drain electrode 12 are formed in the same manner as in the first embodiment. Through the above steps, the semiconductor device 200 shown in FIG. 3 is completed.
  • the anode region 15 may be formed of the same metal as the source electrode 13, for example, titanium (Ti) or aluminum (Al). In this case, an electron beam evaporation method, a sputtering method, or an MOCVD method can be used.
  • the diode formed between the anode region 15 and the drift region 2 is a Schottky barrier diode (SBD) as another example of a unipolar diode.
  • SBD Schottky barrier diode
  • the anode region 15 sandwiching the anode insulating film 9a and the gate electrode 8 form a gate / source capacitance (Cgs). Even if the height of the gate electrode 8 protruding from the upper surface 17 of the drift region 2 is constant, the gate-source capacitance (Cgs) can be increased more than twice as compared with the semiconductor device 100 of FIG. . For this reason, even if there is a steep change in the voltage (Vds), the gate-source voltage (Vgs) can be kept low, and malfunctions are unlikely to occur.
  • the lower end of the anode region 15 is in contact with the drift region 2 on the bottom surface of the groove 5.
  • the gate / drain capacitance (Cgd) formed by the gate electrode 8 sandwiching the gate insulating film 7 and the drift region 2 becomes smaller than that of the semiconductor device 100 of FIG. This further increases the capacity ratio (Cgs / Cgd).
  • the anode region 15 and the drift region 2 form a diode.
  • a reflux diode is not necessary.
  • the anode region 15 is formed of polysilicon, the diode is a unipolar diode.
  • the semiconductor device 200 is used as a switching element of an inverter, since there is no recovery current during regeneration, switching loss can be reduced.
  • the rising voltage of the diode can be easily adjusted by the impurity concentration in the polysilicon.
  • polysilicon By using the low pressure CVD method, polysilicon can be embedded in the second groove 16 with good coverage. Therefore, a highly reliable semiconductor device can be manufactured by an easy method.
  • the semiconductor device 210 of FIG. 5 differs from the semiconductor device 200 of FIG. 3 in the following points.
  • An interlayer insulating film 9 or an anode insulating film 9 a formed on the side surface of the gate electrode 8 is formed of a high dielectric constant insulating film (high-k insulating film) 11.
  • the high dielectric constant insulating film 11 is an insulating film having a high dielectric constant and a small leakage current due to the quantum tunnel effect, and includes, for example, a silicon nitride film and oxides of hafnium, zirconium, and tantalum.
  • Silicon nitride has a higher relative dielectric constant (k) than silicon dioxide. For this reason, the capacity of the capacitor formed by the anode region 15 and the gate electrode 8 or the capacity of the capacitor formed by the gate electrode 8 and the source electrode 13 is increased as compared with the semiconductor device 200 of FIG. Furthermore, by depositing silicon nitride by a low pressure CVD method, a film can be formed with good coverage. Note that the operation of the semiconductor device 210 is the same as that of the semiconductor device 200, and thus description thereof is omitted.
  • the process proceeds to the manufacturing process shown in FIG. 6A, and the silicon nitride film 11 is formed by a low pressure CVD method.
  • the film formation amount is set so that the groove 5 is not completely filled.
  • the silicon nitride film 11 is formed on the side surface and top surface of the gate electrode 8, the bottom surface of the groove 5, and the top surface 17 of the drift region 2.
  • the silicon nitride film 11 is etched without using a mask by using an anisotropic etching method.
  • the etching stops when the upper surface of the gate electrode 8 and the upper surface 17 of the drift region 2 are exposed, and the drift region 2 is exposed at the center of the bottom surface of the groove 5.
  • the anisotropic etching method the silicon nitride film 11 deposited on the side surface of the gate electrode 8 can be left and the other silicon nitride film 11 can be selectively removed.
  • the semiconductor device 210 is completed by performing the manufacturing process shown in FIG. 4F.
  • the silicon nitride film 11 is formed, and the silicon nitride film 11 is etched using an anisotropic etching method without using a mask. Thereby, the silicon nitride film 11 can be left on the side surface of the gate electrode 8. Therefore, a process related to mask pattern formation (including a photolithography process) is not required, and mask misalignment does not occur. Therefore, the manufacturing process can be simplified and the manufacturing time can be shortened.
  • the structure of the semiconductor device 300 concerning 3rd Embodiment is demonstrated.
  • the semiconductor device 300 is different in that a part of the mask pattern 14 used in the manufacturing process for forming the trench 5 and the gate electrode 8 is left.
  • a part of the interlayer insulating film 9 is formed by the mask pattern 14 (insulating mask material) used when forming the groove 5. Specifically, a part of the side surface of the gate electrode 8 (protruding gate portion) is covered with the mask pattern 14, and another part of the side surface of the protruding gate portion and the upper surface of the gate electrode 8 are the interlayer insulating film 9. It is covered with. Therefore, a part of the protruding gate portion faces the source electrode 13 through the mask pattern 14. The gate electrode 8 and the source electrode 13 form a gate / source capacitance (Cgs) by sandwiching the mask pattern 14.
  • Cgs gate / source capacitance
  • FIGS. 8A to 8C A method for manufacturing the semiconductor device 300 will be described with reference to FIGS. 8A to 8C.
  • the etching amount is adjusted so that a portion of the mask pattern 14 remains as shown in FIG. 8A without removing the entire mask material 14. At this time, it is desirable not to use an etching mask.
  • the gate electrode 8 is thermally oxidized to form an interlayer insulating film 9.
  • the mask pattern 14 is selectively removed to expose the source region 4 and the well region 3.
  • a resist is deposited on the mask pattern 14 and the interlayer insulating film 9, and the resist is patterned using a photolithography method.
  • the mask pattern 14 exposed from the opening of the patterned resist is selectively etched using an anisotropic etching method or an isotropic etching method.
  • the etching amount is preferably several percent to several tens of percent overetching with respect to the thickness of the mask pattern 14.
  • FIG. 8C shows a cross section after removing the resist. Thereafter, the source electrode 13 and the drain electrode 12 are formed, whereby the semiconductor device 300 is completed.
  • the gate insulating film 7 When the mask pattern 14 and the gate insulating film 7 are formed of the same silicon dioxide, if the mask pattern 14 is completely removed, the gate insulating film 7 exposed on the upper surface 17 of the drift region 2 is also slightly etched. Thereby, the reliability of the gate insulating film 7 may be lowered. On the other hand, by leaving a part of the mask pattern 14, the gate insulating film 7 disposed on the side surface of the trench 5 can be protected from etching damage. Therefore, a highly reliable semiconductor device 300 and a manufacturing method thereof can be provided.
  • the mask pattern 14 was thinned by etching a part of the mask pattern 14.
  • the interlayer insulating film 9 may be formed without reducing the thickness of the mask pattern 14 after the manufacturing process shown in FIG. 2F is performed.
  • the interlayer insulating film 9 covers only the upper surface of the gate electrode 8, and the side surface of the gate electrode 8 (protruding gate portion) is covered with the mask pattern 14. Thereby, the manufacturing process of thinning the mask pattern 14 can be omitted.
  • the gate / source capacitance (Cgs) can be increased by reducing the thickness of the mask pattern 14.
  • FIG. 9 shows a configuration of a semiconductor device 310 according to the first modification of the third embodiment.
  • the semiconductor device 310 is modified to leave a part of the mask pattern 14 with respect to the semiconductor device 200 of FIG.
  • FIG. 10 shows a configuration of a semiconductor device 320 according to the second modification of the third embodiment.
  • the semiconductor device 320 is modified to leave a part of the mask pattern 14 with respect to the semiconductor device 210 of FIG. Note that the manufacturing process similar to that shown in FIGS. 8A to 8C can be applied to the manufacturing method of the semiconductor devices 310 and 320.
  • a semiconductor substrate made of another semiconductor material having a wide band gap may be used.
  • Other semiconductor materials having a wide band gap include GaN (gallium nitride), diamond, ZnO (zinc oxide), and AlGaN-based materials.
  • N-type polysilicon is exemplified as the material of the gate electrode 8
  • other semiconductor materials or metal materials having conductivity including P-type polysilicon, P-type polysilicon, SiGe, and Al may be used. .
  • silicon oxide is exemplified as the material of the gate insulating film 7
  • silicon nitride or a laminated film of silicon oxide and silicon nitride may be used.
  • silicon nitride is etched, it may be washed with hot phosphoric acid at 160 ° C.
  • SYMBOLS 1 Semiconductor substrate 2 Drift region 3 Well region 4 Source region 5 Groove 7 Gate insulating film 8 Gate electrode 9 Interlayer insulating film 9a Anode insulating film 11 Silicon nitride film 12 Drain electrode 13 Source electrode 14 Mask pattern (insulating mask material) DESCRIPTION OF SYMBOLS 15 Anode area

Abstract

　半導体装置（１００）は、Ｎ型のドリフト領域（２）と、Ｐ型のウェル領域（３）と、Ｎ型のソース領域（４）と、ゲート電極（８）と、層間絶縁膜（９）と、ソース電極（１３）と、ドレイン電極（１２）とを備える。ウェル領域はドリフト領域内に形成され、ソース領域はウェル領域内に形成されている。ドリフト領域の上面（１７）からソース領域及びウェル領域を貫通してドリフト領域に至る溝（５）が形成されている。ゲート電極は、溝の少なくとも側部にゲート絶縁膜（７）を介して埋め込まれている。層間絶縁膜はゲート電極を被覆し、ゲート電極の一部が、ドリフト領域の上面から突出し、且つ、層間絶縁膜を介してソース電極と対向している。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関するものである。
　ＭＯＳＦＥＴ及びＩＧＢＴを含む絶縁ゲート型半導体装置の容量をダイナミックに調節する容量調節回路に関する発明が知られている（特許文献１参照）。特許文献１では、大きな電圧変化率及び電流変化率に伴う誤動作を防止するために、ゲート電極の上面に絶縁層を介してエミッタ電極を設けることで、ゲート電極とエミッタ電極の間にキャパシタ（Ｃｇｅ）を形成している。
特開２００４－０１４５４７号公報
　しかし、特許文献１のゲート電極はプレーナ型であるため、キャパシタ（Ｃｇｅ）を増大させるには、ゲート電極の上面の面積を増やす必要があり、デバイスの集積度を低下させる原因となる。
　本発明は、上記課題に鑑みて成されたものであり、その目的は、ドレイン／ソース間の電圧変化が急峻であっても誤動作を起こしにくい半導体装置及びその製造方法を提供することである。
　本発明の一態様に係わる半導体装置は、第１導電型のドリフト領域と、第２導電型のウェル領域と、第１導電型のソース領域と、ゲート電極と、層間絶縁膜と、ソース電極と、ドレイン電極とを備える。ウェル領域はドリフト領域内に形成され、ソース領域はウェル領域内に形成されている。ドリフト領域の上面からソース領域及びウェル領域を貫通してドリフト領域に至る溝が形成されている。ゲート電極は、溝の少なくとも側部にゲート絶縁膜を介して埋め込まれている。層間絶縁膜はゲート電極を被覆し、ゲート電極の一部が、ドリフト領域の上面から突出し、且つ、層間絶縁膜を介してソース電極と対向している。
　本発明の一態様に係わる半導体装置の製造方法は、ドリフト領域の上面からソース領域及びウェル領域を貫通してドリフト領域に至る溝を形成し、溝の少なくとも側部にゲート絶縁膜を介して埋め込まれ、且つドリフト領域の上面から突出するゲート電極を形成し、ドリフト領域の上面から突出するゲート電極を被覆する層間絶縁膜を形成し、ウェル領域及びソース領域にオーミック接続され、且つ層間絶縁膜を介してゲート電極と対向するソース電極を形成する。
図１は、第１実施形態に係わる半導体装置１００の構成を示す断面図である。 図２Ａは、図１の半導体装置１００の製造方法の一例における製造工程を示す断面図である。 図２Ｂは、図１の半導体装置１００の製造方法の一例における図２Ａに続く製造工程を示す断面図である。 図２Ｃは、図１の半導体装置１００の製造方法の一例における図２Ｂに続く製造工程を示す断面図である。 図２Ｄは、図１の半導体装置１００の製造方法の一例における図２Ｃに続く製造工程を示す断面図である。 図２Ｅは、図１の半導体装置１００の製造方法の一例における図２Ｄに続く製造工程を示す断面図である。 図２Ｆは、図１の半導体装置１００の製造方法の一例における図２Ｅに続く製造工程を示す断面図である。 図２Ｇは、図１の半導体装置１００の製造方法の一例における図２Ｆに続く製造工程を示す断面図である。 図２Ｈは、図１の半導体装置１００の製造方法の一例における図２Ｇに続く製造工程を示す断面図である。 図３は、第２実施形態に係わる半導体装置２００の構成を示す断面図である。 図４Ａは、図３の半導体装置２００の製造方法の一例における製造工程を示す断面図である。 図４Ｂは、図３の半導体装置２００の製造方法の一例における図４Ａに続く製造工程を示す断面図である。 図４Ｃは、図３の半導体装置２００の製造方法の一例における図４Ｂに続く製造工程を示す断面図である。 図４Ｄは、図３の半導体装置２００の製造方法の一例における図４Ｃに続く製造工程を示す断面図である。 図４Ｅは、図３の半導体装置２００の製造方法の一例における図４Ｄに続く製造工程を示す断面図である。 図４Ｆは、図３の半導体装置２００の製造方法の一例における図４Ｅに続く製造工程を示す断面図である。 図５は、図３の半導体装置２００の変形例を示す断面図である。 図６Ａは、図５の半導体装置２１０の製造方法の一例における製造工程を示す断面図である。 図６Ｂは、図５の半導体装置２１０の製造方法の一例における図６Ａに続く製造工程を示す断面図である。 図７は、第３実施形態に係わる半導体装置３００の構成を示す断面図である。 図８Ａは、図７の半導体装置３００の製造方法の一例における製造工程を示す断面図である。 図８Ｂは、図７の半導体装置３００の製造方法の一例における図８Ａに続く製造工程を示す断面図である。 図８Ｃは、図７の半導体装置３００の製造方法の一例における図８Ｂに続く製造工程を示す断面図である。 図９は、図７の半導体装置３００の第１変形例を示す断面図である。 図１０は、図７の半導体装置３００の第２変形例を示す断面図である。
　図面を参照して、実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。
（第１実施形態）
［半導体装置１００の構成］
　図１を参照して、第１実施形態に係わる半導体装置１００の構成を説明する。半導体装置１００は、半導体基板１と、ドリフト領域２と、ウェル領域３と、ソース領域４と、ゲート絶縁膜７と、ゲート電極８と、層間絶縁膜９と、ソース電極１３と、ドレイン電極１２とを備える。
　半導体基板１は、例えば、第１導電型（例えばＮ型）不純物が高濃度で添加されたＮ＋型炭化珪素基板からなる。ドリフト領域２は、半導体基板１の表面上に配置された、炭化珪素からなる部材である。ドリフト領域２には、Ｎ型不純物が半導体基板１に比べて低濃度で添加されている。
　ウェル領域３は、ドリフト領域２内に形成された、第１導電型とは異なる第２導電型（例えばＰ型）の不純物が添加された炭化珪素領域である。具体的に、ウェル領域３は、ドリフト領域２の上面１７を含む領域に形成され、ウェル領域３の一部が、ドリフト領域２の上面１７に表出している。「ドリフト領域２の上面１７」とは、半導体基板１に接するドリフト領域２の主面（下面）に対して逆側の主面である。
　ソース領域４は、ウェル領域３内に形成された、Ｎ型不純物が添加された炭化珪素領域である。具体的に、ソース領域４は、ドリフト領域２の上面１７を含む領域に形成され、ソース領域４の一部が、ドリフト領域２の上面１７に表出している。
　ゲート電極８は、溝５の少なくとも側部に埋め込まれている。溝５は、ドリフト領域２の上面１７からソース領域４及びウェル領域３を貫通し、その底面はドリフト領域２に至る。ゲート絶縁膜７は、溝５の内面に表出するドリフト領域２、ウェル領域３、及びソース領域４とゲート電極８との間に介在して、溝５の内面に表出する炭化珪素領域（２、３、４）とゲート電極８との間を電気的に絶縁している。このように、ゲート電極８は、溝５に埋め込まれた「埋込ゲート部」を有している。
　第１実施形態におけるゲート電極８は、溝５の側部のみならず、ゲート絶縁膜７を介して溝５全体に埋め込まれている。ゲート絶縁膜７は溝５の内面（側面及び底面）全体を被覆し、ゲート電極８は、ゲート絶縁膜７で囲まれた領域を埋設されている。
　ゲート電極８の一部は、ドリフト領域２の上面１７から突出する「突出ゲート部」を構成している。ゲート電極８の一部は、ドリフト領域２の上面１７の法線方向に延長され、層間絶縁膜９を介してソース電極１３と対向している。具体的に、突出ゲート部の側面及び上面は、層間絶縁膜９により被覆され、層間絶縁膜９を介してソース電極１３に隣接している。これにより、突出ゲート部の側面及び上面は、ソース電極１３との間にキャパシタ（Ｃｇｓ）を形成することができる。
　ソース電極１３は、ドリフト領域２の上面１７に配置され、ドリフト領域２の上面１７に表出しているウェル領域３及びソース領域４にオーミック接続されている。ソース領域４とウェル領域３はソース電極１３を介して同電位となる。前記したように、ソース電極１３は、層間絶縁膜９を介してゲート電極８の一部（突出ゲート部）の側面及び上面と接触している。
　ドレイン電極１２は、半導体基板１の裏面に接触することにより、半導体基板１を介してドリフト領域２にオーミック接続されている。
［半導体装置１００の製造方法］
　図２Ａ～図２Ｈを参照して、図１の半導体装置１００の製造方法の一例を説明する。
　まず、図２Ａに示す製造工程において、Ｎ＋型の炭化珪素基板１上にＮ－型の炭化珪素からなるドリフト領域２をエピタキシャル成長法を用いて形成する。炭化珪素には、いくつかのポリタイプ（多結晶形）が存在するが、ここでは代表的な４Ｈとして説明する。
　炭化珪素基板１は数十から数百μｍ程度の厚みを持つ。ドリフト領域２の不純物濃度は、例えば、１×１０１４～１０１８ｃｍ－３であり、ドリフト領域２の厚さは数μｍ～数十μｍである。
　次に、図２Ｂに示す製造工程において、イオン注入法を用いて、ドリフト領域２の上面１７を含む所定の領域に、Ｐ型のウェル領域３及びＮ＋型のソース領域４を形成する。
　具体的に、先ず、不純物イオンを選択的に注入するために、ドリフト領域２上にマスク材（図示せず）を堆積する。マスク材としては酸化珪素膜を用いることができ、堆積方法としては熱ＣＶＤ法（化学的気相成長法）やプラズマＣＶＤ法を用いることができる。次に、マスク材上にレジストをパターニングする（図示せず）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。
　パターニングされたレジストの開口から表出するマスク材を選択的にエッチングすることにより、マスクパターンを形成する。エッチング方法としては、フッ酸を用いたウェトエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。
　レジストを酸素プラズマや硫酸等で除去した後に、マスクパターンの開口から表出するドリフト領域２の上面１７に対して、Ｐ型およびＮ型不純物をイオン注入する。Ｐ型およびＮ型不純物イオンは、ドリフト領域２の上面１７を含むドリフト領域２の上部の領域に注入される。Ｐ型不純物イオンが注入される領域の深さは、Ｎ型不純物イオンが注入される領域の深さよりも深い。Ｐ型不純物としては、アルミやボロンを用いることができる。Ｎ型不純物としては、窒素を用いることができる。なお、基体温度を６００℃程度に加熱した状態でイオン注入することで、イオン注入されたドリフト領域２に結晶欠陥が生じることを抑制することができる。イオン注入後、酸化珪素膜からなるマスクパターンを、例えばフッ酸を用いたウェトエッチングによって除去する。次に、アニール処理（熱処理）を施すことにより、注入されたイオンが活性化される。熱処理の温度としては１７００℃程度の温度を用いることができる。熱処理の雰囲気としてはアルゴンや窒素を好適に用いることができる。以上の処理により、Ｐ型のウェル領域３およびＮ＋型のソース領域４が形成される。
　なお、Ｐ型およびＮ型不純物イオンは、ドリフト領域２の上面１７を含むドリフト領域２の上部の領域に注入される。Ｐ型不純物イオンが注入される領域の深さは、Ｎ型不純物イオンが注入される領域の深さよりも深い。よって、Ｐ型のウェル領域３の深さは、Ｎ＋型のソース領域４の深さよりも深い。
　次に、図２Ｃに示す製造工程において、ドリフト領域２の上面１７からソース領域４及びウェル領域３を貫通してドリフト領域２に至る溝５を形成する。具体的に、先ずソース領域４上にマスクパターン１４を形成する。マスクパターン１４として、図２Ｂの製造工程で説明したマスクパターンと同様に、パターニングされた酸化珪素膜等の絶縁膜を使用することができる。次に、マスクパターン１４の開口から表出するドリフト領域２の上面１７からソース領域４、ウェル領域３、及びドリフト領域２の一部を選択的にエッチングする。エッチング方法は、ドライエッチング法等の異方性エッチング法が好適に用いられる。溝５の深さは、ウェル領域３の深さより深くすることが望ましい。エッチング処理は、溝５がソース領域４、ウェル領域３を貫通し、溝の底面がドリフト領域２の内部に到達した時点で終了する。
　次に、図２Ｄに示す製造工程において、溝５の内面に表出するドリフト領域２、ウェル領域３、及びソース領域４を被覆するゲート絶縁膜７を形成する。具体的な方法としては、熱酸化法或いは堆積法を用いることができる。熱酸化法では、例えば、酸素雰囲気中において温度１１００℃程度で基体を加熱することで、酸素に触れる基体のすべての部分に、酸化珪素膜が形成される。溝５の内面に表出するドリフト領域２、ウェル領域３、及びソース領域４も酸素に触れるため、ゲート絶縁膜７が形成される。
　Ｐ型のウェル領域３とゲート絶縁膜７との界面における界面準位を低減するために、ゲート絶縁膜７を形成した後、窒素、アルゴン、Ｎ２Ｏ等の雰囲気中で、１０００℃程度のアニール処理を行っても構わない。また、ゲート絶縁膜７の厚さは数十ｎｍが好ましい。
　次に、図２Ｅに示す製造工程において、ゲート電極８を形成する。具体的には、図２Ｃのエッチング処理で使用したマスクパターン１４を残したまま、減圧ＣＶＤ法を用いて、ポリシリコンを堆積する。堆積されるポリシリコンの厚さは溝５の幅の二分の一より大きい値にする。これにより、溝５の内部及びマスクパターン１４の開口部分に、ポリシリコンが埋設され、マスクパターン１４上にもポリシリコンが堆積される。ポリシリコンを堆積した後に、９５０℃の温度で、ＰＯＣＬ３中においてアニール処理を施す。これにより、Ｎ型不純物が添加されたポリシリコンが形成され、導電性を有するポリシリコンからなるゲート電極８が形成される。
　図２Ｆに示す製造工程において、マスクパターン１４上に堆積されたポリシリコンを選択的にエッチングすることにより、溝５の内部及びマスクパターン１４の開口に埋設されたゲート電極８を形成する。具体的には、マスクパターン１４が表出するまで、マスクパターン１４上に堆積されたポリシリコンをエッチバックする。エッチング法は、異方性エッチング法を用いればよい。
　図２Ｇに示す製造工程において、マスクパターン１４を除去する。例えば、マスクパターン１４が酸化珪素膜である場合は、フッ酸で洗浄することによりマスクパターン１４を除去する。これにより、溝５の内部に埋設され、且つドリフト領域２の上面１７から突出するゲート電極８が形成される。
　図２Ｈに示す製造工程において、ドリフト領域２の上面１７から突出するゲート電極８の一部（突出ゲート部）を被覆する層間絶縁膜９を形成する。具体的には、ドリフト領域２の上面１７から突出するゲート電極８（ポリシリコン）を熱酸化することにより、層間絶縁膜９を形成することができる。例えば、酸素雰囲気中で、約９００℃の温度で酸化処理を行う。約９００℃の温度におけるポリシリコンと炭化珪素との熱酸化の選択比は高い。よって、ポリシリコンは熱酸化されるが、炭化珪素はほとんど酸化されない、或いは、炭化珪素の酸化量は極めてわずかである。ドリフト領域２の上面１７に表出する炭化珪素（３，４）の酸化膜を除去するために、フッ酸で数秒程度、洗浄する。
　最後に、ソース電極１３及びドレイン電極１２を形成する。ウェル領域３およびソース領域４に電気的に低抵抗でオーミック接続するように、ソース電極１３を形成する。ソース電極１３としては、ニッケルシリサイドを好適に用いることができるが、コバルトシリサイド、チタンシリサイドなどの金属を用いても構わない。ソース電極１３の堆積方法としては、蒸着法、スパッタ法、ＣＶＤ法などを用いることができる。更に、ソース電極１３は、前記した金属の上にチタンやアルミを積層した積層構造を有していてもよい。炭化珪素基板１の裏面にニッケルを堆積する。１０００℃程度のアニール処理を施すことにより、炭化珪素とニッケルとが合金化したニッケルシリサイドが形成される。以上の工程を経て、図１に示す半導体装置１００が完成する。
　図１に示す半導体装置１００のスイッチング動作について説明する。ソース電極１３の電位を基準として、ドレイン電極１２に所定の正の電位を印加した状態でゲート電極８の電位を制御することで、半導体装置１００はトランジスタとして機能する。すなわち、ゲート電極８とソース電極１３間の電圧を所定の閾値電圧以上にすると、ゲート電極８の側面に隣接するＰ型ウェル領域３のチャネル部にＮ型の反転層が形成される。Ｎ型の反転層を通じてドリフト領域２とソース領域４との間は導通状態すなわちオン状態となり、ドレイン電極１２からソース電極１３へ電流が流れる。
　一方、ゲート電極８とソース電極１３間の電圧が所定の閾値電圧以下になると、反転層が消滅する。これにより、ドリフト領域２とソース領域４との間は遮断状態すなわちオフ状態となり、ドレイン電極１２からソース電極１３へ電流は流れない。オン状態からオフ状態に遷移するとき、ドレイン／ソース間に高い電圧が瞬間的に印加される。これによって、ドリフト領域２に空乏層が形成される。
　例えば、ドレイン／ソース間に電圧（Ｖｄｓ）が瞬間的に印加される場合、ドレイン／ソース間に電流（ｉ）が流れる。その時に、ドレイン／ゲート間及びゲート／ソース間に電圧（Ｖｇｄ、Ｖｇｓ）がそれぞれ生じる。ゲート／ソース間の容量をＣｇｓとし、ゲート／ドレイン間の容量をＣｇｄとし、ドレイン／ゲート間の電圧をＶｇｄとし、ゲート／ソース間の電圧をＶｇｓとすると、（１）式が成り立つ。
Figure JPOXMLDOC01-appb-M000001
　（１）式を変形すると（２）式が得られる。（２）式を、Ｖｄｓ、Ｖｇｄ及びＶｇｓの関係式に適用すると、（３）式が得られる。（３）式を変形すると、（４）式が得られる。
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000003
Figure JPOXMLDOC01-appb-M000004
　図１で示す半導体装置１００におけるゲート／ドレイン間の容量（Ｃｇｄ）は、ゲート絶縁膜７とドリフト領域２内の空乏層を挟持するゲート電極８とドリフト領域２との間で形成される。
　ゲート／ソース間の容量（Ｃｇｓ）は、第１の容量と、第２の容量との和となる。第１の容量は、ゲート絶縁膜７を挟持するゲート電極８とウェル領域３の間、及びゲート絶縁膜７を挟持するゲート電極８とソース領域４の間にそれぞれ形成される容量の和である。第２の容量は、層間絶縁膜９を挟持するゲート電極８とソース電極１３の間に形成される容量である。
　図１に示す半導体装置１００によれば、第２の容量は、ゲート電極８の高さを用いて容易に調整可能になっている。このため、プレーナ型のゲート電極に比べて、集積度を低下させることなく、ゲート／ソース間の容量（Ｃｇｓ）を増大させることができる。デバイスの集積度を維持し且つゲート／ソース間の容量を更に増大させることができる。このため、ドレイン／ソース間の電圧（Ｖｄｓ）が一定である場合、（４）式に示すように、ゲート／ソース間の電圧（Ｖｇｓ）を低く抑えられ、電圧（Ｖｇｓ）が閾値電圧を超えて誤動作することが抑制される。換言すれば、ゲート／ソース間の電圧（Ｖｇｓ）が一定である場合、ドレイン／ソース間の電圧（Ｖｄｓ）はより高くなるため、電圧（Ｖｄｓ）に急峻な変化があっても誤動作が起こりにくくなる。
　炭化珪素（ＳｉＣ）材料の絶縁破壊電界は珪素（Ｓｉ）の約１０倍であるため、ＳｉＣパワートランジスタのドリフト層はＳｉパワートランジスタより薄く形成することができる。このため、トランジスタのゲート／ドレイン間容量（Ｃｇｄ）は大きくなる。これにより、容量（Ｃｇｓ）と容量（Ｃｇｄ）の比（Ｃｇｓ／Ｃｇｄ）が小さくなり、トランジスタの誤動作の原因となる。第１実施形態では、層間絶縁膜９を挟持するゲート電極８とソース電極１３の間の容量を増大させることで、ゲート／ソース間の容量（Ｃｇｓ）を増大させ、比（Ｃｇｓ／Ｃｇｄ）を大きくしている。
　図１の半導体装置１００では、ゲート電極８の一部（突出ゲート部）が、ドリフト領域２の上面１７から突出し、且つ、層間絶縁膜９を介してソース電極１３と対向している。ゲート電極の上面をドリフト領域２の上面１７より高く形成する。これにより、上面１７より高いゲート電極８（突出ゲート部）は層間絶縁膜９を介してソース電極１３と接するので、ゲート／ソース間容量（Ｃｇｓ）を増やすことができる。また、ゲート／ソース間容量（Ｃｇｓ）の大きさはゲート電極８の高さによって容易に制御できる。さらに、ゲート電極８とソース電極１３がそのままコンデンサの両電極となる。コンデンサをトランジスタに外付けする従来の回路と比べて、配線の寄生抵抗と寄生インダクタンスがほぼ無くなるので、ドレインソース間の電圧変化がさらに急速な場合にも適応できる。さらに、回路部品を削減できる。
　図２Ｈに示したように、層間絶縁膜９はゲート電極８（ポリシリコン）を熱酸化することで形成される。一般的に、層間膜はＣＶＤ法やプラズマＴＥＯＳなどの方法で成膜される。しかし、これらの堆積方法では、チップ全面に酸化珪素膜が成膜される。このため、成膜後に不要の酸化珪素膜を除去しなければいけない。半導体基板１が炭化珪素である場合、炭化珪素の酸化温度がポリシリコンよりも高く、ポリシリコンを酸化して炭化珪素を酸化しない温度で熱処理を行えば、ポリシリコンにだけ酸化珪素膜を成膜できるので、工程数が削減され、製造時間が短縮される。
（第２実施形態）
［半導体装置２００の構成］
　図３を参照して、第２実施形態に係わる半導体装置２００の構成を説明する。半導体装置２００は、図１の半導体装置１００に比べて、次の点が相違する。
　ゲート電極８は、溝５の側部のみに埋め込まれている。図３の切断面において、溝５の両側部に埋め込まれている。ゲート絶縁膜７は、溝５の両側部に埋め込まれたゲート電極８と溝５の内面（側面及び底面）の間にのみ配置されている。つまり、溝５の底面の中央部にゲート絶縁膜７は配置されていない。層間絶縁膜９は、ゲート電極８の突出ゲート部を被覆し、更に、ゲート電極８の内側面も被覆している。ゲート電極８の内側面を被覆する層間絶縁膜９を、アノード絶縁膜９ａと呼ぶ。アノード絶縁膜９ａは、層間絶縁膜９が同じ二酸化珪素で形成されている。
　半導体装置２００は、ゲート電極８により囲まれた第２の溝の内部に埋め込まれたアノード領域１５を更に有する。アノード領域１５は、層間絶縁膜９（アノード絶縁膜９ａ）を介してゲート電極８に対向している。第２実施形態では、ゲート電極８は溝５の側部のみに埋め込まれ、溝５の中央部には、アノード絶縁膜９ａを介してアノード領域１５が埋め込まれている。アノード領域１５は、アノード絶縁膜９ａによってゲート電極８から電気的に絶縁されている。アノード領域１５の一部は、ゲート電極８の一部（突出ゲート部）と同様にして、ドリフト領域２の上面１７からソース電極１３に向けて突出している。アノード領域１５の上端は、ソース電極１３にオーミック接続されている。したがって、アノード絶縁膜９ａを挟持するアノード領域１５とゲート電極８は、ゲート／ソース間容量（Ｃｇｓ）を形成する。
　アノード領域１５の下端は、溝５の底面において、ドリフト領域２に接触し、ドリフト領域２とアノード領域１５の間でダイオードを形成している。第２実施形態では、アノード領域１５の一例としてＰ型のポリシリコンを用いる。これにより、炭化珪素からなるドリフト領域２とアノード領域１５との界面はヘテロ接合界面を形成し、ドリフト領域２とアノード領域１５の間に、ユニポーラダイオードの一例としてヘテロ接合ダイオードが形成される。このように、図３の半導体装置２００は、ヘテロ接合ダイオードを内蔵した絶縁ゲート型トランジスタを構成している。
　半導体装置２００が備えるダイオードの動作を説明する。ソース電極１３の電位を基準として、ドレイン電極１２に所定の電位を印加した場合には、アノード領域１５をアノードとし、ドリフト領域２をカソードとしたダイオードに還流電流が流れる。なお、半導体装置２００が備えるトランジスタの動作は、図１の半導体装置１００と同じであるため、説明を省略する。
［半導体装置２００の製造方法］
　図４Ａ～図４Ｆを参照して、図３の半導体装置２００の製造方法の一例を説明する。
　先ず、図２Ａ～図２Ｄに示した製造工程を実施して、ドリフト領域２、ウェル領域３、ソース領域４、溝５、及びゲート絶縁膜７を形成する。
　次に、図４Ａに示す製造工程において、ゲート電極８となるポリシリコンを、溝５の内面（側面及び底面）及びマスクパターン１４の開口の側面に堆積する。ポリシリコンの堆積方法としては減圧ＣＶＤ法を用いることができる。ポリシリコンの堆積厚さは溝５の幅の二分の一より小さい値にする。これにより、溝５全体がポリシリコンで埋設されず、溝５の側面と底面にはほぼ同じ厚さでポリシリコンを堆積することができる。例えば、溝５の幅が２μｍである場合、ポリシリコンの堆積厚さは１μｍより薄くする。ポリシリコン堆積後に、９５０℃の温度でＰＯＣｌ３中においてアニール処理を施すことで、Ｎ型のポリシリコンが形成され、導電性を有するゲート電極８が形成される。
　次に、図４Ｂに示す製造工程において、異方性エッチング法を用いて、マスクを使用せずにＮ型のポリシリコンをエッチングする。エッチングは、マスクパターン１４の上面が表出し、且つ溝５の底面の中央部にゲート絶縁膜７が表出した時点で停止する。異方性エッチング法を用いることにより、溝５の側部及びマスクパターン１４の開口の側部に堆積されていたポリシリコンを残し、マスクパターン１４の上面及び溝５の底面の中央部に堆積されていたポリシリコンだけを除去することができる。
　次に、図４Ｃに示す製造工程において、溝５の底面の中央部に表出したゲート絶縁膜７をフッ酸で洗浄することで除去する。
　次に、図４Ｄに示す製造工程において、マスクパターン１４を除去する。除去方法としては、異方性エッチング法を用いて、マスクを使用せずにマスクパターン１４をエッチングすればよい。これにより、溝５の側部に埋め込まれ且つドリフト領域２の上面１７から突出するゲート電極８の一部（突出ゲート部）が形成される。
　次に、図４Ｅに示す製造工程において、ゲート電極８の一部（突出ゲート部）及びゲート電極８の内側面を被覆する層間絶縁膜９を形成する。具体的に、ゲート電極８（ポリシリコン）を熱酸化することにより、二酸化珪素からなる層間絶縁膜９を形成することができる。例えば、酸素雰囲気中で、約９００℃の温度で熱酸化処理を行う。アノード絶縁膜９ａを二酸化珪素で形成する場合、層間絶縁膜９と同時に形成される。これにより、アノード絶縁膜９ａで囲まれた第２の溝１６が形成される。
　次に、図４Ｆに示す製造工程において、第２の溝１６にアノード領域１５を埋め込む。アノード領域１５をポリシリコンで形成する場合、減圧ＣＶＤ法を用いることができる。ポリシリコンに添加される不純物の種類及び濃度は、アノード領域１５とドリフト領域２の間に形成されるヘテロ接合ダイオードの立ち上がり電圧に応じて、設定すればよい。例えば、アノード領域１５をＰ型のポリシリコンで形成する場合、ポリシリコンの堆積時に、ＢＣｌ３ガスを導入することにより、ボロン（Ｂ）を添加することができる。アノード領域１５をＮ型のポリシリコンで形成する場合、ポリシリコンの堆積時に、ＢＰＨ３ガスを導入すればよい。第２の溝１６全体がポリシリコンで埋設されるまで、ポリシリコンの堆積を継続する。ポリシリコンを堆積した後に、等方性エッチング法を用いて、マスクを使用せずにポリシリコンをエッチバックする。これにより、第２の溝１６に埋設されたポリシリコンを残し、ソース領域４の表面等に堆積されたポリシリコンを除去することができる。続いて、第１実施形態と同様にして、ソース電極１３及びドレイン電極１２を形成する。以上の工程を経て、図３に示す半導体装置２００が完成する。
　なお、アノード領域１５は、ソース電極１３と同じ金属、例えば、チタン（Ｔｉ）或いはアルミニウム（Ａｌ）で形成してもよい。この場合、電子ビーム蒸着法、スパッタ法或いはＭＯＣＶＤ法を使用することができる。また、アノード領域１５とドリフト領域２の間に形成されるダイオードは、ユニポーラダイオードの他の例としてのショットキーバリアダイオード（ＳＢＤ）である。
　アノード絶縁膜９ａを挟持するアノード領域１５とゲート電極８は、ゲート／ソース間容量（Ｃｇｓ）を形成する。ドリフト領域２の上面１７から突出するゲート電極８の高さが一定であっても、図１の半導体装置１００に比べて、ゲート／ソース間容量（Ｃｇｓ）を２倍以上に大きくすることができる。このため、電圧（Ｖｄｓ）に急峻な変化があっても、ゲート／ソース間の電圧（Ｖｇｓ）を低く抑えられ、誤動作が起こりにくくなる。
　溝５の底面において、アノード領域１５の下端がドリフト領域２に接触している。これにより、ゲート絶縁膜７を挟持するゲート電極８とドリフト領域２が形成するゲート／ドレイン間容量（Ｃｇｄ）が図１の半導体装置１００に比べて小さくなる。このため、容量の比（Ｃｇｓ／Ｃｇｄ）が更に増大する。
　アノード領域１５とドリフト領域２はダイオードを形成する。半導体装置２００がインバーターのスイッチング素子として使用されるとき、還流用ダイオードが不要となる。また、アノード領域１５がポリシリコンで形成される場合、ダイオードはユニポーラダイオードとなる。半導体装置２００がインバーターのスイッチング素子として使用されるとき、回生時のリカバリ電流がないため、スイッチング損失を低減できる。また、ダイオードの立ち上がり電圧は、ポリシリコン中の不純物濃度で容易に調整することができる。減圧ＣＶＤ法を用いることにより、ポリシリコンを第２の溝１６にカバレッジよく埋設することができる。よって、容易な方法によって信頼性の高い半導体装置を製造することができる。
（半導体装置２００の変形例）
　図５を参照して、第２実施形態の変形例に係わる半導体装置２１０の構成を説明する。図５の半導体装置２１０は、図３の半導体装置２００に比べ、次の点が相違する。ゲート電極８の側面に形成される層間絶縁膜９又はアノード絶縁膜９ａが高誘電率絶縁膜（ハイケー絶縁膜）１１で形成されている。高誘電率絶縁膜１１は、誘電率が高く且つ量子トンネル効果によるリーク電流が少ない絶縁膜であり、例えば、窒化珪素膜や、ハフニウム、ジルコニウム及びタンタルの酸化物が含まれる。ここでは、窒化珪素膜を使用する。窒化珪素は二酸化珪素より比誘電率（ｋ）が高い。このため、アノード領域１５とゲート電極８で形成されるコンデンサの容量、またはゲート電極８とソース電極１３で形成されるコンデンサの容量は、図３の半導体装置２００に比べ、増加する。更に、窒化珪素を減圧ＣＶＤ法で堆積することで、カバレジよく成膜することができる。なお、半導体装置２１０の動作は、半導体装置２００と同じであるため、説明を省略する。
　次に、図６Ａ及び図６Ｂを参照して、高誘電率絶縁膜１１の製造方法について説明する。図４Ｄに示す製造工程を実施した後に、図６Ａに示す製造工程に進み、窒化珪素膜１１を減圧ＣＶＤ法で成膜する。成膜量は、溝５が完全に埋めないように設定する。窒化珪素膜１１は、ゲート電極８の側面及び上面、溝５の底面、及びドリフト領域２の上面１７に成膜される。
　次に、図６Ｂに示す製造工程において、異方性エッチング法を用いて、窒化珪素膜１１をマスクを使用せずにエッチングする。エッチングは、ゲート電極８の上面、及びドリフト領域２の上面１７が表出し、且つ溝５の底面の中央部にドリフト領域２が表出した時点で停止する。異方性エッチング法を用いることにより、ゲート電極８の側面に堆積されていた窒化珪素膜１１を残し、その他の窒化珪素膜１１を選択的に除去することができる。
　次に、図４Ｅに示した製造工程を実施することにより、ゲート電極８の上部に表出したポリシリコンを選択的に酸化することで、層間絶縁膜９を形成する。その後、図４Ｆに示した製造工程を実施することで、半導体装置２１０が完成する。
　このように、窒化珪素膜１１を成膜し、マスクを使用せずに窒化珪素膜１１を異方性エッチング法を用いてエッチングする。これにより、ゲート電極８の側面に窒化珪素膜１１を残すことができる。よって、マスクパターン形成に係わる工程（フォトリソグラフィ工程を含む）が不要となり、且つ、マスクの合わせずれも生じない。よって、製造工程の簡略化及び製造時間の短縮を図ることができる。
（第３実施形態）
　図７を参照して、第３実施形態に係わる半導体装置３００の構成を説明する。図１の半導体装置１００に比べて、半導体装置３００は、溝５及びゲート電極８を形成する製造工程に使用したマスクパターン１４の一部を残している点が相違する。
　層間絶縁膜９の一部は、溝５の形成時に使用したマスクパターン１４（絶縁性マスク材）で形成される。具体的には、ゲート電極８の一部（突出ゲート部）の側面の一部がマスクパターン１４により被覆され、突出ゲート部の側面の他の一部及びゲート電極８の上面が層間絶縁膜９で被覆されている。よって、突出ゲート部の一部は、マスクパターン１４を介してソース電極１３と対向することになる。ゲート電極８とソース電極１３は、マスクパターン１４を挟持することによりゲート／ソース間容量（Ｃｇｓ）を形成する。
　図８Ａ～図８Ｃを参照して半導体装置３００の製造方法を説明する。図２Ｆに示す製造工程を実施した後、マスク材１４全体を除去せずに、図８Ａに示すように、マスクパターン１４の一部が残るように、エッチング量を調整する。この時、エッチングマスクを使用しないことが望ましい。次に、図８Ｂに示すように、ゲート電極８を熱酸化することにより層間絶縁膜９を形成する。
　次に、図８Ｃに示す製造工程において、マスクパターン１４を選択的に除去して、ソース領域４とウェル領域３を露出させる。具体的に、レジストをマスクパターン１４及び層間絶縁膜９上に堆積し、フォトリソグラフィ法を用いてレジストをパターニングする。パターニングされたレジストの開口から表出するマスクパターン１４を、異方性エッチング法或いは等方性エッチング法を用いて選択的にエッチングする。エッチング量はマスクパターン１４の厚さに対して数％～数十％のオーバーエッチングが好適である。エッチング後、レジストを除去する。図８Ｃはレジストを除去した後の断面を示す。その後、ソース電極１３及びドレイン電極１２を形成することにより、半導体装置３００が完成する。
　マスクパターン１４及びゲート絶縁膜７が同じ二酸化珪素で形成されている場合、マスクパターン１４を全て除去してしまうと、ドリフト領域２の上面１７に露出するゲート絶縁膜７も多少エッチングされてしまう。これにより、ゲート絶縁膜７の信頼性が低下する可能性がある。これに対して、マスクパターン１４の一部を残すことにより、溝５の側面に配置されたゲート絶縁膜７をエッチングダメージから保護することができる。よって、信頼性の高い半導体装置３００及びその製造方法を提供することができる。
　なお、マスクパターン１４の一部をエッチングすることにより、マスクパターン１４を薄膜化した。これに限らず、図２Ｆに示す製造工程を実施した後、マスクパターン１４を薄膜化せずに、層間絶縁膜９を形成してもよい。層間絶縁膜９はゲート電極８の上面のみを被覆し、ゲート電極８（突出ゲート部）の側面はマスクパターン１４により被覆されることになる。これにより、マスクパターン１４を薄膜化する製造工程を省略することができる。一方、マスクパターン１４を薄膜化することにより、ゲート／ソース間容量（Ｃｇｓ）を増やすことができる。
（半導体装置３００の変形例）
　図９は、第３実施形態の第１変形例に係わる半導体装置３１０の構成を示す。半導体装置３１０は、図３の半導体装置２００に対して、マスクパターン１４の一部を残す変形を加えている。図１０は、第３実施形態の第２変形例に係わる半導体装置３２０の構成を示す。半導体装置３２０は、図５の半導体装置２１０に対して、マスクパターン１４の一部を残す変形を加えている。なお、半導体装置３１０、３２０の製造方法は、図８Ａ～図８Ｃと同様な製造工程を適用することができる。
　上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
　半導体基板として炭化珪素基板を用いた場合を説明したが、バンドギャップが広いその他の半導体材料からなる半導体基板を用いてもよい。バンドギャップが広いその他の半導体材料としては、ＧａＮ（窒化ガリウム）、ダイヤモンド、ＺｎＯ（酸化亜鉛）、ＡｌＧａＮ系材料が挙げられる。
　ゲート電極８の材料としてＮ型のポリシリコンを例示したが、Ｐ型のポリシリコン、Ｐ型ポリ炭化珪素、ＳｉＧｅ、Ａｌを含む、導電性を有するその他の半導体材料又は金属材料であってもよい。
　ゲート絶縁膜７の材料として酸化珪素を例示したが、窒化珪素、又は酸化珪素と窒化珪素の積層膜であってもよい。窒化珪素をエッチングする場合、１６０℃の熱燐酸で洗浄すればよい。
　１　半導体基板
　２　ドリフト領域
　３　ウェル領域
　４　ソース領域
　５　溝
　７　ゲート絶縁膜
　８　ゲート電極
　９　層間絶縁膜
　９ａ　アノード絶縁膜
　１１　窒化珪素膜
　１２　ドレイン電極
　１３　ソース電極
　１４　マスクパターン（絶縁性マスク材）
　１５　アノード領域
　１６　第２の溝
　１００、２００、２１０、３００、３１０、３２０　半導体装置

Claims (9)

  1. 　半導体基板と、
    　前記半導体基板の上に形成された第１導電型のドリフト領域と、
    　前記ドリフト領域内に形成された第２導電型のウェル領域と、
    　前記ウェル領域内に形成された第１導電型のソース領域と、
    　前記ドリフト領域の上面から前記ソース領域及び前記ウェル領域を貫通して前記ドリフト領域に至る溝の少なくとも側部に、ゲート絶縁膜を介して埋め込まれたゲート電極と、
    　前記ゲート電極を被覆する層間絶縁膜と、
    　前記ウェル領域及び前記ソース領域にオーミック接続されたソース電極と、
    　前記ドリフト領域にオーミック接続されたドレイン電極と、を備え、
    　前記ゲート電極の一部が、前記ドリフト領域の上面から突出し、且つ、前記層間絶縁膜を介して前記ソース電極と対向している
    ことを特徴とする半導体装置。
  2. 　前記ゲート電極により囲まれた第２の溝の内部に埋め込まれ、前記層間絶縁膜を介して前記ゲート電極に対向し、且つ前記ソース電極にオーミック接続されたアノード領域を更に有することを特徴とする請求項１に記載の半導体装置。
  3. 　前記第２の溝の底面において、前記アノード領域は前記ドリフト領域に接触していることを特徴とする請求項２に記載に半導体装置。
  4. 　前記第２の溝の底面において、前記アノード領域と前記ドリフト領域はユニポーラダイオードを形成していることを特徴とする請求項３に記載の半導体装置。
  5. 　前記層間絶縁膜は窒化珪素で形成されていることを特徴とする請求項１～４のいずれか一項に記載の半導体装置。
  6. 　半導体基板の上に第１導電型のドリフト領域を形成し、
    　前記ドリフト領域内に第２導電型のウェル領域を形成し、
    　前記ウェル領域内に第１導電型のソース領域を形成し、
    　前記ドリフト領域の上面から前記ソース領域及び前記ウェル領域を貫通して前記ドリフト領域に至る溝を形成し、
    　前記溝の少なくとも側部にゲート絶縁膜を介して埋め込まれ、且つ前記ドリフト領域の上面から突出するゲート電極を形成し、
    　前記ドリフト領域の上面から突出する前記ゲート電極を被覆する層間絶縁膜を形成し、
    　前記ウェル領域及び前記ソース領域にオーミック接続され、且つ層間絶縁膜を介して前記ゲート電極と対向するソース電極を形成する
    　ことを特徴とする半導体装置の製造方法。
  7. 　前記層間絶縁膜の一部は、前記溝の形成時に使用した絶縁性マスク材で形成されることを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 　前記層間絶縁膜は、前記ゲート電極を酸化することにより形成されることを特徴とする請求項６または７に記載の半導体装置の製造方法。
  9. 　前記層間絶縁膜を形成する工程には、
    　窒化珪素膜を成膜する工程と、
    　前記窒化珪素膜を異方性エッチング法を用いてエッチングすることにより、前記ゲート電極の側面に前記窒化珪素膜を残す工程と
    が含まれることが特徴とする請求項６に記載の半導体装置の製造方法。
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Publication number Priority date Publication date Assignee Title
JP2016207671A (ja) * 2015-04-15 2016-12-08 三菱電機株式会社 炭化珪素半導体装置及びその製造方法
CN108630684A (zh) * 2017-03-23 2018-10-09 三星电子株式会社 半导体器件
WO2018206164A1 (de) * 2017-05-10 2018-11-15 Robert Bosch Gmbh Vertikaler leistungstransistor mit verbesserter leitfähigkeit und hohem sperrverhalten
CN111937123A (zh) * 2018-03-26 2020-11-13 日产自动车株式会社 半导体装置及其制造方法
CN112005349A (zh) * 2018-04-19 2020-11-27 日产自动车株式会社 半导体装置及半导体装置的制造方法
CN116635984A (zh) * 2020-12-01 2023-08-22 日产自动车株式会社 半导体装置及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62150778A (ja) * 1985-12-25 1987-07-04 Hitachi Ltd 絶縁ゲ−ト半導体装置とその製造方法
JP2001127072A (ja) * 1999-10-26 2001-05-11 Hitachi Ltd 半導体装置
JP2007242925A (ja) * 2006-03-09 2007-09-20 Mitsubishi Electric Corp 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2010109221A (ja) * 2008-10-31 2010-05-13 Rohm Co Ltd 半導体装置
JP2011199041A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置
WO2012132229A1 (ja) * 2011-03-30 2012-10-04 株式会社日立製作所 トレンチ型ＳｉＣ半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0823092A (ja) * 1994-07-06 1996-01-23 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2000082810A (ja) * 1998-09-07 2000-03-21 Fuji Electric Co Ltd 炭化けい素トレンチ型ｍｏｓ半導体素子の製造方法および炭化けい素トレンチ型ｍｏｓ半導体素子
JP4760081B2 (ja) * 2004-04-21 2011-08-31 株式会社デンソー 半導体装置及びその製造方法
JP5544918B2 (ja) * 2010-02-16 2014-07-09 住友電気工業株式会社 炭化珪素絶縁ゲート型半導体素子およびその製造方法
JP2012156295A (ja) * 2011-01-26 2012-08-16 Sanken Electric Co Ltd 半導体装置の製造方法、半導体装置
RU2548058C1 (ru) * 2011-04-19 2015-04-10 Ниссан Мотор Ко., Лтд. Полупроводниковое устройство и способ его изготовления

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62150778A (ja) * 1985-12-25 1987-07-04 Hitachi Ltd 絶縁ゲ−ト半導体装置とその製造方法
JP2001127072A (ja) * 1999-10-26 2001-05-11 Hitachi Ltd 半導体装置
JP2007242925A (ja) * 2006-03-09 2007-09-20 Mitsubishi Electric Corp 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2010109221A (ja) * 2008-10-31 2010-05-13 Rohm Co Ltd 半導体装置
JP2011199041A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置
WO2012132229A1 (ja) * 2011-03-30 2012-10-04 株式会社日立製作所 トレンチ型ＳｉＣ半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016207671A (ja) * 2015-04-15 2016-12-08 三菱電機株式会社 炭化珪素半導体装置及びその製造方法
CN108630684A (zh) * 2017-03-23 2018-10-09 三星电子株式会社 半导体器件
CN108630684B (zh) * 2017-03-23 2023-08-15 三星电子株式会社 半导体器件
WO2018206164A1 (de) * 2017-05-10 2018-11-15 Robert Bosch Gmbh Vertikaler leistungstransistor mit verbesserter leitfähigkeit und hohem sperrverhalten
CN111937123A (zh) * 2018-03-26 2020-11-13 日产自动车株式会社 半导体装置及其制造方法
CN112005349A (zh) * 2018-04-19 2020-11-27 日产自动车株式会社 半导体装置及半导体装置的制造方法
CN116635984A (zh) * 2020-12-01 2023-08-22 日产自动车株式会社 半导体装置及其制造方法
CN116635984B (zh) * 2020-12-01 2024-03-15 日产自动车株式会社 半导体装置及其制造方法

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