JP2023105554A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】トランジスタの耐圧低下を抑制可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置１００は、基板１と、溝２と、溝２の内壁面に形成されたゲート絶縁膜３と、溝２の内部にゲート絶縁膜３を介して形成されたゲート電極４と、溝２の側面に接するように形成されたドリフト領域５と、溝２の側面及びドリフト領域５と接するように形成されたウェル領域６と、溝２の側面及びウェル領域６と接するように形成されたソース領域７と、ソース領域７と電気的に接続されたソース電極１２と、ドリフト領域５に接するように形成されたドレイン領域８と、ドレイン領域８と電気的に接続されたドレイン電極１３と、溝２、ソース領域７及びドレイン領域８と離れて、かつ少なくとも一部がドリフト領域５に形成された溝９と、溝９の内部に形成され、ドリフト領域５とユニポーラ型のダイオードをなすアノード電極１０と、を備える。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関する。

従来より、ゲート電極を形成するため内部に形成されるトレンチと、ショットキーバリアダイオードを形成するため内部に形成されるトレンチを隣接して設け、ゲート電極とショットキーバリアダイオードの電極の間にチャネル領域を有する半導体装置が知られている（特許文献１）。

特開２０１８－１０７１６７号公報

しかしながら、特許文献１に記載された隣接するトレンチ構造では、ショットキーバリアダイオードの電極に印加された電圧によりチャネル領域にショットキーダイオードから空乏層が広がり、トランジスタの耐圧が低下するおそれがある。

本発明は、上記問題に鑑みて成されたものであり、その目的は、トランジスタの耐圧低下を抑制可能な半導体装置及びその製造方法を提供することである。

本発明の一態様に係る半導体装置は、基板と、基板の主面に形成された第１の溝と、第１の溝の内壁面に形成されたゲート絶縁膜と、第１の溝の内部にゲート絶縁膜を介して形成されたゲート電極と、主面及び第１の溝の側面に接するように形成された第１導電型のドリフト領域と、主面、第１の溝の側面及びドリフト領域と接するように形成された第２導電型のウェル領域と、主面、第１の溝の側面及びウェル領域と接するように形成された第１導電型のソース領域と、ソース領域と電気的に接続されたソース電極と、ドリフト領域に接するように形成された第１導電型のドレイン領域と、ドレイン領域と電気的に接続されたドレイン電極と、第１の溝、ソース領域及びドレイン領域と離れて、かつ少なくとも一部がドリフト領域に形成された第２の溝と、第２の溝の内部に形成され、ソース電極と電気的に接続され、かつドリフト領域とユニポーラ型のダイオードをなすアノード電極と、を備える。

本発明によれば、トランジスタの耐圧低下を抑制することが可能となる。

図１は、本発明の第１実施形態に係る半導体装置１００の平面図である。 図２は、図１のＡ－Ａ断面図を示す。 図３は、図１のＢ－Ｂ断面図を示す。 図４は、図１のＣ－Ｃ断面図を示す。 図５は、図１の一部拡大図である。 図６は、図５のＤ－Ｄ部及びＥ－Ｅ部のバンド図を示す。 図７は、本発明の第１実施形態に係る半導体装置１００の製造方法を説明する図である。 図８は、本発明の第１実施形態に係る半導体装置１００の製造方法を説明する図である。 図９は、本発明の第１実施形態に係る半導体装置１００の製造方法を説明する図である。 図１０は、本発明の第１実施形態に係る半導体装置１００の製造方法を説明する図である。 図１１は、本発明の第２実施形態に係る半導体装置１００の平面図である。 図１２は、図１１のＦ－Ｆ断面図を示す。 図１３は、本発明の第２実施形態に係る半導体装置１００の製造方法を説明する図である。 図１４は、本発明の第２実施形態に係る半導体装置１００の製造方法を説明する図である。 図１５は、本発明の第２実施形態に係る半導体装置１００の製造方法を説明する図である。

以下、本発明の実施形態について、図面を参照して説明する。図面の記載において同一部分には同一符号を付して説明を省略する。以下の記載において「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を９０°変えて観察すれば「上」「下」の称呼は、「左」「右」になり、１８０°変えて観察すれば「上」「下」の称呼の関係は逆になることは勿論である。本実施形態では、Ｎ型を第１導電型とし、Ｐ型を第２導電型として説明するが、Ｐ型を第１導電型とし、Ｎ型を第２導電型としてもよい。

（第１実施形態）
（半導体装置の構成）
図１～４を参照して第１実施形態に係る半導体装置１００の構成を説明する。図１は半導体装置１００の平面図を示す。図２は図１のＡ－Ａ断面図を示す。図３は図１のＢ－Ｂ断面図を示す。図４は図１のＣ－Ｃ断面図を示す。図１～４に示すように半導体装置１００は、基板１と、複数の溝２，９と、ゲート絶縁膜３と、ゲート電極４と、ドリフト領域５と、ウェル領域６と、ソース領域７と、ドレイン領域８と、アノード電極１０と、ソース電極１２と、ドレイン電極１３とを備える。ただし説明の都合上、図１ではソース電極１２及びドレイン電極１３の図示は省略する。

基板１は、炭化珪素の半絶縁性基板である。半絶縁性基板の抵抗率は数ｋΩ／ｃｍ以上である。炭化珪素には複数のポリタイプ（結晶多形）が存在するが、本実施形態では代表的な４Ｈとして説明する。図２に示すように、基板１は一方向（Ｘ軸方向）に延伸するように主面（上面）に形成された溝２（第１の溝）を有する。図１において溝２は３本形成されるがこれは一例であり３本に限定されない。図１～３に示すように基板１の主面には、ウェル領域６（Ｐ型）、ドリフト領域５（Ｎ型）、ドレイン領域８（高濃度Ｎ型）、ソース領域７（高濃度Ｎ型）が形成されている。

図２に示すように溝２の内壁面にはゲート絶縁膜３が形成されている。溝２の内部を埋め込むようにゲート絶縁膜３を介してゲート電極４が形成されている。またゲート電極４は、ソース領域７、ウェル領域６及びドリフト領域５とゲート絶縁膜３を介して接している。ドリフト領域５は、基板１の主面及び溝２の側面に接するように形成されている。ウェル領域６は、基板１の主面、溝２の側面及びドリフト領域５と接するように形成されている。図２に示すように上下方向（Ｚ軸方向）におけるゲート電極４の深さはドリフト領域５の深さよりも深くなっており、ゲート電極４の端部（底面）は基板１に接している。

図１～３に示すようにソース領域７及びウェル領域６と層間絶縁膜１４に形成した開口部で電気的に接続されたソース電極１２が形成されている。ソース領域７は、基板１の主面、溝２の側面及びウェル領域６と接するように形成されている。図３に示すように基板１は、主面に形成された溝９（第２の溝）を有する。図１において溝９は４本形成されるがこれは一例であり４本に限定されない。溝９は、溝２、ソース領域７及びドレイン領域８と離れて形成され、かつ少なくとも一部がドリフト領域５に形成されている。図３に示すようにアノード電極１０は、ソース電極１２と電気的に接続され少なくともその一部がドリフト領域５に形成されている。ドレイン領域８は、ドリフト領域５に接するように形成されている。ドレイン電極１３はドレイン領域８と電気的に接続されるように形成されている。またドレイン電極１３はソース電極１２と離れて形成されている。また図３に示すようにアノード電極１０は、溝９の側面においてドリフト領域５に接し、ドリフト領域５とショットキー接合を形成する。アノード電極１０はドリフト領域５とユニポーラ型のダイオードをなす。また図３に示すように上下方向におけるアノード電極１０の深さはドリフト領域５の深さ及びウェル領域６の深さよりも深くなっており、アノード電極１０の端部（底面）は基板１に接している。

図４に示すように上下方向（Ｚ軸方向）におけるゲート電極４の深さとアノード電極１０の深さは同じ深さとなるように形成されている。

（半導体装置の動作例）
半導体装置１００の基本的な動作について説明する。半導体装置１００は、ソース電極１２の電位を基準として、ドレイン電極１３に正の電位を印加した状態でゲート電極４の電位を制御することにより、トランジスタとして機能する。すなわち、ゲート電極４とソース電極１２間の電圧を所定の閾値電圧以上にするとゲート電極４の側面のウェル領域６のチャネル領域に反転層が形成されるためオン状態となり、ドレイン電極１３からソース電極１２へ電流が流れる。一方、ゲート電極４とソース電極１２間の電圧を所定の閾値電圧以下にすると反転層が消滅しオフ状態となり電流が遮断される。

半導体装置１００のオフ時の動作（電流の流れ）について説明する。ソース電極１２に正電圧が印加され、ドレイン電極１３に負電圧が印加されたとき（ＭＯＳＦＥＴのオフ時）、ウェル領域６とドリフト領域５との間のｐｎ接合及びアノード電極１０とドリフト領域５との界面から空乏層が伸びる。このとき、アノード電極１０がゲート電極４よりもドリフト領域５に近いため、アノード電極１０から伸びる空乏層がゲート電極４を覆い、ゲート電極４端部の電界集中を緩和することが可能となる。またオン時には、ウェル領域６とドリフト領域５とで形成される寄生ｐｎダイオードを介さずに、溝９の側面に形成された寄生ショットキーダイオードを介してソース側からドレイン側へ電流が流れる。すなわち、オン時には基板１に形成されるボディーダイオードのうち、寄生ショットキーダイオードのみが動作し、寄生ｐｎダイオードは動作しない。このため、寄生ｐｎダイオードがオンしてバイポーラ動作することによる経年劣化が生じない。

図５のＬ１はＹ軸方向におけるアノード電極１０とゲート電極４との間の距離を示す。Ｌ２はＸ軸方向におけるアノード電極１０とソース領域７との間の距離を示す。Ｌ２はＸＹ軸平面においてＸ軸から所定偏角の座標系における、アノード電極１０とゲート電極４（またはソース領域７）との間の距離を示す。図５の符号２０はチャネルを示す。図６は図５のＤ－Ｄ部及びＥ－Ｅ部のバンド図を示す。図６の横軸は距離（μｍ）を示し、縦軸はエネルギーを示す。図６のＬ１及びＬ３は図５のＬ１及びＬ３に対応する。図６の符号４０はフェルミ準位を示し、符号４１はゲート絶縁膜界面を示し、符号４２はＤ－Ｄ部の伝導帯を示し、符号４３はＥ－Ｅ部の伝導帯を示し、符号４４はゲート絶縁膜３の伝導帯を示す。第１実施形態に係るＭＯＳＦＥＴは、ゲート電極４に正電圧を印加したときにゲート絶縁膜界面の伝導帯が下がり、それがフェルミ準位に達したとき電子が多数キャリアとなりチャネル２０を形成する。Ｄ－Ｄ部とＥ－Ｅ部を比較すると、アノード電極１０の準位に引っ張られる形態でＤ－Ｄ部のゲート絶縁膜界面伝導帯の方がフェルミ準位に近くなり、閾値電圧が小さくなっている。ゲート絶縁膜界面とアノード電極１０との距離が近いほどアノード電極準位の引っ張りの影響が大きくなるため、Ｌ３＞Ｌ１のとき、すなわちＬ２＞０のとき（３平方の定理により導かれる）、Ｅ－Ｅ部の閾値電圧はＤ－Ｄ部よりも大きくなる。これにより閾値電圧低下が抑制され、トランジスタの耐圧低下が抑制される。なお距離Ｌ１の一例は０．３μｍであり、距離Ｌ２の一例は０．９５μｍであり、距離Ｌ３の一例は１μｍである。

（半導体装置の製造方法）
次に図７～１０を参照して半導体装置１００の製造方法の一例について説明する。まず図７に示すように低不純物濃度の炭化珪素である半絶縁性基板（基板１）に、マスク材でパターニングした箇所にＰ型のウェル領域６、Ｎ型のドリフト領域５、高濃度Ｎ型のドレイン領域８及び高濃度Ｎ型のソース領域７のそれぞれをイオン注入によって形成する。イオン注入の工程において、Ｎ型不純物としては窒素を用いることができ、またＰ型不純物としてはアルミニウム、ボロンを用いることができる。この際、基板温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じるのを抑制することができる。なおドリフト領域５とウェル領域６は濃度が１Ｅ１５／ｃｍ＾３～１Ｅ１９／ｃｍ＾３が好適である。次にイオン注入した不純物を熱処理することで活性化する。熱処理温度としては１７００℃程度の温度を用いることができ、雰囲気としてはアルゴン、窒素を好適に用いることができる。

次に図８に示すように、パターニングしたマスク材を形成し、溝２をドライエッチングによって形成する。次に図９に示すように、ゲート絶縁膜３、ゲート電極４を溝２の内部に形成する。ゲート絶縁膜３は熱酸化法または堆積法で形成できる。熱酸化法の条件の一例として、基板１を酸素雰囲気中に温度を１１００℃程度に加熱することで、基体が酸素に触れるすべての部分においてシリコン酸化膜が形成される。ゲート絶縁膜３を形成後、ウェル領域６とゲート絶縁膜３との界面の界面準位を低減するために、窒素、アルゴン、Ｎ_２Ｏ等の雰囲気中で１０００℃程度のアニールを行ってもよい。ＮＯまたはＮ_２Ｏ雰囲気中での熱酸化によるゲート絶縁膜３の形成も可能である。その場合の温度は１１００℃～１４００℃が好適である。形成されるゲート絶縁膜３の厚さは数十ｎｍが好適である。

次にゲート電極４を堆積する。ゲート電極４の材料はポリシリコンが一般的であり、ここではポリシリコンを用いて説明する。ポリシリコンの堆積方法としては減圧ＣＶＤ法を用いてもよい。ポリシリコンの堆積厚さは溝２の幅の二分の一より大きな値にし、溝２をポリシリコンで完全に埋める。例えば、溝２の幅が２μｍの場合はポリシリコンの厚さは１μｍより厚くする。また、ポリシリコン堆積後に、９５０℃でＰＯＣｌ３中にアニールすることで、Ｎ型のポリシリコンが形成され、ゲート電極４に導電性を持たせる。次に層間絶縁膜１４を堆積する。層間絶縁膜１４の一例はシリコン酸化膜であるがこれに限定されず、シリコン窒化膜でも構わない。

次に図１０に示すように、パターニングしたマスク材を形成し、溝９をドライエッチングによって形成する。次にアノード電極１０を溝９の内部に形成する。溝９のマスク材のパターニングに用いたレジスト膜を残した状態で、レジスト膜の開口部に露出する溝９の内壁に沿ってアノード電極１０を堆積する。次にここまでの各処理を行った基板１を例えばアセトンに浸し、レジスト膜とともに、レジスト膜上のアノード電極１０を除去するリフトオフ処理を行う。アノード電極１０には例えばチタン、モリブデン、ニッケルなどが適用できる。

次に、レジストによるパターニング及びドライエッチングによりソース電極コンタクトホール、ドレイン電極コンタクトホールを層間絶縁膜１４に形成する。次に、コンタクトホールを埋め込むように基板１の主面上に例えばアルミニウムからなる金属材料を堆積し、パターニングによりソース電極１２、ドレイン電極１３を形成する。電極材料としてはメタル配線が一般的である。メタルはＴｉでも、Ｎｉでも、Ｍｏでもよい。また、Ｔｉ、Ｎｉ、Ａｇなどからなる積層メタルでもよい。

（作用効果）
以上説明したように、第１実施形態に係る半導体装置１００によれば、以下の作用効果が得られる。

半導体装置１００は、基板１と、基板１の主面に形成された第１の溝（溝２）と、第１の溝の内壁面に形成されたゲート絶縁膜３と、第１の溝の内部にゲート絶縁膜３を介して形成されたゲート電極４と、基板１の主面及び第１の溝の側面に接するように形成された第１導電型のドリフト領域５と、基板１の主面、第１の溝の側面及びドリフト領域５と接するように形成された第２導電型のウェル領域６と、基板１の主面、第１の溝の側面及びウェル領域６と接するように形成された第１導電型のソース領域７と、ソース領域７と電気的に接続されたソース電極１２と、ドリフト領域５に接するように形成された第１導電型のドレイン領域８と、ドレイン領域８と電気的に接続されたドレイン電極１３と、第１の溝、ソース領域７及びドレイン領域８と離れて、かつ少なくとも一部がドリフト領域５に形成された第２の溝（溝９）と、第２の溝に、ソース電極１２と電気的に接続され、かつドリフト領域５とユニポーラ型のダイオードをなすアノード電極１０と、を備える。図５に示すようにアノード電極１０がソース領域７から離れているので（距離Ｌ２）、ソース領域７付近のチャネル２０がダイオードから広がる空乏層によって空乏化されず、集積化したときの閾値電圧低下が抑制され、トランジスタの耐圧低下が抑制される。

第２の溝（溝９）は、第１の溝（溝２）よりドレイン領域８に近い位置に形成される。ここでいう「近い位置に形成される」とは、図１に示すＸ軸方向において第２の溝からドレイン領域８までの直線上の最短距離のほうが、第１の溝からドレイン領域８までの直線上の最短距離より短い、ということを意味する。アノード電極１０がゲート電極４よりもドレイン領域８に近い位置に形成されるため、ゲート電極４のドレイン領域８側端部（Ｘ軸上の端部）の電界集中が緩和され、ドレイン、ゲート耐圧が向上する。

第２の溝（溝９）の深さは、第１の溝（溝２）の深さと同じまたは第１の溝の深さより深い。アノード電極１０の深さをゲート電極４の深さより深くすることにより、ゲート電極４の深さ方向端部の電界集中が緩和され、ドレイン、ゲート耐圧が向上する。

基板１はドリフト領域５より低不純物濃度である。ウェル領域６の深さは、ドリフト領域５の深さより深い。これにより、ウェル領域６とドレイン領域８との界面の深さ方向端部の電界集中が緩和され、ドレイン、ソース耐圧が向上する。

基板１は、半絶縁性または絶縁性を有してもよい。これにより基板１の主面に形成された電極から裏面へのリーク電流を低減することが可能となる。

図２に示すように第１の溝（溝２）の深さは、ドリフト領域５の深さより深い。第１の溝の深さ方向端部の電界集中が緩和され、ドレイン、ゲート耐圧が向上する。

基板１は炭化珪素で形成されてもよい。これによりドレイン、ソース耐圧が向上する。

アノード電極１０とゲート電極４は、ポリシリコンで形成されてもよい。これにより溝への電極埋め込み性が向上する。

半導体装置１００を製造する際、アノード電極１０とゲート電極４は一括して形成されてもよい。これにより製造工数を低減することが可能となる。

（第２実施形態）
（半導体装置の構成）
図１１～１２を参照して第２実施形態に係る半導体装置１００の構成を説明する。第２実施形態が第１実施形態と異なる点は、アノード電極１０が形成される位置、アノード電極１０のドレイン領域８側の側面を覆うように電界緩和領域１１が形成されていることである。第１実施形態と重複する構成については符号を引用してその説明は省略する。以下、相違点を中心に説明する。

図１１は半導体装置１００の平面図を示す。図１２は図１のＦ－Ｆ断面図を示す。図１１に示すようにアノード電極１０は、溝９の側面においてドリフト領域５に接し、ドリフト領域５との間でヘテロ接合ダイオードを形成する。電界緩和領域１１は、アノード電極１０とドリフト領域５との界面の電界を緩和する機能を持つ。例えば、基板１と同じ材料である炭化珪素でドリフト領域５よりも低濃度の領域、または第２の導電型で形成された領域が採用可能である。また、絶縁材料を埋め込むことでもその機能を果たすことができる。ここでは、基板１と同じ材料で、かつ基板１と同じ半絶縁性の領域として説明する。

図１２に示すようにゲート電極４とドレイン領域８との間に、ドリフト領域５よりも深く形成された溝９と、溝９に埋め込まれたアノード電極１０を備える。さらに溝９のドリフト領域５側の側面を覆うように電界緩和領域１１である半絶縁性領域を備える。

（半導体装置の動作例）
半導体装置１００の基本的な動作について説明する。半導体装置１００は、ソース電極１２の電位を基準として、ドレイン電極１３に正の電位を印加した状態でゲート電極４の電位を制御することにより、トランジスタとして機能する。すなわち、ゲート電極４とソース電極１２間の電圧を所定の閾値電圧以上にするとゲート電極４の側面のウェル領域６のチャネル領域に反転層が形成されるためオン状態となり、ドレイン電極１３からソース電極１２へ電流が流れる。一方、ゲート電極４とソース電極１２間の電圧を所定の閾値電圧以下にすると反転層が消滅しオフ状態となり電流が遮断される。

半導体装置１００のオフ時の動作（電流の流れ）について説明する。ソース電極１２に正電圧が印加され、ドレイン電極１３に負電圧が印加されたとき（ＭＯＳＦＥＴのオフ時）、ウェル領域６とドリフト領域５との間のｐｎ接合及びアノード電極１０とドリフト領域５との界面から空乏層が伸びる。このとき、アノード電極１０がゲート電極４よりもドリフト領域５に近いため、アノード電極１０から伸びる空乏層がゲート電極４を覆い、ゲート電極４端部の電界集中を緩和することが可能となる。さらに、アノード電極１０のドリフト領域５側の側面に低不純物濃度の電界緩和領域１１があるため、空乏層の伸びが大きくなり、アノード電極１０とドリフト領域５との界面の電界集中を緩和できる。また、オン時には、ウェル領域６とドリフト領域５とで形成される寄生ｐｎダイオードを介さずに、溝９の側面に形成された寄生ショットキーダイオードを介してソース側からドレイン側へ電流が流れる。すなわち、オン時には、基板１に形成されるボディーダイオードのうち、寄生ショットキーダイオードのみが動作し、寄生ｐｎダイオードは動作しない。このため、寄生ｐｎダイオードがオンしてバイポーラ動作することによる経年劣化が生じない。

（半導体装置の製造方法）
次に図１３～１５を参照して半導体装置１００の製造方法の一例について説明する。まず図１３に示すように低不純物濃度の炭化珪素である半絶縁性基板（基板１）に、マスク材でパターニングした箇所にウェル領域６、ドリフト領域５、ドレイン領域８及びソース領域７のそれぞれをイオン注入によって形成する。このとき、電界緩和領域１１の相当する箇所はマスク材を開口せず、低不純物濃度の半絶縁性領域のままとする。次に図１４に示すように、パターニングしたマスク材を形成し、溝２及び溝９をドライエッチングによって形成する。

次に図１５に示すようにゲート絶縁膜３を溝２及び溝９の内部に形成する。次にレジストを基板１の主面に塗布し、フォトリソグラフィによって溝９の箇所のみ開口する。そしてウェットエッチングにより溝９の内部に形成されたゲート絶縁膜３を除去する。次にゲート電極４及びアノード電極１０を堆積する。材料の一例はポリシリコンである。ポリシリコンの堆積方法としては減圧ＣＶＤ法を用いてもよい。ポリシリコンの堆積厚さは溝の幅の二分の一より大きな値にし、溝をポリシリコンで完全に埋める。例えば、溝の幅が２μｍの場合はポリシリコンの厚さは１μｍより厚くする。また、ポリシリコン堆積後に、イオン注入によりボロンをドープし、９５０℃でアニールすることで、Ｐ型のポリシリコンが形成され、ゲート電極４及びアノード電極１０に導電性を持たせる。

次に、異方性エッチングにより基板１の主面のポリシリコンを除去し、溝２及び溝９内部にのみポリシリコンが残るようにする。次に層間絶縁膜を堆積する。層間絶縁膜の一例はシリコン酸化膜であるがこれに限定されず、シリコン窒化膜でも構わない。そしてレジストによるパターニング及びドライエッチングによりソース電極コンタクトホール、ドレイン電極コンタクトホール、アノード電極コンタクトホール及びゲート電極コンタクトホールを層間絶縁膜１４に形成する。次に、基板１の主面上に例えばアルミニウムからなる金属材料を層間絶縁膜１４に形成したコンタクトホールを埋め込むようにして堆積し、パターニングによりソース電極１２、ドレイン電極１３及びゲート配線を形成する。電極材料としてはメタル配線が一般的である。メタルはＴｉでも、Ｎｉでも、Ｍｏでもよい。また、Ｔｉ、Ｎｉ、Ａｇなどからなる積層メタルでもよい。

（作用効果）
以上説明したように、第２実施形態に係る半導体装置１００によれば、以下の作用効果が得られる。なお第１実施形態と共通する作用効果については省略する。

第２の溝（溝９）は、ウェル領域６と離れて形成される。これにより、アノード電極１０の寸法に関わらずゲート電極４の間隔を狭めて集積化できる。

ドレイン領域８と第１の溝（溝２）とを主面の平面視における最短距離で結んだ直線上に第２の溝（溝９）が形成される。これにより、ドレイン領域８とゲート電極４との間にアノード電極１０が形成されるため、第１の溝のドレイン領域８側端部の電界集中が緩和され、ドレイン、ゲート耐圧が向上する。

第２の溝（溝９）におけるドリフト領域５側の側面に電界緩和領域１１が形成される。これにより、ショットキーダイオードのドリフト領域５側の側面に電界緩和領域１１が形成されるため、ドレイン、ソース耐圧が向上する。

電界緩和領域１１は、基板１と同じ材料で形成され、かつ基板１と同じ不純物濃度である。これにより工程を追加することなくドレイン、ソース耐圧が向上する。

上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

１ 基板、２，９ 溝、３ ゲート絶縁膜、４ ゲート電極、５ ドリフト領域、６ ウェル領域、７ ソース領域、８ ドレイン領域、１０ アノード電極、１１ 電界緩和領域、１２ ソース電極、１３ ドレイン電極、１４ 層間絶縁膜

Claims (13)

1. 基板と、
   前記基板の主面に形成された第１の溝と、
   前記第１の溝の内壁面に形成されたゲート絶縁膜と、
   前記第１の溝の内部に前記ゲート絶縁膜を介して形成されたゲート電極と、
   前記主面及び前記第１の溝の側面に接するように形成された第１導電型のドリフト領域と、
   前記主面、前記第１の溝の側面及び前記ドリフト領域と接するように形成された第２導電型のウェル領域と、
   前記主面、前記第１の溝の側面及び前記ウェル領域と接するように形成された第１導電型のソース領域と、
   前記ソース領域と電気的に接続されたソース電極と、
   前記ドリフト領域に接するように形成された第１導電型のドレイン領域と、
   前記ドレイン領域と電気的に接続されたドレイン電極と、
   前記第１の溝、前記ソース領域及び前記ドレイン領域と離れて、かつ少なくとも一部が前記ドリフト領域に形成された第２の溝と、
   前記第２の溝の内部に形成され、前記ソース電極と電気的に接続され、かつ前記ドリフト領域とユニポーラ型のダイオードをなすアノード電極と、
   を備えることを特徴とする半導体装置。
2. 前記第２の溝は、前記第１の溝より前記ドレイン領域に近い位置に形成される
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記第２の溝の深さは、前記第１の溝の深さと同じまたは前記第１の溝の深さより深い
   ことを特徴とする請求項１または２に記載の半導体装置。
4. 前記第２の溝は、前記ウェル領域と離れて形成される
   ことを特徴とする請求項１～３のいずれか１項に記載の半導体装置。
5. 前記ドレイン領域と前記第１の溝とを前記主面の平面視における最短距離で結んだ直線上に前記第２の溝が形成される
   ことを特徴とする請求項１～４のいずれか１項に記載の半導体装置。
6. 前記基板は、前記ドリフト領域より低不純物濃度であり、
   前記ウェル領域の深さは、前記ドリフト領域の深さより深い
   ことを特徴とする請求項１～５のいずれか１項に記載の半導体装置。
7. 前記基板は、半絶縁性または絶縁性を有する
   ことを特徴とする請求項１～６のいずれか１項に記載の半導体装置。
8. 前記第２の溝における前記ドリフト領域側の側面に電界緩和領域が形成される
   ことを特徴とする請求項１～７のいずれか１項に記載の半導体装置。
9. 前記電界緩和領域は、前記基板と同じ材料で形成され、かつ前記基板と同じ不純物濃度である
   ことを特徴とする請求項８に記載の半導体装置。
10. 前記第１の溝の深さは、前記ドリフト領域の深さより深い
    ことを特徴とする請求項６～９のいずれか１項に記載の半導体装置。
11. 前記基板は、炭化珪素で形成される
    ことを特徴とする請求項１～１０のいずれか１項に記載の半導体装置。
12. 前記アノード電極と前記ゲート電極は、ポリシリコンで形成される
    ことを特徴とする請求項１～１１のいずれか１項に記載の半導体装置。
13. 前記アノード電極と前記ゲート電極は一括して形成される
    ことを特徴とする請求項１２に記載の半導体装置の製造方法。

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