JP6286823B2 - 半導体装置の製造方法 - Google Patents
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Description
図1は、本発明の製造方法が採用されて製造される半導体装置の、第1実施形態の構成を示す断面図である。なお、図1における縦方向の長さは、理解を促進するために誇張して記載している。
次に、本発明の第2実施形態について説明する。図16は、本発明の製造方法が採用されて製造される半導体装置の、第2実施形態の構成を示す断面図である。なお、図16における縦方向の長さは、理解を促進するために誇張して記載している。
次に、本発明の第3実施形態について説明する。図27は、本発明の製造方法が採用されて製造される半導体装置の、第3実施形態の構成を示す断面図である。なお、図16における縦方向の長さは、理解を促進するために誇張して記載している。
次に、本発明の第4実施形態について説明する。図33は、本発明の製造方法が採用されて製造される半導体装置の、第4実施形態の構成を示す断面図である。なお、図33における縦方向の長さは、理解を促進するために誇張して記載している。
次に、本発明の第5実施形態について説明する。図38は、本発明の製造方法が採用されて製造される半導体装置の、第5実施形態の構成を示す断面図である。なお、図38における縦方向の長さは、理解を促進するために誇張して記載している。
次に、本発明の第6実施形態について説明する。図42は、本発明の製造方法が採用されて製造される半導体装置の、第6実施形態の構成を示す断面図である。なお、図42における縦方向の長さは、理解を促進するために誇張して記載している。
次に、本発明の第7実施形態について説明する。図49は、本発明の製造方法が採用されて製造される半導体装置の、第7実施形態の構成を示す断面図である。なお、図49における縦方向の長さは、理解を促進するために誇張して記載している。
次に、本発明の第8実施形態について説明する。図53は、本発明の製造方法が採用されて製造される半導体装置の、第8実施形態の構成を示す断面図である。なお、図53における縦方向の長さは、理解を促進するために誇張して記載している。
次に、本発明の第9実施形態について説明する。図58は、本発明の製造方法が採用されて製造される半導体装置の、第9実施形態の構成を示す断面図である。なお、図58における縦方向の長さは、理解を促進するために誇張して記載している。
また、ゲート電極のポリシリコンを堆積する際に、堆積するポリシリコンの厚さを溝5の幅の1/2より小さい値にする。このため、溝5をポリシリコンで完全に埋めることなく、溝5の側壁と底がほぼ均一の膜厚になる。従って、マスクを使用することなく、溝5に存在するゲート電極のポリシリコンとゲート絶縁膜のエッチングで、溝5の底部のドリフト領域を露出させることができる。
次に、本発明の第10実施形態について説明する。図59〜図65は、本発明の製造方法が採用されて製造される半導体装置の、第10実施形態の構成を示す平面レイアウト図である。図59〜図60に示す平面レイアウト図は、前述の図16に示した半導体装置102の断面図の、ソース電極13を除去した状態を、上方から見た図である。図59〜図65には、互いに隣接する溝5どうしの間隔であるゲートピッチ16、互いに隣接する半導体装置のゲート間距離17、溝5とコンタクトホール10との間の距離18の位置関係が示されている。図59に示すA−A’断面が図16に示す半導体装置102の断面に対応する。
(ロ)第2アノード:WN、第1アノード:Mo
(ハ)第2アノード:SiGe、第1アノード:Si
(ニ)第2アノード:SiGe、第1アノード:Ti
(ホ)第2アノード:P型SiGe(P)、第1アノード:N型SiGe
(ヘ)第2アノード:P型SiC、第1アノード:Si
2 ドリフト領域
3 ウェル領域
4 ソース領域
5 溝
6 P型アノード領域
7 ゲート絶縁膜
8 ゲート電極
9 層間絶縁膜
10 コンタクトホール
11 内壁絶縁膜
12 ドレイン電極
13 ソース電極
14 マスク層
15 異種材料アノード領域
16 ゲートピッチ
17 ゲート間距離
20 レジスト
21 第1アノード領域
22 第2アノード領域
101〜109 半導体装置
Claims (14)
- 半導体基板の一方の主面上に形成された第1導電型のドリフト領域と、前記ドリフト領域内に形成された第2導電型のウェル領域と、前記ウェル領域内に形成された第1導電型のソース領域と、前記ウェル領域に形成された溝と、ゲート絶縁膜を介して溝内に形成したゲート電極と、を有するトランジスタと、
前記ドリフト領域をカソード領域とし、前記カソード領域と接触するアノード領域を有するダイオードと、
を備えた半導体装置を製造する半導体装置の製造方法において、
前記ソース領域ならびに前記ウェル領域を貫通して前記ドリフト領域に達する深さの前記溝を形成する第6の工程と、
前記ゲート絶縁膜を形成する第7の工程と、
前記ゲート絶縁膜を形成後、前記溝の幅の1/2より小さい値を膜厚さとしてゲート電極材料を堆積し、前記ゲート電極を形成する第8の工程と、
溝底面の、前記ドリフト領域を一部露出させる第9の工程と、
層間絶縁膜で前記ゲート電極を被覆する第10の工程と、
前記溝の底面に接して、該底面の下方、または上方に前記アノード領域を形成する第11の工程と、
前記ゲート電極と絶縁された状態で、前記アノード領域と電気的に接続されるソース電極を形成する第12の工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第7の工程では、前記溝の底に形成される前記ゲート絶縁膜の厚さが、前記溝の側壁に形成される前記ゲート絶縁膜の厚さよりも、厚くなるようにすることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記第9の工程は、前記溝の底部に形成された前記ゲート電極材料及び前記ゲート絶縁膜を除去する工程を含み、異方性エッチングにより前記溝の側壁に存在する前記ゲート電極を残した状態で、前記溝の底部に存在する前記ゲート電極材料及び前記ゲート絶縁膜を除去することを特徴とする請求項1または請求項2のいずれかに記載の半導体装置の製造方法。
- 前記第9の工程は、前記溝の底部に形成された前記ゲート電極材料及び前記ゲート絶縁膜を除去する工程を含み、異方性エッチングにより前記溝の側壁に存在する前記ゲート電極を残した状態で、前記溝の底部に存在する前記ゲート電極材料を一部除去し、更に、等方性エッチングにより前記ゲート絶縁膜を一部除去することを特徴とする請求項1または請求項2のいずれかに記載の半導体装置の製造方法。
- 前記第8の工程は、一部の領域にマスクを利用することで、前記ゲート電極材料を部分的に残し、前記ゲート電極を形成することを特徴とする請求項1〜請求項4のいずれか1項に記載の半導体装置の製造方法。
- 前記第10の工程は、熱酸化法により前記ゲート電極材料に層間絶縁膜を形成し、該層間絶縁膜は、前記半導体基板に形成される酸化膜より厚いことを特徴とする請求項1〜請求項5のいずれか1項に記載の半導体装置の製造方法。
- 前記溝内部の、前記半導体基板の深さ方向で、前記アノード領域は前記ゲート電極の下部に存在する前記溝の底部よりも浅い位置に形成されることを特徴とする請求項1〜請求項5のいずれか1項に記載の半導体装置の製造方法。
- 前記アノード領域は、前記溝の底面に接して上方に設けられた第1アノード領域と第2アノード領域から形成され、前記第2アノード領域は、前記第1アノード領域の両側に形成され、前記第1アノード領域と前記ドリフト領域の内蔵電位は、前記第2アノード領域と前記ドリフト領域の内蔵電位より小さいことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記半導体基板の深さ方向で、前記第1アノード領域と前記ドリフト領域の接合面は、前記第2アノード領域と前記ドリフト領域の少なくとも一部の接合面より浅いことを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記第1アノード領域と前記第2アノード領域は同じ材料で形成されることを特徴とする請求項8または請求項9のいずれかに記載の半導体装置の製造方法。
- 前記第1アノード領域は、前記ソース電極として機能できる材料で形成されることを特徴とする請求項8または請求項9のいずれかに記載の半導体装置の製造方法。
- 半導体基板の一方の主面上に形成された第1導電型のドリフト領域と、前記ドリフト領域内に形成された第2導電型のウェル領域と、前記ウェル領域内に形成された第1導電型のソース領域と、前記ウェル領域に形成された溝と、ゲート絶縁膜を介して前記溝内に形成したゲート電極と、を有するトランジスタと、
前記ドリフト領域をカソード領域とし、且つ、前記ドリフト領域に第2導電型不純物をドープして形成したアノード領域を有するPN接合ダイオードと、
を備えた半導体装置を製造する半導体装置の製造方法において、
前記ソース領域ならびに前記ウェル領域を貫通して前記ドリフト領域に達する深さの前記溝を形成する第6の工程と、
前記ゲート絶縁膜を形成する第7の工程と、
前記ゲート絶縁膜を形成後、前記溝の幅の1/2より小さい値を膜厚さとして前記ゲート電極の材料を堆積し、前記ゲート電極を形成する第8の工程と、
前記溝底面の前記ドリフト領域を一部露出させる第9の工程と、
層間絶縁膜で前記ゲート電極を被覆する第10の工程と、
前記溝の底面の近傍に前記アノード領域を形成する第11の工程と、
前記ゲート電極と絶縁された状態で前記アノード領域と電気的に接続されるソース電極を形成する第12の工程と、
を有することを特徴とする半導体装置の製造方法。 - 半導体基板の一方の主面上に形成された第1導電型のドリフト領域と、前記ドリフト領域内に形成された第2導電型のウェル領域と、前記ウェル領域内に形成された第1導電型のソース領域と、前記ウェル領域に形成された溝と、ゲート絶縁膜を介して前記溝内に形成したゲート電極と、を有するトランジスタと、
前記ドリフト領域をカソード領域とし、且つ、前記カソード領域と異なる材料で形成したアノード領域を有するヘテロ接合ダイオードと、
を備えた半導体装置を製造する半導体装置の製造方法において、
前記ソース領域ならびに前記ウェル領域を貫通して前記ドリフト領域に達する深さの前記溝を形成する第6の工程と、
前記ゲート絶縁膜を形成する第7の工程と、
前記ゲート絶縁膜を形成後、前記溝の幅の1/2より小さい値を膜厚さとして前記ゲート電極の材料を堆積し、前記ゲート電極を形成する第8の工程と、
前記溝底面の前記ドリフト領域を一部露出させる第9の工程と、
層間絶縁膜で前記ゲート電極を被覆する第10の工程と、
前記溝の底部に前記アノード領域を形成する第11の工程と、
前記ゲート電極と絶縁された状態で前記アノード領域と電気的に接続されるソース電極を形成する第12の工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記アノード領域は、前記ドリフト領域とバンドギャップが異なる半導体で形成されていることを特徴とする請求項13に記載の半導体装置の製造方法。
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