JP6617657B2 - 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法 - Google Patents

炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法 Download PDF

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Description

この発明は、炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法に関する。
炭化ケイ素（ＳｉＣ）を材料に用いた炭化ケイ素半導体は、シリコン（Ｓｉ）の次世代の半導体素子として期待されている。炭化ケイ素半導体は、シリコンを材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減できることや、より高温（例えば２００℃以上）の環境下で使用可能なこと等の利点がある。これは、炭化ケイ素のバンドギャップがシリコンに対して３倍程度大きく、絶縁破壊電界強度がシリコンより１桁近く大きいという材料自体の特性による。
このような半導体装置として、ドリフト層内においてトレンチの底部全域に接するとともにトレンチの側壁の一部に接する位置にまで延在するｐ+電界緩和領域が形成された半導体装置が提案されている（例えば、下記特許文献１参照。）。また、別の装置として、トレンチの底部を覆うようにｐ型ボトム層が形成され、ｐ型ベース領域とｎ-型ドリフト層との間にｎ型電流分散層が形成され、ベース領域に接しつつドリフト層に達するディープ層がトレンチ間に形成された半導体装置が提案されている（例えば、下記特許文献２参照。）。
また、炭化ケイ素デバイスとしては、現在までに、ＳＢＤ、プレーナ型縦型ＭＯＳＦＥＴやトレンチ型ＭＯＳＦＥＴが製品化されている。ＳＢＤはＳｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ（ショットキーバリアダイオード）の略である。ＭＯＳＦＥＴはＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ（絶縁ゲート型電界効果トランジスタ）の略である。
トレンチ型のＭＯＳＦＥＴは炭化ケイ素基板にトレンチ（溝）を形成してその側壁をチャネルとして利用した３次元構造のデバイスである。このため、同じオン抵抗の素子同士で比べた場合にプレーナ型よりも素子面積を小さくすることができるので将来有望なデバイス構造と考えられている。
図１９〜図３３は、従来の製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図である。
図１９に示す状態について説明する。まず、ｎ型の炭化ケイ素でできたｎ+型炭化ケイ素基板１ａを用意する。そして、ｎ+型炭化ケイ素基板１ａの主表面上に、炭化ケイ素でできたｎ-型炭化ケイ素エピタキシャル層１ｂをエピタキシャル成長させる。これにより、ｎ+型炭化ケイ素基板１ａおよびｎ-型炭化ケイ素エピタキシャル層１ｂからなる炭化ケイ素基板１を形成することができる。
次に、図２０に示す状態について説明する。炭化ケイ素基板１の主表面の全面に第１ｎ型不純物層２を形成する。次に、図２１に示すように、炭化ケイ素基板１の表面上に第１ｐ+型ベース３を選択的に形成する。次に、図２２に示すように、炭化ケイ素基板１の主表面上の全面にｎ型炭化ケイ素層４を形成する。次に、図２３に示すように、ｎ型炭化ケイ素層４の全面に第３ｎ型不純物層２４を形成する。図２４に示す時点では、第３ｎ型不純物層２４はｎ型炭化ケイ素層４の全体に形成された層である。次に、図２４に示すように、第３ｎ型不純物層２４のうちの第１ｐ+型ベース３の一部の直上の領域に第２ｐ+型ベース５を形成する。
次に、図２５に示すように、第３ｎ型不純物層２４の表面上の全面にＭＯＳＦＥＴのチャネル部分となるｐ型炭化ケイ素層７を形成する。次に、図２６に示すように、ｐ型炭化ケイ素層７の表面に、ＭＯＳＦＥＴのｎソースとなるｎ+型不純物層８を形成する。次に、図２７に示すように、ｐ型炭化ケイ素層７の表面のうちのｎ+型不純物層８とは異なる領域に、ｐ++型不純物層９を選択的に形成する。
次に、図２８に示すように、ｐ型炭化ケイ素層７の表面上の全面にトレンチエッチングのマスクになりうる堆積膜を形成し、形成した堆積膜のうち、トレンチ１１を形成する領域の直上の堆積膜を除去することにより堆積膜１０を形成する。次に、図２９に示すように、表面上に堆積膜１０を形成したｐ型炭化ケイ素層７に溝を掘ることによりトレンチ１１を形成する。そして、トレンチ１１を形成した後に、堆積膜１０を除去する。
次に、図３０に示すように、トレンチ１１の底面および側壁に酸化膜を堆積することによりゲート絶縁膜１２を形成する。そして、第２ｐ+型ベース領域１７の表面上の全面にポリシリコン（ｐｏｌｙ−Ｓｉ）を堆積させることによりゲート電極１３を形成する。次に、図３１に示すように、ゲート電極１３を所望の形状に加工する。
次に、図３２に示すように、絶縁膜をｐ型炭化ケイ素層７の表面上の全面に堆積し、堆積した絶縁膜を所望の形状に加工することにより、ゲート電極１３と金属配線１５とを電気的に絶縁するための層間絶縁膜１４を形成する。次に、図３３に示すように、層間絶縁膜１４を形成したｐ型炭化ケイ素層７の表面上の全面にソース電極４２を形成し、コンタクトホールに埋め込むように金属配線１５を形成する。図３３の状態の後に、炭化ケイ素基板１におけるｎ型炭化ケイ素層４とは反対側の主面（裏面）上に裏面電極（不図示）を形成する。これにより、トレンチ１１の底部に第１ｐ+型ベース３からなる第１ｐ+型ベース領域１６が形成され、複数のトレンチ１１の間に第１ｐ+型ベース３および第２ｐ+型ベース５からなる第２ｐ+型ベース領域１７が形成されたトレンチ型のＭＯＳＦＥＴが完成する。
特開２０１２−０９９６０１号公報 特開２０１５−０７２９９９号公報
しかしながら、従来の炭化ケイ素半導体装置においては、トレンチ１１の底部の第１ｐ+型ベース領域１６におけるドレイン電圧に対する耐圧と、ｐ++型不純物層９の下の第２ｐ+型ベース領域１７におけるドレイン電圧に対する耐圧と、がほぼ同じである。このため、トレンチ１１の底部の第１ｐ+型ベース領域１６の耐圧が、ｐ++型不純物層９の下の第２ｐ+型ベース領域１７の耐圧を下回る場合があり、この場合は素子全体の耐圧がトレンチ１１の底部の耐圧で律速されることになる。
したがって、トレンチ１１の底部でアバランシェ・ブレークダウンが起こり、それによってトレンチ１１の底部のゲート絶縁膜１２へキャリアが注入され、注入されたキャリアがゲート絶縁膜１２の内部のキャリアトラップに補獲されてゲート絶縁膜１２の内部の局所電界を変調させる。また、この局所電界の変化によって局所電界が強くなり、さらなるキャリア注入が発生する悪循環になり、ゲート絶縁膜１２が破壊される場合もある。
この発明は、上述した従来技術による問題点を解消するため、トレンチの底部におけるアバランシェ・ブレークダウンの発生を抑制することができる炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化ケイ素半導体装置は次の特徴を有する。第１導電型の炭化ケイ素基板の主表面に形成された第１導電型の第１炭化ケイ素層が設けられている。前記第１炭化ケイ素層の表面に選択的に形成された第２導電型の第１不純物層および第２不純物層が設けられている。前記第１炭化ケイ素層の表面上に形成された第１導電型の第２炭化ケイ素層が設けられている。前記第２炭化ケイ素層における前記第２不純物層の上に選択的に形成された第２導電型の第３不純物層が設けられている。前記第２炭化ケイ素層における前記第１炭化ケイ素層とは反対側の面上に形成された第２導電型の第３炭化ケイ素層が設けられている。前記第３炭化ケイ素層の表面に選択的に形成された第１導電型の第４不純物層が設けられている。前記第４不純物層、前記第３炭化ケイ素層および前記第２炭化ケイ素層を貫通し前記第１不純物層に底部が達するトレンチが設けられている。前記トレンチの底面および側壁に沿って形成されたゲート絶縁膜が設けられている。前記ゲート絶縁膜を介して前記トレンチに形成されたゲート電極が設けられている。前記ゲート電極を覆う層間絶縁膜が設けられている。前記第４不純物層および前記第３炭化ケイ素層に接する第１電極が設けられている。前記炭化ケイ素基板の裏面に形成された第２電極が設けられている。前記第１炭化ケイ素層のうちの前記第１不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域における第１導電型不純物濃度が、前記第１炭化ケイ素層のうちの前記第２不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域における第１導電型不純物濃度より低い。
また、この発明にかかる炭化ケイ素半導体装置は、上述した発明において、前記第１炭化ケイ素層のうちの前記第２不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域に第１導電型の第５不純物層が選択的に形成されていることにより、前記第１炭化ケイ素層のうちの前記第１不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域における第１導電型不純物濃度が、前記第１炭化ケイ素層のうちの前記第２不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域における第１導電型不純物濃度より低いことを特徴とする。
また、この発明にかかる炭化ケイ素半導体装置は、上述した発明において、前記第２不純物層の幅は前記第５不純物層の幅と同じであることを特徴とする。
また、この発明にかかる炭化ケイ素半導体装置は、上述した発明において、前記第１不純物層が、前記炭化ケイ素基板の主面と直交する方向において、前記第２不純物層より前記炭化ケイ素基板の裏面に近い位置まで形成されていることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化ケイ素半導体装置の製造方法は次の特徴を有する。まず、第１導電型の炭化ケイ素基板の主表面に第１導電型の第１炭化ケイ素層を形成する。次に、前記第１炭化ケイ素層の表面に第２導電型の第１不純物層および第２不純物層を選択的に形成する。次に、前記第１炭化ケイ素層の表面上に第１導電型の第２炭化ケイ素層を形成する。次に、前記第２炭化ケイ素層における前記第２不純物層の上に第２導電型の第３不純物層を選択的に形成する。次に、前記第２炭化ケイ素層における前記第１炭化ケイ素層とは反対側の面上に第２導電型の第３炭化ケイ素層を形成する。次に、前記第３炭化ケイ素層の表面に第１導電型の第４不純物層を選択的に形成する。次に、前記第４不純物層および前記第３炭化ケイ素層および前記第２炭化ケイ素層を貫通し前記第１不純物層に底部が達するトレンチを形成する。次に、前記トレンチの底面および側壁に沿ってゲート絶縁膜を形成する。次に、前記ゲート絶縁膜を介して前記トレンチにゲート電極を形成する。次に、前記ゲート電極を覆う層間絶縁膜を形成する。次に、前記第４不純物層および前記第３炭化ケイ素層と接する第１電極を形成する。次に、前記炭化ケイ素基板の裏面に第２電極を形成する。また、前記第１炭化ケイ素層のうちの前記第１不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域における第１導電型不純物濃度が、前記第１炭化ケイ素層のうちの前記第２不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域における第１導電型不純物濃度より低い。
また、この発明にかかる炭化ケイ素半導体装置の製造方法は、上述した発明において、前記第１炭化ケイ素層のうちの前記第２不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域に第１導電型の第５不純物層を選択的に形成することにより、前記第１炭化ケイ素層のうちの前記第１不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域における第１導電型不純物濃度が、前記第１炭化ケイ素層のうちの前記第２不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域における第１導電型不純物濃度より低くすることを特徴とする。
また、この発明にかかる炭化ケイ素半導体装置の製造方法は、上述した発明において、前記第２不純物層を形成する際に、前記第１炭化ケイ素層のうちの前記第５不純物層に対して前記炭化ケイ素基板の主表面側に隣接する領域に第２導電型の不純物を導入することにより、前記第５不純物層に対してセルフアラインで前記第２不純物層を形成することを特徴とする。
また、この発明にかかる炭化ケイ素半導体装置の製造方法は、上述した発明において、前記第１炭化ケイ素層の表面に前記第１不純物層および前記第２不純物層を選択的に形成する際に次の特徴を有する。まず、前記第１炭化ケイ素層の表面のうちの前記第１不純物層および前記第２不純物層が形成される領域を除いた領域にマスクを形成する。次に、前記第１炭化ケイ素層の表面のうちの前記第１不純物層が形成される領域にフォトレジストを形成する。次に、前記第１炭化ケイ素層の表面に第１導電型の不純物を導入することにより前記第５不純物層を形成する。次に、前記フォトレジストを除去する。次に、前記第１炭化ケイ素層の表面に第２導電型の不純物を導入することにより前記第１不純物層および前記第２不純物層を形成する。次に、前記マスクを除去する。
本発明にかかる炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法によれば、トレンチの底部におけるアバランシェ・ブレークダウンの発生を抑制することができるという効果を奏する。
図１は、実施の形態にかかる炭化ケイ素半導体装置の構造の一例を示す断面図である。 図２は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その１）である。 図３は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その２）である。 図４は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その３）である。 図５は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その４）である。 図６は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その５）である。 図７は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その６）である。 図８は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その７）である。 図９は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その８）である。 図１０は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その９）である。 図１１は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その１０）である。 図１２は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その１１）である。 図１３は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その１２）である。 図１４は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その１３）である。 図１５は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その１４）である。 図１６は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その１５）である。 図１７は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その１６）である。 図１８は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その１７）である。 従来の製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その１）である。 従来の製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その２）である。 従来の製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その３）である。 従来の製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その４）である。 従来の製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その５）である。 従来の製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その６）である。 従来の製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その７）である。 従来の製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その８）である。 従来の製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その９）である。 従来の製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その１０）である。 従来の製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その１１）である。 従来の製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その１２）である。 従来の製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その１３）である。 従来の製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その１４）である。 従来の製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図（その１５）である。
以下に添付図面を参照して、この発明にかかる炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
図１は、実施の形態にかかる炭化ケイ素半導体装置の構造の一例を示す断面図である。実施の形態にかかる炭化ケイ素半導体装置１００は、ワイドバンドギャップ半導体である炭化ケイ素（ＳｉＣ）を用いて製造される半導体装置である。図１に示す例では、炭化ケイ素半導体装置１００は、トレンチ内にゲート電極を有するトレンチ型のＶＤＭＯＳＦＥＴ（Ｖｅｒｔｉｃａｌ Ｄｏｕｂｌｅ ｄｉｆｆｕｓｅｄ ＭＯＳＦＥＴ：縦型二重拡散型ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴはＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ（絶縁ゲート型電界効果トランジスタ）の略である。
また、図１に示す例では、炭化ケイ素半導体装置１００は、トレンチＭＯＳ構造からなる単位セル（素子の機能単位）が複数並列接続されることによって形成される１個のトランジスタである。ＭＯＳはＭｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ（金属−酸化物−半導体）の略である。ただし、図１においては炭化ケイ素半導体装置１００の複数の単位セルのうちの一部（２セル）のみを図示している。
炭化ケイ素半導体装置１００においては、ｎ型（第１導電型）の炭化ケイ素でできた炭化ケイ素基板１の主表面（おもて面）に第１ｎ型不純物層（第１炭化ケイ素層）２が形成されている。第１ｎ型不純物層２およびｎ型炭化ケイ素層４は、ＣＳＬ（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：電流拡散層）と呼ばれ、後述の第１ｐ+型ベース３の直下の基板濃度を高くすることで抵抗を下げて電子電流を流しやすくするために形成される。第１ｐ+型ベース３の直下とは、第１ｎ型不純物層２のうちの第１ｐ+型ベース３に対して炭化ケイ素基板１の裏面側に隣接する領域である。
第１ｎ型不純物層２およびｎ型炭化ケイ素層４からなるＣＳＬにおいては、第１ｐ+型ベース領域１６および第２ｐ+型ベース領域１７が形成されている。第１ｐ+型ベース領域１６は第１ｐ+型ベース３のうちのトレンチ１１の底部が達する部分により形成される。第２ｐ+型ベース領域１７は、第１ｐ+型ベース３のうちのｐ++型不純物層９の下に位置する部分および第２ｐ+型ベース５により形成される。すなわち、第１ｐ+型ベース領域１６および第２ｐ+型ベース領域１７は、互いに離れ、かつトレンチ１１の配列方向に交互に配置される。また、第１ｐ+型ベース領域１６はトレンチ１１のそれぞれの底部に設けられ、第２ｐ+型ベース領域１７はトレンチ１１のそれぞれの間に設けられる。
炭化ケイ素基板１の主表面には第１ｐ+型ベース３が形成されている。第１ｐ+型ベース３には、第１ｐ+型ベース領域（第１不純物層）１６と、第２ｐ+型ベース領域（第２不純物層）１７の一部と、が含まれる。また、炭化ケイ素基板１の主表面上にはｎ型炭化ケイ素層（第２炭化ケイ素層）４が形成されている。また、ｎ型炭化ケイ素層４における第１ｐ+型ベース３の一部の直上の領域には、第２ｐ+型ベース領域１７の一部である第２ｐ+型ベース（第３不純物層）５が形成されている。ｎ型炭化ケイ素層４における第１ｐ+型ベース３の直上とは、ｎ型炭化ケイ素層４のうちの第１ｐ+型ベース３に対してｐ型炭化ケイ素層７の側に隣接する領域である。ｎ型炭化ケイ素層４の表面上にはｐ型炭化ケイ素層（第３炭化ケイ素層）７が形成されている。ｐ型炭化ケイ素層７の表面にはｎ+型不純物層（第４不純物層）８およびｐ++型不純物層９が形成されている。
第１ｎ型不純物層２のうちの第２ｐ+型ベース領域１７の直下には第２ｎ型不純物層（第５不純物層）２３が形成されている。第１ｎ型不純物層２のうちの第２ｐ+型ベース領域１７の直下とは、第１ｎ型不純物層２のうちの第２ｐ+型ベース領域１７に対して炭化ケイ素基板１の裏面側に隣接する領域である。一方、第１ｎ型不純物層２のうちの第１ｐ+型ベース領域１６の直下には第２ｎ型不純物層２３が形成されていない。第１ｎ型不純物層２のうちの第１ｐ+型ベース領域１６の直下とは、第１ｎ型不純物層２のうち第１ｐ+型ベース領域１６に対して炭化ケイ素基板１の裏面側に隣接する領域である。
第２ｎ型不純物層２３は、電流拡散層としても機能し、第１ｎ型不純物層２において部分的に導入されるため、例えば部分電流拡散層と呼ばれる。第２ｎ型不純物層２３により、第１ｐ+型ベース領域１６の直下におけるｎ型不純物の濃度（第１導電型不純物濃度）を、第２ｐ+型ベース領域１７の直下におけるｎ型不純物の濃度よりも低くすることができる。このため、第１ｐ+型ベース領域１６の直下の耐圧を第２ｐ+型ベース領域１７の直下の耐圧よりも高くすることが可能になる。なお、耐圧は、破壊を起こさない限界の電圧である。
また、第２ｎ型不純物層２３が存在することにより、第１ｐ+型ベース領域１６を第２ｐ+型ベース領域１７よりも深く形成することが可能になる。第１ｐ+型ベース領域１６を第２ｐ+型ベース領域１７よりも深く形成するとは、炭化ケイ素半導体装置１００の主面と直交する方向において、第１ｐ+型ベース領域１６を第２ｐ+型ベース領域１７より炭化ケイ素基板１の裏面に近い位置まで形成することである。第１ｐ+型ベース領域１６を第２ｐ+型ベース領域１７よりも深く形成することにより、ベース領域１６よりもベース領域１７に掛かる電界が強くなり、アバランシェ電流が流れた場合にベース領域１７に電流が流れるため、ベース領域１６と接しているトレンチ底部の酸化膜を保護することができる。
トレンチ１１は、ｐ型炭化ケイ素層７の表面からｎ型炭化ケイ素層４を貫通し、第１ｎ型不純物層２の第１ｐ+型ベース３のうちの第１ｐ+型ベース領域１６となる部分に底部が達するように形成されている。また、トレンチ１１は、例えば図面上の奥行き方向に長く形成されたストライプ状のトレンチである。ただし、トレンチ１１の形状はストライプ状に限らず、六角形などの多角形の形状としてもよい。トレンチ１１の内側の底面および側壁にはゲート絶縁膜１２が形成されている。ゲート絶縁膜１２の内側にはゲート電極１３が形成されている。
ｐ型炭化ケイ素層７の表面上には、ゲート電極１３と金属配線１５とを電気的に絶縁するための層間絶縁膜１４が形成されている。層間絶縁膜１４を形成したｐ型炭化ケイ素層７の表面上には金属配線（第１電極）１５が形成されている。金属配線１５は炭化ケイ素半導体装置１００のソース電極に接続される。
炭化ケイ素基板１におけるｎ型炭化ケイ素層４は反対側の主面（裏面）上には裏面電極（第２電極）２５が形成されている。裏面電極２５は、ドレイン電極である。
炭化ケイ素半導体装置１００によれば、第２ｎ型不純物層２３を選択的に形成することにより、第１ｐ+型ベース領域１６の直下におけるｎ型不純物の濃度を、第２ｐ+型ベース領域１７の直下におけるｎ型不純物の濃度より低くすることができる。これにより、素子の耐圧を律速する部位を、トレンチ１１の底部の第１ｐ+型ベース領域１６ではなく第２ｐ+型ベース領域１７とすることができる。すなわち、第１ｐ+型ベース領域１６の耐圧を第２ｐ+型ベース領域１７の耐圧よりも高くすることができる。
このため、選択的に第２ｐ+型ベース領域１７においてアバランシェ・ブレークダウンを発生させ、トレンチ１１の底部におけるアバランシェ・ブレークダウンの発生を抑制することができる。したがって、例えば、トレンチ１１の底部のゲート絶縁膜１２へキャリアが注入されることによるゲート絶縁膜１２の内部の局所電界の変調や、ゲート絶縁膜１２の絶縁破壊を抑制することができる。
図２〜図１８は、実施の形態にかかる製造方法による炭化ケイ素半導体装置の製造途中の状態を示す断面図である。図２〜図１８において、図１に示した炭化ケイ素半導体装置１００の製造方法について説明する。
図２に示す状態について説明する。まず、ｎ型の炭化ケイ素でできたｎ+型炭化ケイ素基板１ａを用意する。そして、ｎ+型炭化ケイ素基板１ａの主表面上に、炭化ケイ素でできたｎ-型炭化ケイ素エピタキシャル層１ｂをエピタキシャル成長させる。このエピタキシャル成長の処理は、ｎ-型の不純物をドーピングしながら行われる。これにより、ｎ+型炭化ケイ素基板１ａおよびｎ-型炭化ケイ素エピタキシャル層１ｂからなる炭化ケイ素基板１を形成することができる。
次に、図３に示す状態について説明する。炭化ケイ素基板１の主表面の全面にｎ型不純物３１を導入することにより第１ｎ型不純物層２を形成する。ｎ型不純物３１の導入による第１ｎ型不純物層２の形成は、例えばイオン注入法により行うことができる。ｎ型不純物３１などのｎ型の不純物には、一例としては窒素（Ｎ）の原子を用いることができる。
次に、図４に示す状態について説明する。図３の状態にした後に、炭化ケイ素基板１の主表面上の全面に酸化膜の堆積膜を全面に形成する。この酸化膜の堆積膜の形成は、例えばＬＰ−ＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ−Ｃｈｅｍｉｃａｌ Ｖａｐｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により行うことができる。そして、形成した酸化膜の堆積膜のうち、第１ｐ+型ベース領域１６と第２ｐ+型ベース領域１７となる領域の直上の酸化膜の堆積膜を選択的に除去することにより酸化膜マスク（マスク）２１を形成する。
次に、図５に示す状態について説明する。図４の状態にした後に、酸化膜マスク２１を形成した炭化ケイ素基板１の主表面上のうち、第１ｐ+型ベース領域１６となる領域を覆い隠すようにフォトレジスト２２を形成する。フォトレジスト２２の形成は、例えばフォト・エッチング法により行うことができる。そして、フォトレジスト２２を形成した状態で、第１ｎ型不純物層２の表面の全面にｎ型不純物５１を導入することにより第２ｎ型不純物層２３を形成する。第２ｎ型不純物層２３は、第１ｎ型不純物層２のうちの他の部分よりｎ型不純物の濃度が高い領域（カウンタードープ層）である。
ｎ型不純物５１の導入による第２ｎ型不純物層２３の形成は、例えばイオン注入法により行うことができる。また、例えばイオン注入エネルギーを調整することにより、第１ｎ型不純物層２のうちのｎ-型炭化ケイ素エピタキシャル層１ｂの側の領域に第２ｎ型不純物層２３を形成する。これにより、第２ｐ+型ベース領域１７の直下にのみ第２ｎ型不純物層２３が形成され、第１ｐ+型ベース領域１６の直下にはｎ型不純物層が形成されないようにすることができる。
次に、図６に示すように、フォトレジスト２２を除去し、その状態で炭化ケイ素基板１の表面上にｐ型不純物６１を選択的に導入することにより第１ｐ+型ベース３を選択的に形成する。このｐ型不純物６１の導入による第１ｐ+型ベース３の形成は、例えばイオン注入法により行うことができる。ｐ型不純物６１などのｐ型の不純物には、一例としてはアルミニウム（Ａｌ）を用いることができる。
ここで形成される第１ｐ+型ベース３には、第２ｎ型不純物層２３が形成されていない領域の直上に形成される第１ｐ+型ベース３と、第２ｎ型不純物層２３が形成された領域の直上に形成される第１ｐ+型ベース３と、が含まれる。第２ｎ型不純物層２３が形成されていない領域の直上に形成される第１ｐ+型ベース３は、第１ｐ+型ベース領域１６となる。第２ｎ型不純物層２３が形成された領域の直上に形成される第１ｐ+型ベース３は、第１ｐ+型ベース３の直上に形成される第２ｐ+型ベース５とともに第２ｐ+型ベース領域１７となる。
このプロセスフローに従えば、第１ｐ+型ベース領域１６および第２ｐ+型ベース領域１７をずれなく形成することができる。また、第２ｎ型不純物層２３が形成された領域に形成される第１ｐ+型ベース３を、セルフアラインによって第２ｎ型不純物層２３に対してずれなく形成することができる。すなわち、第２ｎ型不純物層２３に対して第１ｐ+型ベース３を位置合わせするための操作を行わなくても、自動的に第２ｎ型不純物層２３に対してずれなく第１ｐ+型ベース３を形成することができる。この場合は、第１ｐ+型ベース３のうちの第２ｐ+型ベース領域１７となる部分は第２ｎ型不純物層２３と同じ幅で形成される。ただし、第２ｎ型不純物層２３および第１ｐ+型ベース３をレジストマスクによって形成することも可能である。
第２ｎ型不純物層２３の次に第１ｐ+型ベース３を形成する場合について説明したが、第１ｐ+型ベース３の次に第２ｎ型不純物層２３を形成してもよい。
また、第２ｎ型不純物層２３を深さ方向の全域に、すなわち第１ｎ型不純物層２と同じ厚さで形成してもよい。この場合に、第１ｐ+型ベース３の第２ｐ+型ベース領域１７と第２ｎ型不純物層２３とが重なるが、第１ｐ+型ベース３の形成時に、第２ｎ型不純物層２３をｐ型に打ち返して第１ｐ+型ベース３の第２ｐ+型ベース領域１７を形成することができる。したがって、第１ｐ+型ベース領域１６の不純物濃度は第１ｐ+型ベース３の第２ｐ+型ベース領域１７の不純物濃度より高くなる。
第１ｐ+型ベース領域１６および第２ｐ+型ベース領域１７を異なる不純物で形成する場合について説明する。この場合は、従来、例えば第１ｐ+型ベース領域１６の高ｐ型不純物（Ａｌ）のイオン注入、ダメージ除去、第２ｐ+型ベース領域１７の低ｐ型不純物（Ａｌ）のイオン注入、ダメージ除去、エピタキシャル層の形成の順に行われる。これに対して、本発明は、例えば第２ｎ型不純物層２３のｎ型不純物（窒素）のイオン注入、第１ｐ+型ベース領域１６および第２ｐ+型ベース領域１７のｐ型不純物（Ａｌ）のイオン注入、ダメージ除去、エピタキシャル層（窒素）の形成の順で行うことができる。なお、第２ｐ+型ベース領域１７のｐ型不純物（Ａｌ）のイオン注入においては、第２ｐ+型ベース領域１７の部分については第２ｎ型不純物層２３をｐ型に打ち返す。これにより、エピタキシャル層の形成前のダメージ除去の処理が１回で済む。
次に、図７に示すように、酸化膜マスク２１を除去した後に、炭化ケイ素基板１の主表面上の全面にｎ型炭化ケイ素層４を形成する。ｎ型炭化ケイ素層４の形成は、例えばエピタキシャル法により行うことができる。
次に、図８に示すように、ｎ型炭化ケイ素層４の全面にｎ型不純物８１を導入することにより第３ｎ型不純物層２４を形成する。図８に示す時点では、第３ｎ型不純物層２４はｎ型炭化ケイ素層４の全体に形成された層である。ｎ型不純物８１の導入による第３ｎ型不純物層２４の形成は、例えばイオン注入法により行うことができる。
次に、図９に示す状態について説明する。図８の状態にした後に、ｎ型炭化ケイ素層４の主表面上の全面に酸化膜の堆積膜を全面に形成する。この酸化膜の堆積膜の形成は、例えばＬＰ−ＣＶＤ法により行うことができる。そして、形成した酸化膜の堆積膜のうち、第２ｐ+型ベース５となる領域の直上の酸化膜の堆積膜を選択的に除去することにより酸化膜マスク７１を形成する。次に、ｎ型炭化ケイ素層４の全面にｐ型不純物９１を導入することにより第２ｐ+型ベース５を選択的に形成する。このｐ型不純物９１の導入による第２ｐ+型ベース５の形成は、例えばイオン注入法により行うことができる。第１ｐ+型ベース３および第２ｐ+型ベース５により第２ｐ+型ベース領域１７が構成される。そして、酸化膜マスク７１を除去する。
次に、図１０に示すように、第３ｎ型不純物層２４の表面上の全面にＭＯＳＦＥＴのチャネル部分となるｐ型炭化ケイ素層７を形成する。ｐ型炭化ケイ素層７の形成は、例えばエピタキシャル法により行うことができる。
次に、図１１に示す状態について説明する。図１０の状態にした後に、ｐ型炭化ケイ素層７の主表面上の全面に酸化膜の堆積膜を全面に形成する。この酸化膜の堆積膜の形成は、例えばＬＰ−ＣＶＤ法により行うことができる。そして、形成した酸化膜の堆積膜のうち、ｎ+型不純物層８となる領域の直上の酸化膜の堆積膜を選択的に除去することにより酸化膜マスク７２を形成する。次に、ｐ型炭化ケイ素層７の全面に高濃度のｎ型不純物１１１を導入することによりＭＯＳＦＥＴのｎソースとなるｎ+型不純物層８を選択的に形成する。このｎ型不純物１１１の導入によるｎ+型不純物層８の形成は、例えばイオン注入法により行うことができる。そして、酸化膜マスク７２を除去する。
次に、図１２に示す状態について説明する。図１１の状態にした後に、ｐ型炭化ケイ素層７の主表面上の全面に酸化膜の堆積膜を全面に形成する。この酸化膜の堆積膜の形成は、例えばＬＰ−ＣＶＤ法により行うことができる。そして、形成した酸化膜の堆積膜のうち、ｐ++型不純物層９となる領域の直上の酸化膜の堆積膜を選択的に除去することにより酸化膜マスク７３を形成する。次に、ｐ型炭化ケイ素層７の全面に高濃度のｐ型不純物１２１を導入することによりｐ++型不純物層９を選択的に形成する。このｐ型不純物１２１の導入によるｐ++型不純物層９の形成は、例えばイオン注入法により行うことができる。そして、酸化膜マスク７３を除去する。
次に、図１３に示すように、ｐ型炭化ケイ素層７の表面上の全面にトレンチエッチングのマスクになりうる堆積膜を形成し、形成した堆積膜のうち、トレンチ１１を形成する領域の直上の堆積膜を除去することにより堆積膜１０を形成する。堆積膜の除去は、例えばフォト・エッチング法により行うことができる。トレンチ１１を形成する際のトレンチエッチングにおける温度の上昇によって堆積膜１０が焼け焦げないように、堆積膜１０には例えばＣＶＤ法によって堆積された酸化膜を用いることが望ましい。
次に、図１４に示すように、表面上に堆積膜１０を形成したｐ型炭化ケイ素層７に溝を掘ることによりトレンチ１１を形成する。トレンチ１１の形成は、例えばエッチング装置によるエッチングにより行うことができる。このエッチングには、例えばドライエッチングを用いることができる。
また、トレンチ１１は、底部が第１ｐ+型ベース３に達するように形成される。したがって、トレンチ１１は、ｐ型炭化ケイ素層７のｎ+型不純物層８およびｎ型炭化ケイ素層４を貫通して第１ｐ+型ベース３に底部が達する。また、トレンチ１１を形成した後に、トレンチ１１の内部を熱処理するトレンチアニールを行ってもよい。そして、トレンチ１１を形成した後に、堆積膜１０を除去する。
次に、図１５に示すように、トレンチ１１の底面および側壁に酸化膜を堆積することによりゲート絶縁膜１２を形成する。したがって、ゲート絶縁膜１２は、トレンチ１１の底面および側壁に沿って形成される。酸化膜の堆積によるゲート絶縁膜１２の形成は、例えばＬＰ−ＣＶＤ法により行うことができる。そして、第２ｐ+型ベース領域１７の表面上の全面にポリシリコン（ｐｏｌｙ−Ｓｉ）を堆積させることによりゲート電極１３を形成する。ゲート電極１３の形成は、例えばＬＰ−ＣＶＤ法により行うことができる。
また、ゲート絶縁膜１２は熱酸化法により形成してもよい。ただし、炭化ケイ素基板１においてはトレンチ１１の底面（ボトム）、側面、コーナーの面方位がすべて異なり、ゲート絶縁膜１２の膜厚が異なるため、ＬＰ−ＣＶＤ法によりゲート絶縁膜１２を形成することが望ましい。また、ゲート電極１３はリン（Ｐ）をドープしたリンドープポリシリコンやボロン（Ｂ）をドープしたボロンドープポリシリコンでもよい。また、ノンドープポリシリコンを堆積した後にイオン注入や塩化ホスホリル（ＰＯＣｌ３）などで不純物を高濃度に導入することによりゲート電極１３を形成してもよい。
次に、図１６に示すように、ゲート電極１３を所望の形状に加工する。ゲート電極１３の加工は、例えばフォト・エッチング法により行うことができる。
次に、図１７に示すように、絶縁膜をｐ型炭化ケイ素層７の表面上の全面に堆積し、堆積した絶縁膜を所望の形状に加工することにより、ゲート電極１３と金属配線１５とを電気的に絶縁するための層間絶縁膜１４を形成する。絶縁膜の加工による層間絶縁膜１４の形成は、例えばフォト・エッチング法により行うことができる。
次に、図１８に示す状態について説明する。図１７の状態にした後に、層間絶縁膜１４を形成したｐ型炭化ケイ素層７の表面上の全面にバリアメタル４１を形成する。バリアメタル４１には、例えばチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いることができる。バリアメタル４１の形成は、例えばスパッタリングにより行うことができる。次に、バリアメタル４１を選択的に除去し、除去した部分にソース電極４２を形成する。バリアメタル４１の選択的な除去は、例えばエッチングにより行うことができる。ソース電極４２には、例えばニッケル（Ｎｉ）、チタンまたは窒化チタンを用いることができる。ソース電極４２の形成は、例えばスパッタリングにより行うことができる。
次に、バリアメタル４１およびソース電極４２を形成したｐ型炭化ケイ素層７の表面上の全面にバリアメタル４３を形成する。バリアメタル４３には、例えばチタンや窒化チタンを用いることができる。バリアメタル４３の形成は、例えばスパッタリングにより行うことができる。つぎに、バリアメタル４３を形成したｐ型炭化ケイ素層７の表面上の全面に金属配線１５を形成する。金属配線１５には、例えばアルミニウム、Ａｌ−Ｓｉ（アルミニウムシリコン）、Ａｌ−Ｃｕ（アルミニウムカッパー）、タングステン（Ｗ）または銅（Ｃｕ）を用いることができる。
図１８の状態の後に、炭化ケイ素基板１におけるｎ型炭化ケイ素層４とは反対側の主面（裏面）上に裏面電極２５を形成する。裏面電極２５は、例えばニッケル膜によって形成することができる。次に、熱処理を行うことにより、炭化ケイ素基板１と裏面電極２５とをオーミック接合する。この熱処理は、例えば９７０℃程度の熱処理とすることができる。これにより、図１に示した炭化ケイ素半導体装置１００（トレンチ型のＭＯＳＦＥＴ）が完成する。
以上、説明したように、実施の形態にかかる炭化ケイ素半導体装置１００によれば、トレンチ１１の底部の第１ｐ+型ベース領域１６の直下におけるｎ型不純物の濃度を、第２ｐ+型ベース領域１７の直下におけるｎ型不純物の濃度より低くすることができる。これにより、第１ｐ+型ベース領域１６の耐圧を第２ｐ+型ベース領域１７の耐圧よりも高くすることができる。このため、選択的に第２ｐ+型ベース領域１７においてアバランシェ・ブレークダウンを発生させ、トレンチ１１の底部におけるアバランシェ・ブレークダウンの発生を抑制することができる。
例えば、炭化ケイ素を用いた炭化ケイ素半導体装置１００は、エッジ終端領域（活性領域の周囲を囲む領域で耐圧構造が配置される領域）に比べて活性領域（セルが配置される領域）の面積比率が大きい。実施の形態にかかる炭化ケイ素半導体装置１００によれば、面積比率の大きい活性領域で均等に耐圧を負担させることができる。
以上において本発明は種々変更可能であり、上述した実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
また、上述した実施の形態においてイオン注入法により形成した層や領域をエピタキシャル法等により形成してもよい。また、上述した実施の形態においてエピタキシャル法により形成した層や領域をイオン注入法等により形成してもよい。
また、上述した実施の形態においては第２ｎ型不純物層２３に対して第１ｐ+型ベース３をセルフアラインにより同じ範囲で形成する構成について説明したが、このような構成に限らない。例えば、本発明の効果が得られれば、第２ｎ型不純物層２３は、第１ｐ+型ベース３より狭い範囲で形成されてもよいし、第１ｐ+型ベース３より広い範囲で形成されてもよい。
また、上述した実施の形態において、２つのトレンチＭＯＳ構造（単位セル）のみを図示しているが、さらに多くのトレンチＭＯＳ構造が並列に配置されていてもよい。また、単一のトレンチＭＯＳ構造によって炭化ケイ素半導体装置１００が構成されてもよい。
また、上述した実施の形態において、炭化ケイ素半導体装置１００がトレンチ型のＶＤＭＯＳＦＥＴである場合について説明したが、炭化ケイ素半導体装置１００は、ＶＤＭＯＳＦＥＴに限らない。すなわち、炭化ケイ素半導体装置１００は、半導体基板にトレンチ構造を有する各種の半導体装置とすることができる。
このような半導体装置としては、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）等のＭＯＳ型半導体装置がある。例えば、ＩＧＢＴは、図１に示した炭化ケイ素半導体装置１００において、ｎ型の炭化ケイ素基板１（ｎ型ドレイン領域）をｐ型の炭化ケイ素基板（ｐ型コレクタ領域）に代えることにより構成することができる。この場合に、上記のソースはＩＧＢＴのエミッタとなる。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、トレンチ構造を備えた半導体装置に有用であり、特に炭化ケイ素を用いた半導体装置に適している。
１ 炭化ケイ素基板
１ａ ｎ+型炭化ケイ素基板
１ｂ ｎ-型炭化ケイ素エピタキシャル層
２ 第１ｎ型不純物層
３ 第１ｐ+型ベース
４ ｎ型炭化ケイ素層
５ 第２ｐ+型ベース
７ ｐ型炭化ケイ素層
８ ｎ+型不純物層
９ ｐ++型不純物層
１０ 堆積膜
１１ トレンチ
１２ ゲート絶縁膜
１３ ゲート電極
１４ 層間絶縁膜
１５ 金属配線
１６ 第１ｐ+型ベース領域
１７ 第２ｐ+型ベース領域
２１，７１〜７３ 酸化膜マスク
２２ フォトレジスト
２３ 第２ｎ型不純物層
２４ 第３ｎ型不純物層
２５ 裏面電極
３１，５１，８１，１１１ ｎ型不純物
４１，４３ バリアメタル
４２ ソース電極
６１，９１，１２１ ｐ型不純物
１００ 炭化ケイ素半導体装置

Claims (8)

  1. 第１導電型の炭化ケイ素基板と、
    前記炭化ケイ素基板の主表面に形成された第１導電型の第１炭化ケイ素層と、
    前記第１炭化ケイ素層の表面に選択的に形成された第２導電型の第１不純物層および第２不純物層と、
    前記第１炭化ケイ素層の表面上に形成された第１導電型の第２炭化ケイ素層と、
    前記第２炭化ケイ素層における前記第２不純物層の上に選択的に形成された第２導電型の第３不純物層と、
    前記第２炭化ケイ素層における前記第１炭化ケイ素層とは反対側の面上に形成された第２導電型の第３炭化ケイ素層と、
    前記第３炭化ケイ素層の表面に選択的に形成された第１導電型の第４不純物層と、
    前記第４不純物層、前記第３炭化ケイ素層および前記第２炭化ケイ素層を貫通し前記第１不純物層に底部が達するトレンチと、
    前記トレンチの底面および側壁に沿って形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記トレンチに形成されたゲート電極と、
    前記ゲート電極を覆う層間絶縁膜と、
    前記第４不純物層および前記第３炭化ケイ素層に接する第１電極と、
    前記炭化ケイ素基板の裏面に形成された第２電極と、
    を備え、
    前記第１炭化ケイ素層のうちの前記第１不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域における第１導電型不純物濃度が、前記第１炭化ケイ素層のうちの前記第２不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域における第１導電型不純物濃度より低いことを特徴とする炭化ケイ素半導体装置。
  2. 前記第１炭化ケイ素層のうちの前記第２不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域に第１導電型の第５不純物層が選択的に形成されていることにより、前記第１炭化ケイ素層のうちの前記第１不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域における第１導電型不純物濃度が、前記第１炭化ケイ素層のうちの前記第２不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域における第１導電型不純物濃度より低いことを特徴とする請求項１に記載の炭化ケイ素半導体装置。
  3. 前記第２不純物層の幅は前記第５不純物層の幅と同じであることを特徴とする請求項２に記載の炭化ケイ素半導体装置。
  4. 前記第１不純物層は、前記炭化ケイ素基板の主面と直交する方向において、前記第２不純物層より前記炭化ケイ素基板の裏面に近い位置まで形成されていることを特徴とする請求項１〜３のいずれか一つに記載の炭化ケイ素半導体装置。
  5. 第１導電型の炭化ケイ素基板の主表面に第１導電型の第１炭化ケイ素層を形成する工程と、
    前記第１炭化ケイ素層の表面に第２導電型の第１不純物層および第２不純物層を選択的に形成する工程と、
    前記第１炭化ケイ素層の表面上に第１導電型の第２炭化ケイ素層を形成する工程と、
    前記第２炭化ケイ素層における前記第２不純物層の上に第２導電型の第３不純物層を選択的に形成する工程と、
    前記第２炭化ケイ素層における前記第１炭化ケイ素層とは反対側の面上に第２導電型の第３炭化ケイ素層を形成する工程と、
    前記第３炭化ケイ素層の表面に第１導電型の第４不純物層を選択的に形成する工程と、
    前記第４不純物層および前記第３炭化ケイ素層および前記第２炭化ケイ素層を貫通し前記第１不純物層に底部が達するトレンチを形成する工程と、
    前記トレンチの底面および側壁に沿ってゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜を介して前記トレンチにゲート電極を形成する工程と、
    前記ゲート電極を覆う層間絶縁膜を形成する工程と、
    前記第４不純物層および前記第３炭化ケイ素層と接する第１電極を形成する工程と、
    前記炭化ケイ素基板の裏面に第２電極を形成する工程と、
    を含み、
    前記第１炭化ケイ素層のうちの前記第１不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域における第１導電型不純物濃度が、前記第１炭化ケイ素層のうちの前記第２不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域における第１導電型不純物濃度より低いことを特徴とする炭化ケイ素半導体装置の製造方法。
  6. 前記第１炭化ケイ素層のうちの前記第２不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域に第１導電型の第５不純物層を選択的に形成する工程により、前記第１炭化ケイ素層のうちの前記第１不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域における第１導電型不純物濃度が、前記第１炭化ケイ素層のうちの前記第２不純物層に対して前記炭化ケイ素基板の裏面側に隣接する領域における第１導電型不純物濃度より低くすることを特徴とする請求項５に記載の炭化ケイ素半導体装置の製造方法。
  7. 前記第２不純物層を形成する際に、前記第１炭化ケイ素層のうちの前記第５不純物層に対して前記炭化ケイ素基板の主表面側に隣接する領域に第２導電型の不純物を導入することにより、前記第５不純物層に対してセルフアラインで前記第２不純物層を形成することを特徴とする請求項６に記載の炭化ケイ素半導体装置の製造方法。
  8. 前記第１炭化ケイ素層の表面に前記第１不純物層および前記第２不純物層を選択的に形成する工程は、
    前記第１炭化ケイ素層の表面のうちの前記第１不純物層および前記第２不純物層が形成される領域を除いた領域にマスクを形成する工程と、
    前記第１炭化ケイ素層の表面のうちの前記第１不純物層が形成される領域にフォトレジストを形成する工程と、
    前記第１炭化ケイ素層の表面に第１導電型の不純物を導入することにより前記第５不純物層を形成する工程と、
    前記フォトレジストを除去する工程と、
    前記第１炭化ケイ素層の表面に第２導電型の不純物を導入することにより前記第１不純物層および前記第２不純物層を形成する工程と、
    前記マスクを除去する工程と、
    を含むことを特徴とする請求項６または７に記載の炭化ケイ素半導体装置の製造方法。
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