TWI760453B - 半導體裝置之製造方法 - Google Patents

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安孫子雄哉
山口夏生
江口聰司
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日商瑞薩電子股份有限公司
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Abstract

本發明之目的係在採用超接面構造之縱型功率MOSFET中，防止因p型柱區域之雜質濃度隨著n型柱區域及p型柱區域之高深寬比化產生不均一而無法確保功率MOSFET之耐壓。
為達上述目的，在與p型柱區域PC1相鄰之n型柱區域NC1的側面形成p型半導體區域PR1。在此，藉由在n型柱區域NC1之側面上端到下端的高度中，由該上端延伸至大約一半之深度來形成p型半導體區域PR1，使包含p型半導體區域PR1及p型柱區域PC1之p型柱區域全體的側面傾斜。

Description

半導體裝置之製造方法
本發明係關於半導體裝置及其製造方法，特別是關於使用於功率半導體裝置有效之技術。
在功率半導體裝置之縱型功率MOSFET中，為維持耐壓且抑制導通阻抗，檢討採用超接面構造。
例如，專利文獻1(日本特開2008-305927號公報)揭示採用交互地配置n導電型柱及p導電型柱之超接面構造的半導體裝置。此外，記載藉由使PN柱層高深寬比化，可進一步使MOSFET(Metal Oxide Semiconductor Field Effect Transistor(金屬氧化物半導體場效電晶體))低導通阻抗及高耐壓化。另外，記載在n導電型磊晶層之頂面形成實施順錐形加工之槽後，形成由埋入該槽內之磊晶層形成之p導電型柱。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本特開2008-305927號公報
本發明人等從事採用超接面構造之縱型功率MOSFET的研究開發，並專心檢討其性能之提高。在此過程中了解到形成由埋入形成於n導電型磊晶層頂面之溝內的磊晶層形成的p型柱區域時，該溝之深寬比增加時p型柱區域之濃度容易不均一，因此難以確保縱型功率MOSFET之耐壓。
其他之目的及新特徵可由本說明書之記載及附圖了解。
以下，簡單地說明在本申請案中揭示之實施形態中具代表性者之概要。
一實施形態之半導體裝置係由從溝之底面側依序積層之氧化矽膜及氮化矽膜構成元件分離區域，該元件分離區域埋入形成構成MONOS型記憶單元之FINFET的翼片周圍溝內。
依據在本申請案中揭示之一實施形態，可提高半導體裝置之性能。
1S:半導體基板
BC:本體接觸區域
CH:通道區域
CR:單元區域
DE:汲極電極
DT1、DT2、DT3、DT4:溝(槽)
EP、EPI、EPS:磊晶層
FFP:場板電極
GE:閘極電極
GOX:閘極絕緣膜
GPE:閘極引出電極
GPU:閘極引出部
IL:層間絕緣膜
LR:n型半導體區域
NC1、NC2、NC3:n型柱區域
PC1、PC2、PC3:p型柱區域
PAS:表面保護膜
PER:周邊區域
PF1:導體膜
PR:光阻膜
PR1、PR2、PR3:p型半導體區域
SE:源極電極
SPE:源極引出電極
SPR:源極引出區域
SR:源極區域
TG:閘極電極
TR:中間區域
θ1、θ2:角度
[圖1]係示意地顯示實施形態1之半導體裝置結構的平面圖。
[圖2]係顯示實施形態1之半導體裝置結構的截面圖。
[圖3]係顯示實施形態1之p型柱區域結構的平面圖。
[圖4]係顯示實施形態1之半導體裝置之製造步驟的截面圖。
[圖5]係說明接續圖4之半導體裝置之製造步驟的截面圖。
[圖6]係說明接續圖5之半導體裝置之製造步驟的截面圖。
[圖7]係說明接續圖6之半導體裝置之製造步驟的截面圖。
[圖8]係說明接續圖7之半導體裝置之製造步驟的截面圖。
[圖9]係說明接續圖8之半導體裝置之製造步驟的截面圖。
[圖10]係說明接續圖9之半導體裝置之製造步驟的截面圖。
[圖11]係說明接續圖10之半導體裝置之製造步驟的截面圖。
[圖12]係說明接續圖11之半導體裝置之製造步驟的截面圖。
[圖13]係顯示實施形態1之半導體裝置的放大截面圖。
[圖14]係顯示實施形態1變形例之半導體裝置之製造步驟的截面圖。
[圖15]係說明接續圖14之半導體裝置之製造步驟的截面圖。
[圖16]係顯示實施形態2之半導體裝置結構的截面圖。
[圖17]係顯示實施形態2之半導體裝置之製造步驟的截面圖。
[圖18]係說明接續圖17之半導體裝置之製造步驟的截面圖。
[圖19]係說明接續圖18之半導體裝置之製造步驟的截面圖。
[圖20]係說明接續圖19之半導體裝置之製造步驟的截面圖。
[圖21]係說明接續圖20之半導體裝置之製造步驟的截面圖。
[圖22]係說明接續圖21之半導體裝置之製造步驟的截面圖。
[圖23]係顯示實施形態3之半導體裝置之製造步驟的截面圖。
[圖24]係說明接續圖23之半導體裝置之製造步驟的截面圖。
[圖25]係顯示比較例之半導體裝置的截面圖。
雖然在以下實施形態中為方便起見在有必要時，分割成多數段或實施形態來說明，但除了特別明示之情形以外，該等多數段或實施形態並非互相沒有關係，而是有其中一者為另一者之一部分或全部的變形例、詳細說明、補充說明等的關係。此外，在以下實施形態中，提及要素之數等(包含個數、數值、量、範圍等)時，除了特別明示之情形及原理上顯而易見地限定於特定數之情形等以外，不限於該提及之數，可為提及之數以上或以下。
另外，在以下之實施形態中，該構成要素(亦包含要素步驟等)，除了特別明示之情形及考慮原理上顯而易見地為必須之情形等以外，不一定是必須的。同樣地，在以下之實施形態中，提及構成要素等之形狀、位置關係等時，除了特 別明示之情形及考慮原理上顯而易見不是那樣的情形等以外，實質上包含近似或類似其形狀等者等。這對於上述數值及範圍而言亦相同。
以下，依據圖式詳細地說明實施形態。此外，在用以說明實施形態之全部圖中，具有相同機能之構件賦予相同之符號，並省略其重複之說明。另外，在以下實施形態中，除了特別需要時以外，原則上不重複相同或同樣之部份的說明。
(實施形態1)
<半導體裝置構造之說明>
以下，利用圖1至圖3說明本實施形態1之半導體裝置的構造。圖1係示意地顯示本實施形態之半導體裝置結構的平面圖。圖2係顯示本實施形態之半導體裝置結構的截面圖。圖2所示之截面係例如對應於圖1之A-A部份。本實施形態之半導體裝置(半導體元件)係縱型之功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金屬氧化物半導體場效電晶體、MOS型場效電晶體)。MOSFET亦稱為MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣體半導體場效電晶體)。圖3係顯示本實施形態之半導體裝置的p型柱區域結構。
如圖1所示地，本實施形態之半導體裝置(半導體晶片)由頂面看的平面圖形狀係矩形。此外，本實施形態之半導體裝置具有單元區域CR、中間區域(亦稱為端子部、終端部)TR及周邊區域PER。單元區域CR配置在大致矩形之半導體裝置 中央部，中間區域TR配置成包圍單元區域CR之外側，且周邊區域PER配置成包圍中間區域TR。以下，一面參照圖2，一面說明各區域中之半導體裝置結構。
(1)單元區域CR之構造
如圖2所示地，功率MOSFET形成於單元區域CR中。該功率MOSFET形成於半導體基板1S上之磊晶層(半導體層)EPS的主表面中。在圖2中，半導體基板1S對應於n型半導體區域LR。即，n型半導體區域LR形成於半導體基板1S內之全體中。
磊晶層EPS係由多數p型柱區域(亦稱為p型柱、柱等)PC1及多數n型柱區域(亦稱為n型柱、柱等)NC1形成。p型柱區域PC1及n型柱區域NC1在X方向上交互地配置。如此之周期地配置p型柱區域PC1及n型柱區域NC1的構造稱為超接面(Superjunction)構造。如圖3所示地，由p型柱區域PC1之頂面看的平面圖形狀係直線狀(在Y方向上具有長邊之矩形)。
例如，在此，p型柱區域PC1之寬度(X方向之尺寸)及深度(Y方向之尺寸)與n型柱區域NC1之寬度(X方向之尺寸)及深度(Y方向之尺寸)係設計成分別地相同。此外，在本申請案中所謂X方向及Y方向係沿半導體基板1S之頂面及磊晶層EPS之頂面的方向，且在平面圖中互相直交的方向。另外，Z方向係相對X方向及Y方向直交之方向(橫向、水平方向)。即，Z方向係相對半導體基板1S之頂面及磊晶層EPS之頂面垂直的方向(縱向、垂直方向、高度方向、深度方向)。
n型柱區域NC1呈例如柱形狀，且由導入磷(P)或砷(As)等之n型雜質的半導體區域(磊晶層)構成。n型柱區域NC1之n型雜質濃度係例如2.5×1015/cm3至3.5×1015/cm3。此外，n型柱區域NC1之比電阻係例如1.4至2.0Ω．cm。藉由n型柱區域NC1及半導體基板1S，構成功率MOSFET之汲極區域。n型柱區域NC1被2個p型柱區域PC1夾住。多數n型柱區域NC1分別地配置成只分開p型柱區域PC1之寬度(X方向之尺寸)。
p型柱區域PC1呈例如柱形狀，且由導入硼(B)等之p型雜質的半導體區域構成。p型柱區域PC1被2個n型柱區域NC1夾住。多數p型柱區域PC1分別地配置成只分開n型柱區域NC1之寬度(X方向之尺寸)。p型柱區域PC1之p型雜質濃度係例如3.0×1015/cm3至6.0×1015/cm3，且p型柱區域PC1之比電阻係例如2.3至4.5Ω．cm。
功率MOSFET形成於如此之周期地配置p型柱區域PC1及n型柱區域NC1之構造體(磊晶層EPS)的主表面中。
p型柱區域PC1之頂面的X方向寬度係例如5μm，n型柱區域NC1之頂面的X方向寬度係例如6μm，且p型柱區域PC1、n型柱區域NC1及磊晶層EPS之各縱向(Z方向)厚度(深度)係例如60μm。即，p型柱區域PC1之深寬比係12。該等尺寸在後述之p型柱區域PC2、PC3、n型柱區域NC2及NC3中亦相同。
功率MOSFET具有透過閘極絕緣膜GOX配置在n型柱區域NC1上之閘極電極GE。閘極絕緣膜GOX可使用例如氧化矽膜。此外，除了氧化矽膜以外，閘極 絕緣膜GOX亦可使用例如介電率比氧化矽膜高之高介電率膜等。另外，閘極電極GE可使用例如多晶矽膜。
通道區域CH配置在閘極電極GE兩側之p型柱區域PC1的上部。源極區域SR係配置成包含在該通道區域CH中。通道區域CH由導入例如硼(B)等之p型雜質的半導體區域構成，且源極區域SR係由導入例如磷(P)或砷(As)等之n型雜質的半導體區域構成。如前所述地，藉由n型柱區域NC1及p型柱區域PC1，構成功率MOSFET之汲極區域。
施加電位至功率MOSFET之閘極電極GE時，透過形成於通道區域CH中之反轉層，載子(電子)由源極區域SR流至汲極區域(n型柱區域NC1、半導體基板1S(LR))。換言之，透過形成於通道區域CH中之反轉層，電流由汲極區域(n型柱區域NC1、半導體基板1S(LR))流至源極區域SR。
令朝Y方向延伸之閘極電極GE、其下方之n型柱區域NC1及其兩側之源極區域SR為單位單元，並重複地配置該等單位單元。多數單位單元並聯地連接且形成1個功率MOSFET。
此外，在源極區域SR之中央部份形成由磊晶層EPS之頂面到達通道區域CH的本體接觸區域BC。該本體接觸區域BC由導入例如硼(B)等之p型雜質的半導體區域構成。該本體接觸區域BC之雜質濃度比通道區域CH之雜質濃度高。
閘極電極GE之頂面及兩側之側面被層間絕緣膜IL覆蓋。層間絕緣膜IL可使用例如氧化矽膜。本體接觸區域BC及其兩側之源極區域SR上的層間絕緣膜IL被去除並形成接觸孔。源極電極SE配置在該接觸孔及層間絕緣膜IL上。源極電極SE可使用例如由鈦鎢膜形成之障壁導體膜及其上部之由鋁膜形成之主導體膜的積層膜。
藉此，源極電極SE與源極區域SR電性連接，並且透過本體接觸區域BC亦與通道區域CH電性連接。該本體接觸區域BC具有確保與源極電極SE之歐姆接觸的機能，且藉由存在該本體接觸區域BC，源極區域SR與通道區域CH用相同電位電性連接。
因此，可抑制以源極區域SR作為射極區域、以通道區域CH作為基極區域且以n型柱區域NC1作為集極區域之寄生npn雙極電晶體的導通動作。即，源極區域SR及通道區域CH用相同電位電性連接係意味寄生npn雙極電晶體之射極區域與基極區域間未產生電位差，藉此可抑制寄生npn雙極電晶體之導通動作。
在源極電極SE上，表面保護膜PAS配置成部份地覆蓋源極電極SE。表面保護膜PAS可使用例如氧化矽膜。源極電極SE之一部份區域由表面保護膜PAS露出。此外，由金屬膜形成之汲極電極DE配置在半導體基板1S之背面(與形成磊晶層EPS之主面相反側的面)。
(2)中間區域TR之構造
如圖2所示地，閘極引出部GPU、閘極引出電極GPE、源極引出區域SPR及源極引出電極SPE形成於中間區域TR中。
閘極引出部GPU及閘極引出電極GPE配置在半導體基板1S上之磊晶層EPS上。源極引出區域SPR配置在磊晶層EPS之上部。
p型柱區域PC2及n型柱區域NC2亦周期地配置在該中間區域TR中。換言之，如圖3所示地，在交互地配置直線狀p型柱區域PC2及直線狀n型柱區域NC2(未圖示)之矩形區域中，中央部之單元區域CR的外周區域成為中間區域TR。因此，沿著中間區域TR之朝Y方向延伸的邊(圖3之左右邊)交互地配置直線狀p型柱區域PC2及直線狀n型柱區域NC2。此外，沿著中間區域TR之朝X方向延伸的邊(圖3之上下邊)交互地配置由單元區域CR延伸之直線狀p型柱區域PC2及直線狀n型柱區域NC2的各端部。
如此，中間區域TR中周期地配置之p型柱區域PC2及n型柱區域NC2的構造體(磊晶層EPS)係與單元區域CR中周期地配置之p型柱區域PC1及n型柱區域NC1的構造體(磊晶層EPS)相同的結構。
閘極引出部GPU係透過閘極絕緣膜GOX配置在磊晶層EPS中。通道區域CH亦配置在該閘極引出部GPU之下方。此外，層間絕緣膜IL配置成覆蓋該閘極引出部GPU之頂面及兩側之側面，且露出閘極引出部GPU頂面之一部份的開口部 形成於該層間絕緣膜IL之一部份中。另外，與閘極電極GE同樣地，閘極引出部GPU可使用例如多晶矽膜。
此外，閘極引出電極GPE配置在包含開口部內之層間絕緣膜IL上。與源極電極SE同樣地，閘極引出電極GPE可使用例如由鈦鎢膜形成之障壁導體膜及其上部之由鋁膜形成之主導體膜的積層膜。
在此，閘極引出部GPU與多數閘極電極GE電性連接，且施加至閘極引出電極GPE之閘極電壓透過閘極引出部GPU分別地施加至多數閘極電極GE。
由單元區域CR延伸之通道區域CH形成於磊晶層EPS的上部。源極引出區域SPR配置成包含在該通道區域CH中。與源極區域SR同樣地，源極引出區域SPR由導入例如磷(P)或砷(As)等之n型雜質的半導體區域構成。
以覆蓋上述通道區域CH上之方式，層間絕緣膜IL配置在磊晶層EPS之頂面上，且開口部以露出源極引出區域SPR之方式形成於該層間絕緣膜IL中。
此外，源極引出電極SPE配置在包含開口部內之層間絕緣膜IL上。與源極電極SE同樣地，源極引出電極SPE可使用例如由鈦鎢膜形成之障壁導體膜及其上部之由鋁膜形成之主導體膜的積層膜。
由氧化矽膜形成之表面保護膜PAS亦以部份地覆蓋閘極引出電極GPE及源極引出電極SPE之方式配置在中間區域TR中，且閘極引出電極GPE之一部份區域及源極引出電極SPE之一部份區域由表面保護膜PAS露出。
(3)周邊區域PER之構造
如圖2所示地，場板電極(亦稱為電極、虛擬電極)FFP形成於周邊區域PER中。
場板電極FFP配置在半導體基板1S上之磊晶層EPS上。
p型柱區域PC3及n型柱區域NC3亦周期地配置在該周邊區域PER中。如圖3所示地，交互地配置直線狀p型柱區域PC1及直線狀n型柱區域NC1之矩形區域(單元區域CR)及交互地配置直線狀p型柱區域PC2及直線狀n型柱區域NC2之矩形區域(中間區域TR)的外周區域成為周邊區域PER。此外，沿著周邊區域PER之朝Y方向延伸的邊(圖3之左右邊)交互地配置朝Y方向延伸之直線狀p型柱區域PC3及直線狀n型柱區域NC3。另外，沿著周邊區域PER之朝X方向延伸的邊(圖3之上下邊)交互地配置朝X方向延伸之直線狀p型柱區域PC3及直線狀n型柱區域NC3。
此外，該周邊區域PER之p型柱區域PC3及n型柱區域NC3(磊晶層EPS)係設計成與單元區域CR或中間區域TR之p型柱區域PC3或n型柱區域NC3的寬度相同。
如此，場板電極FFP形成於周邊區域PER之p型柱區域PC3及n型柱區域NC3(磊晶層EPS)上(圖2)。與閘極電極GE同樣地，場板電極FFP可使用例如多晶矽膜。場板電極FFP上被層間絕緣膜IL覆蓋。由氧化矽膜形成之表面保護膜PAS配置在層間絕緣膜IL上。如此，藉由設置場板電極FFP，可緩和電場集中，使耐壓提高。
場板電極FFP係例如配置在p型柱區域PC3與n型柱區域NC3之邊界的上方，且與p型柱區域PC3及n型柱區域NC3同樣地配置成直線狀。
藉由將功率MOSFET配置在如上所述之周期地交互配置p型柱區域(PC1)及n型柱區域(NC1)之構造體(超接面構造)的主表面上，可確保高耐壓且減少導通電阻。
例如，不採用超接面構造而將功率MOSFET配置在n型磊晶層之主表面上時，需要藉由減少磊晶層之雜質濃度且延長形成於磊晶層中之空乏層來確保耐壓。
因此，為實現高耐壓，必須增加低雜質濃度之磊晶層的厚度。另一方面，增加低雜質濃度之磊晶層的厚度時，功率MOSFET之導通電阻升高。即，在功率MOSFET中，提高耐壓與減少導通電阻為互償之關係。
相對於此，將功率MOSFET配置在周期地配置p型柱區域(PC1)及n型柱區域(NC1)之構造體(超接面構造)的主表面時，空乏層由p型柱區域(PC1)與n型柱區域(NC1)之邊界區域，即，朝縱向(Z方向)延伸之pn接面橫向地延伸。因此，在超接面構造之功率MOSFET中，導通電阻減少，因此即使增加成為電流通路之n型柱區域NC1的雜質濃度，空乏層亦由朝縱向(Z方向)延伸之pn接面橫向地擴大，故可確保耐壓。
如此，藉由採用周期地配置p型柱區域(PC1)及n型柱區域(NC1)之構造，可確保高耐壓且減少導通電阻。
此外，不只單元區域CR，在中間區域TR及周邊區域PER中亦周期地配置p型柱區域(PC2、PC3)及n型柱區域(NC2、NC3)，藉此空乏層擴大成包圍單元區域CR，因此可進一步提高耐壓。
(4)與p型柱區域(PC1至PC3)相鄰之p型半導體區域PR1
在此，本實施形態之半導體裝置的特徵係分別在n型柱(n型柱區域NC1至NC3)之兩側的側面形成p型半導體區域PR1。p型半導體區域PR1形成於形成n型柱區域NC1至NC3之n型柱內，且其導電型為p型。即，p型半導體區域PR1未構成n型柱區域NC1至NC3。p型半導體區域PR1與相鄰之p型柱區域PC1、PC2或PC3一起構成p型柱區域。即，p型半導體區域PR1係p型柱區域之一部份。p型半導體區域PR1之p型雜質的濃度係例如大約8×1015/cm3。即，p型半導體區域PR1具有與p型柱區域PC1至PC3同樣之雜質濃度。
在單元區域CR中，n型柱區域NC1形成於分別形成於n型柱兩側之側面的p型半導體區域PR1間。在中間區域TR中，n型柱區域NC2亦同樣地形成於分別形成於n型柱兩側之側面的p型半導體區域PR1間。在周邊區域PER中，n型柱區域NC3亦同樣地形成於分別形成於n型柱兩側之側面的p型半導體區域PR1間。即，在例如單元區域CR中，n型柱區域NC1、p型半導體區域PR1、p型柱區域PC1、p型半導體區域PR1及n型柱區域NC1在X方向上依序排列。
p型半導體區域PR1由磊晶層EPS之頂面(n型柱區域NC1之頂面)，延伸至磊晶層EPS之厚度方向的途中深度而形成，且p型半導體區域PR1未形成於p型柱區域PC1至PC3之各底部附近。換言之，p型半導體區域PR1在n型柱之側面，由n型柱之頂面形成到n型柱之厚度方向的途中深度。因此，在p型半導體區域PR1下方，p型柱區域PC1直接連接於導電型為n型之n型柱區域NC1。
即，p型半導體區域PR1係在與p型柱區域PC1、PC2或PC3相鄰之區域中，由與p型柱區域PC1、PC2或PC3之各頂面相同的高度，延伸到Z方向之p型柱區域PC1、PC2或PC3的各途中深度而形成。具體而言，p型半導體區域PR1由磊晶層EPS之頂面延伸到p型柱區域PC1、PC2或PC3的各大約一半深度而形成，且由p型半導體區域PR1之上端到下端的Z方向深度係例如30μm。
p型半導體區域PR1之X方向的寬度由p型半導體區域PR1之上端延伸至下端而為大致一樣。即，p型半導體區域PR1沿著p型柱區域PC1、PC2或PC3之各側面 延伸。此外，p型半導體區域PR1分別沿著圖3所示之p型柱區域PC1或PC2朝Y方向延伸。另外，p型半導體區域PR1沿著圖3中朝Y方向延伸之p型柱區域PC3朝Y方向延伸。再者，在圖3中省略p型半導體區域PR1之圖示。
<半導體裝置之製造方法的說明>
接著，參照圖4至圖14說明本實施形態之半導體裝置的製造方法，並且使本實施形態之半導體裝置結構更明確。圖4至圖14係顯示本實施形態之半導體裝置之製造步驟的截面圖。本實施形態之半導體裝置使用稱為所謂「溝槽填充法」之方法來製造。
首先，如圖4所示地，準備半導體基板1S，該半導體基板1S在主面(表面、頂面)上形成由n型半導體層形成之磊晶層EPI。例如，藉由將磷(P)或砷(As)等之n型雜質導入單晶矽來形成半導體基板1S。此外，磊晶層EPI之n型雜質濃度係例如2.5×1015/cm3至3.5×1015/cm3，且磊晶層EPI之厚度係例如大約60μm。另外，磊晶層EPI之比電阻係例如1.4至2.0Ω．cm。
接著，如圖5所示地，在磊晶層EPI上形成光阻膜PR並進行曝光、顯影。藉此，光阻膜PR形成於磊晶層EPI上之n型柱區域(NC1、NC3)的形成區域中。換言之，p型柱區域(PC1、PC3)之形成區域的磊晶層EPI露出。此外，單元區域CR(包含中間區域TR)及周邊區域PER之曝光(倍縮光罩之轉印)可一次地進行，亦可在各區域中個別地進行。
接著，以光阻膜PR作為遮罩(阻止蝕刻遮罩)來蝕刻磊晶層EPI。藉此，去除p型柱區域(PC1、PC2及PC3)之形成區域的磊晶層EPI，形成溝(槽)DT1、DT2及DT3。如此，以藉由曝光、顯影加工成所希望形狀之光阻膜或硬遮罩膜等作為遮罩進行蝕刻，藉此將下層之膜加工成所希望形狀稱為圖案化。
在此，形成於單元區域CR之磊晶層EPI中的溝為DT1，形成於中間區域TR之磊晶層EPI中的溝為DT2且形成於周邊區域PER之磊晶層EPI中的溝為DT3。溝DT1及溝DT2呈朝Y方向延伸之直線狀，且溝DT3呈朝X方向延伸之直線狀。
例如，溝DT1、溝DT2及溝DT3之寬度(X方向或Y方向之尺寸)及深度(Z方向之尺寸)分別為大約5μm、60μm。此外，殘存於該等溝DT1、溝DT2及溝DT3間之磊晶層EPI成為直線狀之n型柱區域NC1、NC2及NC3。例如，n型柱區域(NC1、NC2及NC3)之寬度(X方向之尺寸)係大約6μm。此外，n型柱區域(NC1、NC2及NC3)之深度(Z方向之尺寸)係大約60μm。另外，雖然在此說明溝DT1至DT3分別到達半導體基板1S之頂面的情形，但溝DT1至DT3亦可未到達半導體基板1S之頂面。
在此，重複交互地進行蝕刻步驟及藉由該蝕刻對形成於磊晶層EPI頂面之凹部側面進行的成膜步驟，藉此分別形成深溝DT1至DT3。藉由用如此之方法進行蝕刻，可用相對半導體基板1S之頂面接近垂直的角度分別形成溝DT1、DT2及DT3。具體而言，溝DT1之側面與半導體基板1S之頂面形成的角度θ1(請參照圖 13)係例如89.3°。即，雖然溝DT1至DT3分別為具有接近垂直之側面的溝，但其側面具有錐度(順錐度)。
接著，如圖6所示地，由相對半導體基板1S之頂面(磊晶層EPI之頂面)傾斜的角度，以光阻膜PR作為遮罩對溝DT1至DT3之各側面進行離子植入，藉此在溝DT1至DT3之各側面形成p型半導體區域PR1。即，在此將p型雜質(例如硼(B))傾斜地植入磊晶層EPI。藉此，溝DT1至DT3之各側面中，雖然例如雜質未植入下半部份，但雜質植入上半部份。此外，雜質未植入溝DT1至DT3之各底面。
因此，p型半導體區域PR1由溝DT1至DT3之各側面上端延伸至溝DT1至DT3之各側面的途中深度而形成。具體而言，p型半導體區域PR1由磊晶層EPI之頂面形成到各溝DT1至DT3之大約一半深度，且p型半導體區域PR1之上端到下端的Z方向深度係例如30μm。換言之，在此p型半導體區域PR1由n型柱區域NC1之上端的高度形成到n型柱區域NC1之高度一半的位置。
該離子植入步驟之植入條件係例如植入能量為40keV，且摻雜量係1.0×1011/cm2至3.0×1011/cm2。注入係由相對垂直方向(Z方向)朝X方向(n型柱之短邊方向)傾斜4至5°的角度進行。在此，進行用4至5°之斜度植入後，亦在相對垂直方向之相反側由傾斜4至5°之角度進行注入，藉此在n型柱之短邊方向兩側側面的各上部形成p型半導體區域PR1。即，由1方向進行傾斜植入後，亦由在平面圖中旋轉180°之位置進行傾斜植入。換言之，亦由相對沿Y方向之軸線對稱的方向進行傾斜方向的離子植入。
在此，形成p型半導體區域PR1後，未進行以活化p型半導體區域PR1為目的之熱處理，而是如下所述地進行光阻膜PR之去除步驟、清洗步驟及磊晶成長步驟。
接著，如圖7所示地，藉由灰化等去除光阻膜PR後，進行清洗步驟。
接著，藉由埋入磊晶成長法，在溝DT1、DT2及DT3之內部及磊晶層EPI上，形成p型之磊晶層EP。即，一面導入p型雜質一面使磊晶層成長。此時，磊晶層EP由溝DT1、DT2及DT3之底面、側面(側面)成長，且埋入溝DT1、DT2及DT3之內部。此外，磊晶層EP亦成長在位於溝間之磊晶層EPI上或埋入溝DT1、DT2及DT3後之上部。磊晶層EP之p型雜質濃度係例如3.0×1015/cm3至6.0×1015/cm3，且磊晶層EP之比電阻係例如2.3至4.5Ω．cm。
在該磊晶成長步驟中，包含磊晶層EPI之半導體基板1S加熱到例如大約1050至1100℃。即，在1000℃以上之溫度下加熱包含磊晶層EPI之半導體基板1S。藉由該熱，p型半導體區域PR1內之p型雜質活化。此外，p型半導體區域PR1亦藉由進行使構成後來形成之功率MOSFET的源極區域等活化的熱處理等而活化。因此，藉由用圖6說明之傾斜離子植入步驟形成p型半導體區域PR1後，在形成磊晶層EP之上述步驟期間，不需要進行以活化p型半導體區域PR1為目的之熱處理。即，可省略熱處理步驟。即，在此連續進行p型半導體區域PR1之形成步驟及磊晶層EP之形成步驟。
接著，如圖8所示地，使用CMP(Chemical Mechanical Polishing：化學機械研磨)法等去除溝DT1、DT2及DT3之上部的磊晶層EP，藉此將磊晶層EP埋入溝DT1、DT2及DT3之內部。藉此，形成直線狀之p型柱區域PC1、PC2及PC3。此外，換言之，形成由多數p型柱區域PC1、PC2及PC3及多數n型柱區域NC1、NC2及NC3形成之磊晶層EPS。
藉由以上步驟，在單元區域CR及中間區域TR中，形成朝X方向交互周期地配置朝Y方向延伸之直線狀p型柱區域PC1及朝Y方向延伸之直線狀n型柱區域NC1的構造體。此外，在周邊區域PER中，形成朝X方向交互周期地配置朝Y方向延伸之直線狀p型柱區域PC1及朝Y方向延伸之直線狀n型柱區域NC1的構造體，且形成朝Y方向交互周期地配置朝X方向延伸之直線狀p型柱區域PC3及朝X方向延伸之直線狀n型柱區域NC3的構造體(請參照圖3)。p型柱區域PC1至PC3之各上半部的側面與p型半導體區域PR1連接。
接著，在磊晶層EPS之主表面形成功率MOSFET、閘極引出部GPU、閘極引出電極GPE、源極引出區域SPR、源極引出電極SPE及場板電極FFP等。
例如，如圖9所示地，形成通道區域CH。例如，使用光刻技術及蝕刻技術形成於通道區域CH之形成區域具有開口部的遮罩膜。接著，以該遮罩膜作為遮罩(阻止植入遮罩)植入雜質離子，藉此形成通道區域CH。例如，植入硼(B)等之p型雜質離子作為雜質離子。藉此，可形成成為通道區域CH之p型半導體區域。
接著，去除上述遮罩膜，在磊晶層EPS上形成閘極絕緣膜GOX，進一步，在該閘極絕緣膜GOX上形成導體膜PF1。例如，藉由使磊晶層EPS之表面熱氧化，形成氧化矽膜作為閘極絕緣膜GOX。接著，使用CVD法等，在氧化矽膜上堆積多晶矽膜。閘極絕緣膜GOX亦可使用氧化鉿膜等之介電率比氧化矽膜高的高介電率膜來取代上述氧化矽膜。此外，亦可藉由CVD法形成閘極絕緣膜GOX。
接著，如圖10所示地，在n型柱區域NC1上形成閘極電極GE。此外，在中間區域TR形成閘極引出部GPU。另外，在p型柱區域PC3與n型柱區域NC3之pn接面上形成場板電極FFP。例如，在導體膜PF1上，形成覆蓋閘極電極GE之形成區域、閘極引出部GPU之形成區域及場板電極FFP之形成區域的光阻膜，接著以該光阻膜作為遮罩，蝕刻導體膜PF1。
藉此，形成閘極電極GE、閘極引出部GPU及場板電極FFP。例如，閘極電極GE與p型柱區域PC1同樣地形成直線狀，且閘極引出部GPU形成為與多數閘極電極GE電性連接。此外，場板電極FFP與p型柱區域PC3同樣地形成直線狀。在此，藉由蝕刻去除在單元區域CR中由閘極電極GE露出之閘極絕緣膜GOX。此外，在中間區域TR中，亦藉由蝕刻去除形成後述源極引出區域SPR之區域的閘極絕緣膜GOX。
接著，形成源極區域SR及源極引出區域SPR。例如，用光阻膜(未圖示)覆蓋周邊區域PER及中間區域TR之源極引出區域SPR的形成區域以外的區域，接著 以該光阻膜及單元區域CR之閘極電極GE作為遮罩，植入n型雜質離子。例如，植入磷(P)或砷(As)等之n型雜質離子作為雜質離子。藉此，可在單元區域CR之閘極電極GE間形成成為源極區域SR之n型半導體區域。此外，可在中間區域TR形成成為源極引出區域SPR之n型半導體區域。形成於單元區域CR中之多數源極區域SR與形成於中間區域TR中之源極引出區域SPR電性連接。
接著，如圖11所示地，形成覆蓋閘極電極GE、閘極引出部GPU及場板電極FFP之層間絕緣膜IL。例如，在閘極電極GE等上，藉由CVD法堆積氧化矽膜。然後，在層間絕緣膜IL上形成於本體接觸區域BC之形成區域、閘極引出部GPU上及源極引出區域SPR上具有開口部的光阻膜(未圖示)。接著，以該光阻膜作為遮罩，蝕刻位於單元區域CR之相鄰閘極電極GE間之源極區域SR上的層間絕緣膜IL，藉此形成開口部。此時，進行過蝕刻，使開口部之底部比磊晶層EPS之表面低。藉此，源極區域SR由開口部之底部的側面露出。此外，藉由蝕刻中間區域TR之閘極引出部GPU上及源極引出區域SPR之層間絕緣膜IL，形成開口部。
接著，形成覆蓋中間區域TR及周邊區域PER之光阻膜，並以該光阻膜及層間絕緣膜IL作為遮罩植入雜質離子，藉此形成本體接觸區域BC。例如，植入硼(B)等之p型雜質離子作為雜質離子。藉此，可形成成為本體接觸區域BC之p型半導體區域。本體接觸區域BC位於源極區域SR之中央部，且其底部到達通道區域CH。此外，本體接觸區域BC之雜質濃度比通道區域CH之雜質濃度高。
接著，如圖12所示地，形成源極電極SE、閘極引出電極GPE及源極引出電極SPE。例如，在包含本體接觸區域BC、閘極引出部GPU及源極引出區域SPR之層間絕緣膜IL上形成金屬膜。例如，藉由濺鍍法等形成鈦鎢膜及其上部之鋁膜的積層膜。接著，藉由使金屬膜圖案化，形成源極電極SE、閘極引出電極GPE及源極引出電極SPE。單元區域CR之源極電極SE電性連接於源極區域SR及本體接觸區域BC。中間區域TR之閘極引出電極GPE與閘極引出部GPU電性連接。此外，中間區域TR之源極引出電極SPE與源極引出區域SPR電性連接。
接著，以覆蓋閘極引出電極GPE及源極引出電極SPE之方式形成表面保護膜PAS。例如，在源極電極SE、閘極引出電極GPE及源極引出電極SPE等上，藉由CVD法堆積氧化矽膜。接著，藉由使表面保護膜PAS圖案化，使源極電極SE之一部份區域、閘極引出電極GPE之一部份區域及源極引出電極SPE之一部份區域露出。該露出部成為外部連接區域(例如，閘極墊、源極墊)。
接著，在半導體基板1S之背面的全面上，藉由植入n型雜質離子，形成n型半導體區域(低電阻區域)LR。如此，藉由形成n型半導體區域LR，可減少後述汲極電極DE與n型柱區域(NC1、NC2及NC3)之連接電阻。該n型半導體區域(低電阻區域)LR由半導體基板1S之背面延伸到溝(DT1、DT2及DT3)之底部，且其n型雜質濃度係例如大約1.0×1016/cm3，且其厚度係例如大約1至2μm。
接著，在半導體基板1S之背面形成汲極電極DE。例如，以半導體基板1S之背面為頂面，藉由濺鍍法或蒸鍍法形成金屬膜。藉此，可形成由金屬膜形成之汲極電極DE。閘極電極GE、源極區域SR及汲極電極DE構成功率MOSFET。
藉由以上之步驟，可形成本實施形態之半導體裝置。
如本實施形態地，使用溝槽填充法形成p型柱區域(PC1、PC2及PC3)及n型柱區域(NC1、NC2及NC3)時，相較於「多重磊晶法」，可使p型柱區域與n型柱區域之間隔更窄。藉此，可減少導通電阻且提高耐壓。此外，在產率方面，「溝槽填充法」亦比「多重磊晶法」有利。
<本實施形態之效果的說明>
以下，使用圖13及顯示比較例之圖25說明本實施形態之效果。圖13係顯示本實施形態之半導體裝置的放大截面圖。圖25係顯示比較例之半導體裝置的截面圖。在圖13中，只顯示半導體基板1S、n型柱區域NC1、p型柱區域PC1及p型半導體區域PR1，並省略提供其他構造之圖示。圖25係顯示對應圖2之區域的截面圖。圖25所示之比較例的半導體裝置只有未形成p型半導體區域PR1(請參照圖2)這一點與本實施形態之半導體裝置不同。
在採用超接面構造之縱型功率MOSFET中，需要增大n型柱區域及p型柱區域之Z方向距離(厚度)。這意味使產生空乏層之區域增大，藉此可提高功率MOSFET之耐壓。此外，在採用超接面構造之縱型功率MOSFET中，需要縮小n 型柱區域及p型柱區域之各短邊方向(X方向)的寬度。因為這除了可使半導體裝置微細化以外，亦減少作為功率MOSFET之電流路徑的n型柱區域的寬度，因此在功率MOSFET斷路時在X方向上由對向之p型柱區域延伸的空乏層在n型柱區域內容易封閉，故容易確保耐壓。
若n型柱區域及p型柱區域之各寬度減少，即使n型柱區域及p型柱區域之各雜質濃度高，功率MOSFET斷路時亦可封閉空乏層，因此此可確保耐壓。若可增加作為功率MOSFET之電流路徑的n型柱區域的雜質濃度，可使n型柱區域低電阻化且減少功率MOSFET之導通電阻及消耗電力，因此可提高半導體裝置之性能。因此，藉由增加n型柱區域及p型柱區域之深寬比，可提高半導體裝置之性能。
但是，在使用圖7說明之磊晶成長步驟中將磊晶層形成於使用圖5說明之步驟中形成的溝內時，若溝之深寬比高，則難以控制埋入溝內之磊晶層的p型雜質濃度。即，難以控制由該磊晶層形成之p型柱區域的雜質濃度。在採用超接面構造之縱型功率MOSFET中，為確保所希望之耐壓，必須用一定範圍內之p型雜質濃度形成p型柱區域。這是因為相鄰之p型柱區域及n型柱區域相互間的濃度差過大時，無法確保功率MOSFET之耐壓。
在圖25所示之比較例中，p型柱區域PC1之深寬比高達12。此外，例如，p型柱區域PC1之X方向寬度為3μm，n型柱區域NC1之X方向寬度為3μm，並考慮進一步提高各區域之深寬比。如此提高深寬比時，p型柱區域PC1之濃度容易不 均一，且p型柱區域PC1之p型雜質濃度容易成為容許範圍(電荷平衡界限)外之值。即，半導體裝置之可靠性降低，因此產生在半導體裝置之製造步驟中之產率降低的問題。在此所謂電荷平衡界限係p型柱區域PC1之p型雜質濃度的容許範圍，且p型柱區域PC1之p型雜質濃度在該容許範圍內時，可確保功率MOSFET之所希望耐壓。
在此，本發明人等發現相較於p型柱區域之側面的角度相對半導體基板之頂面接近垂直之方向的情形，p型柱區域之側面的角度大時，電荷平衡界限更大。換言之，側面具有錐度之p型柱區域相較於垂直地直立之p型柱區域，p型柱區域內之p型雜質濃度的容許範圍大，因此可提高半導體裝置之可靠性且可提高半導體裝置製造時之產率。因此，若p型柱區域之側面的角度為更接近半導體基板1S之頂面的角度，即使因提高p型柱區域之深寬比而使p型柱區域之雜質濃度容易不均一，亦可確保半導體裝置之耐壓。
但是，用更接近半導體基板1S頂面之角度形成用以埋入p型柱區域而形成之溝的側面時，難以減少p型柱區域及n型柱區域之各寬度。此外，採用用接近垂直方向之角度形成該溝之側面的蝕刻方法時，亦有難以變更該蝕刻方法之情形。
在此，在本實施形態中，如圖2所示地，在與p型柱區域PC1之側面上半部相鄰的n型柱內，沿該側面形成p型半導體區域PR1。因為p型半導體區域PR1構成p型柱區域之一部份，所以可實現圖2所示之構造，藉此可在p型柱區域之側面上形成錐度。因此，由p型柱區域PC1及其兩側之p型半導體區域PR1形成的p型柱 區域頂面的X方向寬度比該p型柱區域底面的X方向寬度大。換言之，p型柱區域PC1頂面之X方向寬度及與該p型柱區域PC1側面相鄰之2個p型半導體區域PR1之各頂面的X方向寬度的距離和比p型半導體區域PR1底面之X方向寬度大。
在此，在圖13中顯示p型柱之放大截面圖。在圖2中雖然以沿垂直方向之方式顯示p型柱區域PC1之側面，但實際上，如圖13所示地，p型柱區域PC1之側面具有錐度。例如，p型柱區域PC1之側面與半導體基板1S之頂面形成的角度θ1係例如89.3°。相對於此，由p型柱區域PC1及p型半導體區域PR1形成之p型柱區域PC1的側面角度θ2係例如89.0°。
此外，在圖13中以虛線顯示由p型柱區域PC1及p型半導體區域PR1形成之p型柱區域PC1的有效側面，即連接p型柱區域PC1底面之端部(角部)與p型半導體區域PR1底面之端部(角部)的面的位置。即，在本實施形態中，p型半導體區域PR1在與該虛線重疊之位置終止，且以p型半導體區域PR1未形成於該虛線外側之方式形成p型半導體區域PR1。
藉由如此形成p型半導體區域PR1，p型柱區域在X方向上之頂面寬度對底面寬度實質地更大，可使p型柱區域之側面的角度θ2比角度θ1更小。換言之，可增大p型柱區域之側面與p型柱區域之底面形成的角度，因此p型柱區域之側面的角度成為更接近半導體基板1S之頂面的角度。
因此，如圖2所示地，即使變更用以埋入p型柱區域PC1而形成之溝DT1(請參照圖5)的形狀，藉由形成p型柱區域之一部份的p型半導體區域PR1，可擴大p型柱區域PC1內之p型雜質濃度的容許範圍。因此，可確保半導體裝置之耐壓且容易提高p型柱區域之深寬比。因此，可同時實現採用超接面構造之縱型功率MOSFET的耐壓提高及低電阻化，故可提高半導體裝置之性能。
此外，在本實施形態之半導體裝置中，在圖5所示之溝DT1至DT3內不埋入絕緣膜，而是埋入與磊晶層EPI相同之由Si(矽)形成的磊晶層EP(請參照圖7)。這是為了防止在不同材料間產生應力。此外，在溝DT1至DT3內埋入矽膜比絕緣膜更可提高半導體元件之耐壓。
<變形例>
以下，使用圖14及圖15說明本實施形態1之變形例的半導體裝置及其製造方法。圖14及圖15係顯示本實施形態1變形例之半導體裝置之製造步驟的截面圖。在此，說明藉由在磊晶層之頂面形成p型半導體區域，提高突崩潰強度。
在本變形例之半導體裝置的製造步驟中，進行使用圖4至圖6說明之步驟後，如圖14所示地，由傾斜方向離子植入p型雜質(例如硼(B))，藉此在溝DT1至DT3之各側面的上端附近形成p型半導體區域PR2。p型半導體區域PR2形成於磊晶層EPI之頂面及溝DT1至DT3之各側面的上端，且具有比p型半導體區域PR1高之雜質濃度，並形成為比p型半導體區域PR1淺。此外，在n型柱內，分別形成於n型柱之X方向兩側之側面的p型半導體區域PR2間形成n型柱區域NC1。p型半導 體區域PR2在X方向上具有比p型半導體區域PR1大之寬度。在此，以不僅在溝DT1至DT3之各側面，亦在磊晶層EPI之頂面形成p型半導體區域PR2為目的進行離子植入。
與使用圖7至圖12說明之步驟同樣地進行後來之步驟。藉此，可形成圖15所示之本變形例的半導體裝置。雖然在此說明p型半導體區域PR1形成後形成p型半導體區域PR2，但亦可在使用圖5說明之步驟後，使用圖6說明之步驟(p型半導體區域PR1之形成步驟)前，形成p型半導體區域PR2。此外，雖然在圖15之單元區域CR中顯示與通道區域CH重疊之p型半導體區域PR2，但在中間區域TR中，為容易了解圖，未顯示與通道區域CH重疊之p型半導體區域PR2。
在本變形例中，藉由形成p型半導體區域PR2，提高p型柱區域之側面上端的p型雜質濃度。在磊晶層EPS頂面之pn接面部中，雖然容易產生突崩降伏，但即使產生突崩降伏而大量產生載子，亦可藉由在磊晶層EPS之頂面形成雜質濃度高之中性區域的p型半導體區域PR2，在p型半導體區域PR2中吸收載子。因此，可防止產生突崩降伏之破壞。即，可提高突崩潰強度。
(實施形態2)
在前述實施形態1中，雖然說明形成具有在磊晶層之平坦頂面上透過閘極絕緣膜形成之閘極電極的平面型功率MOSFET，但功率MOSFET亦可為具有埋入形成於磊晶層頂面之溝內的溝槽型閘極電極的溝槽型MOSFET。以下，使用圖16至圖22說明本實施形態2之半導體裝置及其製造方法。圖16係顯示本實施形態2 之半導體裝置的截面圖。圖17至圖22係顯示本實施形態2之半導體裝置之製造步驟的截面圖。
如圖16所示地，本實施形態之半導體裝置係採用超接面構造之具有溝槽閘極電極的縱型功率MOSFET，且汲極電極DE、半導體基板1S、磊晶層EPS及p型半導體區域PR1之結構與前述實施形態1相同。但是，在單元區域CR中，溝DT4形成於磊晶層EPS頂面之n型柱區域NC1頂面，且溝槽型之閘極電極TG透過閘極絕緣膜GOX形成於溝DT4內。溝DT4及閘極電極TG具有朝Y方向延伸之圖案。深度比閘極電極TG淺之通道區域CH形成於X方向上相鄰之溝DT4間之磊晶層EPS的頂面。閘極絕緣膜GOX由例如氧化矽膜形成，且閘極電極TG由例如多晶矽膜形成。通道區域CH係p型半導體區域。
比通道區域CH淺之作為p型半導體區域的本體接觸區域BC形成於通道區域CH之頂面。作為n型半導體區域之源極區域SR形成於本體接觸區域BC與溝DT4間之通道區域CH的頂面。即，源極區域SR、本體接觸區域BC及源極區域SR依序配置在X方向上相鄰之溝DT4間的磊晶層EPS的頂面。閘極電極TG、源極區域SR及汲極電極DE構成溝槽型之功率MOSFET。
中間區域TR及周邊區域PER之構造與前述實施形態1相同。此外，除了未在磊晶層EPS上形成閘極絕緣膜GOX及閘極電極GE(請參照圖2)以外，單元區域CR之磊晶層EPS上的構造與前述實施形態1相同。即，層間絕緣膜IL形成於單元區 域CR之磊晶層EPS上，且貫穿層間絕緣膜IL之源極電極SE連接於各源極區域SR及各本體接觸區域BC之各頂面。
以下，使用圖17至圖22說明本實施形態之半導體裝置的製造方法。圖17至圖22係顯示本實施形態2之半導體裝置之製造步驟的截面圖。
首先，藉由進行使用圖4至圖8說明之步驟，在半導體基板1S上形成磊晶層EPS。
接著，如圖17所示地，使用光刻技術及離子植入法，注入p型雜質(例如硼(B))，藉此在單元區域CR及中間區域TR之磊晶層EPS的頂面形成通道區域CH。通道區域CH之深度比p型半導體區域PR1之深度淺。
接著，如圖18所示地，使用光刻技術及乾式蝕刻法，在各n型柱區域NC1之頂面形成溝DT4。溝DT4之深度比通道區域CH深，且比p型半導體區域PR1淺。此外，n型柱區域NC2、NC3之各頂面未形成溝DT4。接著，在磊晶層EPS之表面上形成由例如氧化矽膜形成之閘極絕緣膜GOX。閘極絕緣膜GOX係藉由例如熱氧化法形成。閘極絕緣膜GOX係覆蓋磊晶層EPS之頂面及溝DT4之側面而形成。
接著，如圖19所示地，在溝DT4內透過閘極電極TG形成閘極電極GE。此外，在中間區域TR形成閘極引出部GPU。另外，在p型柱區域PC3與n型柱區域NC3之pn接面上形成場板電極FFP。在此，使用CVD法等在磊晶層EPS上形成由例如 多晶矽膜形成之導體膜。然後，形成覆蓋閘極引出部GPU之形成區域及場板電極FFP之形成區域的光阻膜，接著以該光阻膜為遮罩，蝕刻該導體膜。藉此，形成閘極電極TG、閘極引出部GPU及場板電極FFP。
此時，在單元區域CR中，完全去除磊晶層EPS之頂面上的該導電膜，且該導電膜只殘存在溝DT4內作為閘極電極TG。此外，藉由去除溝DT4內之閘極絕緣膜GOX以外的閘極絕緣膜GOX，使磊晶層EPS之頂面露出。藉此，閘極絕緣膜GOX及閘極電極TG可殘存在溝DT4內。
接著，如圖20所示地，使用光刻技術及離子植入法，將n型雜質(例如磷(P)或砷(As))注入單元區域CR之通道區域CH的頂面，藉此形成比通道區域CH淺之作為n型半導體區域的源極區域SR。在此，源極區域SR形成於X方向上與溝DT4相鄰之區域中。但是，在相鄰之溝DT4之間，分別與該等溝DT4相鄰之源極區域SR互相分開。
接著，如圖21所示地，藉由進行使用圖11說明之步驟相同的步驟，形成層間絕緣膜IL及本體接觸區域BC。本體接觸區域BC之深度比源極區域SR深，且比通道區域CH淺。本體接觸區域BC形成於相鄰溝DT4之間與溝DT4分開之位置。即，本體接觸區域BC形成於相鄰溝DT4之間相鄰源極區域SR間之通道區域CH的頂面。
接著，如圖22所示地，藉由進行使用圖12說明之步驟相同的步驟，形成源極電極SE、閘極引出電極GPE、源極引出電極SPE、n型半導體區域(低電阻區域)LR及汲極電極DE。閘極電極TG、源極區域SR及汲極電極DE構成溝槽型之功率MOSFET。藉此，可形成本實施形態之半導體裝置。
如本實施形態地，即使是採用超接面構造之溝槽型功率MOSFET，藉由形成與p型柱區域PC1相鄰之p型半導體區域PR1，亦可使p型柱區域之側面的錐度傾斜，藉此可獲得與前述實施形態1同樣之效果。
(實施形態3)
在前述實施形態1中說明分別在各溝之側面形成1個藉由1次離子植入形成於n型柱內之p型柱區域之一部份的p型半導體區域，藉此使p型柱區域之側面實質地傾斜。相對於此，在本實施形態3中說明藉由進行多數次離子植入，分別在各溝之側面形成多數p型半導體區域。
以下，使用圖23及圖24說明本實施形態3之半導體裝置及其製造方法。圖23及圖24係顯示本實施形態3之半導體裝置之製造步驟的截面圖。
在本實施形態之半導體裝置的製造步驟中，首先，進行使用圖4至圖6說明之步驟，藉此形成貫穿半導體基板1S上之磊晶層EPI的溝DT1至DT3及p型半導體區域PR1。
接著，如圖23所示地，由相對半導體基板1S頂面傾斜之角度，以光阻膜PR作為遮罩對溝DT1至DT3之各側面進行離子植入，藉此在溝DT1至DT3之各側面形成p型半導體區域PR3。即，在此將p型雜質(例如硼(B))傾斜地植入磊晶層EPI。藉此，溝DT1至DT3之各側面中，雖然雜質未植入例如由下端至上端之高度的3/4的區域，但雜質植入例如由下端至上端之高度的1/4的區域。此外，雜質未植入溝DT1至DT3之各底面。
因此，p型半導體區域PR3由溝DT1至DT3之各側面上端延伸至溝DT1至DT3之各側面的途中深度而形成，且p型半導體區域PR3之深度比p型半導體區域PR1之深度淺。具體而言，p型半導體區域PR3由磊晶層EPI之頂面形成到溝DT1至DT3之各上端至下端的高度的大約1/4深度，且p型半導體區域PR3之上端至下端的Z方向深度係例如15μm。換言之，在此p型半導體區域PR3由n型柱區域NC1之上端的高度形成到n型柱區域NC1之高度的1/4位置。
作為該離子植入步驟之植入條件，例如植入之能量係40keV，摻雜量係1.0×1011/cm2至3.0×1011/cm2。此外，注入係由相對垂直方向(Z方向)朝X方向(n型柱之短邊方向)傾斜9°的角度進行。即，為形成p型半導體區域PR1而進行之傾斜植入的角度比為形成p型半導體區域PR3而進行之傾斜植入的角度更接近相對半導體基板1S之頂面(磊晶層EPI之頂面)垂直的角度。在此，由1方向進行9°之傾斜植入後，亦由9°傾斜角度對相對垂直方向相反之側進行注入，藉此在n型之短邊方向之兩側側面的各上部形成p型半導體區域PR3。
p型半導體區域PR3之X方向的寬度比p型半導體區域PR1之X方向的寬度大。即，p型半導體區域PR3相對DT1至DT3之各側面的深度比p型半導體區域PR1相對該側面的深度大。形成p型半導體區域PR1時之離子植入能量與形成p型半導體區域PR3時之離子植入能量在此相同。但是，形成p型半導體區域PR3時之離子植入的注入角度比形成p型半導體區域PR1時之離子植入的注入角度更接近相對上述側面垂直之方向，因此p型半導體區域PR3相對該側面之深度比型半導體區域PR1相對該側面之深度深。
p型半導體區域PR3只形成於圖13所示之虛線內。即，與p型半導體區域PR1同樣地，以p型半導體區域PR3之底面端部在與該虛線重疊之位置終止的方式形成p型半導體區域PR3。即，p型半導體區域PR1、PR3之底面的端部，即遠離後來形成p型柱區域PC1之溝DT1之位置的端部與溝DT1之底面的端部藉由該虛線連接，形成於直線上重疊之位置。藉此形成之p型半導體區域PR1、PR3都具有構成p型柱區域，且使p型柱區域之側面實質地傾斜的功能。
在此，形成p型半導體區域PR3後，未進行以活化p型半導體區域PR3為目的之熱處理，而是如下所述地進行使用圖7說明之光阻膜PR的去除步驟、清洗步驟及磊晶成長步驟。
後來之步驟進行與使用圖7至圖12說明之步驟同樣的步驟，藉此可形成圖24所示之本實施形態的半導體裝置。如圖24所示地，分別在n型柱之兩側的側面形 成相鄰之p型半導體區域PR1、PR3。p型半導體區域PR1形成於p型半導體區域PR3下方。
此外，可考慮p型半導體區域PR1、PR3之各自一部份互相重疊。此時，p型半導體區域PR1、PR3都形成於磊晶層EPS之頂面，且p型半導體區域PR1之一部份在p型半導體區域PR3下之區域與p型柱區域PC1相鄰。此外，p型半導體區域PR3之一部份在X方向上延伸至比p型半導體區域PR1遠離該p型柱區域PC1之位置而形成。
p型半導體區域PR1、PR3形成於形成n型柱區域NC1至NC3之n型柱內，且其導電型係p型。即，p型半導體區域PR1、PR3未構成n型柱區域NC1至NC3。p型半導體區域PR3之p型雜質濃度係例如大約8×1015/cm3。即，p型半導體區域PR3具有與p型柱區域PC1至PC3同樣之雜質濃度。
在單元區域CR中，n型柱區域NC1形成於分別形成於n型柱兩側之側面的p型半導體區域PR3之間。在中間區域TR中，n型柱區域NC2亦同樣地形成於分別形成於n型柱兩側之側面的p型半導體區域PR3之間。在周邊區域PER中，n型柱區域NC3亦同樣地形成於分別形成於n型柱兩側之側面的p型半導體區域PR3之間。即，例如在單元區域CR中，在X方向上依序排列n型柱區域NC1、p型半導體區域PR3、p型柱區域PC1、p型半導體區域PR3及n型柱區域NC1。
p型半導體區域PR3之X方向的寬度由p型半導體區域PR3之上端延伸至下端而為大致一樣。即，p型半導體區域PR3沿著p型柱區域PC1、PC2或PC3之各側面延伸。此外，p型半導體區域PR3分別沿著圖3所示之p型柱區域PC1或PC2朝Y方向延伸。另外，p型半導體區域PR3沿著圖3中朝Y方向延伸之p型柱區域PC3朝Y方向延伸。再者，在圖3中省略p型半導體區域PR3之圖示。
可與前述實施形態1不同，如本實施形態地將深度分開形成多數構成p型柱區域之p型半導體區域。藉此，可使包含圖24所示之p型半導體區域PR1、PR3及p型柱區域PC1之p型柱區域全體接近具有比p型柱區域PC1側面更朝半導體基板1S頂面側傾斜之側面的形狀。因此，相較於前述實施形態1，可更擴大p型柱區域PC1之p型雜質濃度不均一的容許範圍(電荷平衡界限)。因此，即使p型柱區域之雜質濃度因增加p型柱區域之深寬比而不均一，亦可容易確保半導體之耐壓。即，磊晶層EPS之厚度增大時，n型柱區域NC1及p型柱區域PC1之各寬度容易縮小，因此提高半導體裝置之性能。
以上，雖然依據實施形態具體地說明由本發明人等作成之發明，但本發明不限於前述實施形態，且在不脫離其要旨之範圍內當然可有各種變更。
例如，亦可組合前述實施形態2及前述實施形態3。
此外，作為前述實施形態1之變形例說明之p型半導體區域PR2(請參照圖15)亦可形成於前述實施形態3之半導體裝置中。此時，p型半導體區域PR2在X方向 上具有比p型半導體區域PR3(請參照圖24)大之寬度，且形成為比p型半導體區域PR3淺。
此外，在此述實施形態中，雖然說明具有由Si(矽)形成之基板及磊晶層的半導體裝置，但亦可為不以Si而是以SiC(碳化矽)為材料之半導體裝置。即，半導體基板、p型柱區域及n型柱區域亦可都由SiC構成。
1S:半導體基板
BC:本體接觸區域
CH:通道區域
CR:單元區域
DE:汲極電極
EPI、EPS:磊晶層
FFP:場板電極
GE:閘極電極
GOX:閘極絕緣膜
GPE:閘極引出電極
GPU:閘極引出部
IL:層間絕緣膜
LR:n型半導體區域
NC1、NC2、NC3:n型柱區域
PC1、PC2、PC3:p型柱區域
PAS:表面保護膜
PER:周邊區域
PR1:p型半導體區域
SPE:源極引出電極
SPR:源極引出區域
SR:源極區域
TR:中間區域

Claims (6)

  1. 一種半導體裝置之製造方法，具有以下步驟：(a)在第一導電型之半導體層形成多數之第一溝；(b)由相對於該半導體層之頂面傾斜的第一角度，將與該第一導電型相反導電型之第二導電型的雜質注入該第一溝的側面，藉此在該第一溝之該側面形成該第二導電型之第一半導體區域；(c)藉由將該第二導電型之半導體埋入該第一溝中，而在該第一溝中形成第一柱，且形成由該第一柱間之該半導體層所形成的第二柱；及(d)在該半導體層之上部形成半導體元件；其中該第一半導體區域係由該第二柱之側面的上端延伸至該第二柱之途中深度而形成；且該半導體裝置之製造方法更具有以下步驟：在該(a)步驟後，且該(c)步驟前，由相對於該半導體層之該頂面傾斜的第二角度，將該第二導電型之雜質注入該第一溝之該側面，藉此在該半導體層之該頂面形成該第二導電型之第二半導體區域；其中該第二半導體區域之深度比該第一半導體區域之深度淺，該第二半導體區域之雜質濃度比該第一半導體區域之雜質濃度高。
  2. 一種半導體裝置之製造方法，具有以下步驟：(a)在第一導電型之半導體層形成多數之第一溝； (b)由相對於該半導體層之頂面傾斜的第一角度，將與該第一導電型相反導電型之第二導電型的雜質注入該第一溝的側面，藉此在該第一溝之該側面形成該第二導電型之第一半導體區域；(c)藉由將該第二導電型之半導體埋入該第一溝中，而在該第一溝中形成第一柱，且形成由該第一柱間之該半導體層所形成的第二柱；及(d)在該半導體層之上部形成半導體元件；其中該第一半導體區域係由該第二柱之側面的上端延伸至該第二柱之途中深度而形成；且該半導體裝置之製造方法更具有以下步驟：在該(a)步驟後，且該(c)步驟前，由相對該半導體層之該頂面傾斜的第三角度，將與該第一導電型相反導電型之該第二導電型的雜質注入該第一溝之該側面，藉此在該第一溝之該側面形成該第二導電型之第三半導體區域；其中該第一角度比該第三角度更接近相對於該半導體層之頂面為垂直的角度，該第三半導體區域之深度比該第一半導體區域之深度淺，該第一柱及該第二柱排列之第一方向的該第三半導體區域之寬度，比該第一方向的該第一半導體區域之寬度大。
  3. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，該步驟(c)中，在1000℃以上之溫度下加熱該半導體層。
  4. 如申請專利範圍第3項之半導體裝置之製造方法，其中，連續進行該(b)步驟及該(c)步驟。
  5. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，該第一柱及該第二柱分別由碳化矽形成。
  6. 如申請專利範圍第1或2項之半導體裝置之製造方法，其中，該半導體元件係為場效電晶體，該場效電晶體具有埋入到形成於該半導體層的頂面之第二溝內的閘極電極。
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