JP4304433B2 - 半導体素子 - Google Patents
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Description
【発明の属する技術分野】
本発明は、第1導電型領域と、第2導電型領域とを交互に配置した並列pn構造部を備える半導体素子に関し、高耐圧且つ大電流容量のMOSFET(絶縁ゲート型電界効果トランジスタ)、IGBT(絶縁ゲート型パイポーラトランジスタ)等に適用可能である。
【0002】
【従来の技術】
一般に半導体素子は、半導体基板の片面に少なくとも二つの主電極をもつ横型半導体素子と、両面に電極をもつ縦型半導体素子とに大別される。縦型半導体素子は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアス電圧による空乏層が拡がる方向とが同じである。
例えば、通常のプレーナ型のnチヤネル縦型MOSFETの場合、例えば高抵抗のn型ドリフト領域の部分は、単一導電型でほぼ均一な不純物濃度であり、MOSFETがオン状態の時は縦方向にドリフト電流を流す領域として働き、オフ状態の時は空乏化して耐圧を高める。
【0003】
この高抵抗のn型ドリフト領域の厚さを薄くすることは、電流経路を短くしてドリフト抵抗が低くなるのでMOSFETの実質的なオン抵抗を下げる効果に繋がる。しかし、オフ状態の時、耐圧を担うpn接合から進行するドレインーベース間空乏層の広がる幅が狭くなり、シリコンの臨界電界強度に早く達するため、耐圧が低下してしまう。
従って高耐圧の半導体素子では、n型ドリフト領域が厚くなるため必然的にオン抵抗が大きくなり、損失が増すことになる。すなわちオン抵抗と耐圧との間にトレードオフ関係がある。
【0004】
このトレードオフ関係は、IGBT、パイポーラトランジスタ、ダイオード等の半導体素子においても同様に成立することが知られている。また、この問題は、オン時にドリフト電流が流れる方向と、オフ時の逆バイアスによる空乏層の延びる方向が異なる横型半導体素子についても共通である。
この問題に対する解決法として、ドリフト層を、不純物濃度を高めたn型の領域とp型の領域を交互に配置した並列pn構造で構成し、オフ状態の時は空乏化して耐圧を負担するようにした構造の半導体素子が、特許文献1、特許文献2、特許文献3等に開示されている。また、トレンチにエピタキシャル成長層を形成し、深さ方向に均一な拡散層を形成する方法については特許文献4等に開示されている。しかし、この文献では、トレンチ側壁をテーパー角を付けて形成する内容については説明されていない。
【0005】
通常のプレーナ型のnチヤネル縦型MOSFETとの構造上の違いは、ドリフト部が一様・単一の導電型でなく、例えば縦形層状のn型ドリフト領域と縦形層状のp型の仕切領域を交互に繰り返して接合した並列pn構造部となっている点である。
並列pn構造部の不純物濃度が高くても、オフ状態では並列pn構造部の縦方向に配向する各pn接合から空乏層がその横方向双方に拡張し、ドリフト領域全体を空乏化するため、高耐圧化を図ることができる。なお、本発明の発明者らは、オン状態では電流を流すとともに、オフ状態では空乏化する並列pn層からなるドリフト部を備える半導体素子を超接合半導体素子と称することとする。
【0006】
【特許文献1】
特開2001−298190号公報
【特許文献2】
特開2000−286417号公報
【特許文献3】
特開2001−313391号公報
【特許文献4】
特開2001−196573号公報
【0007】
【発明が解決しようとする課題】
図22は従来のnチャネル型超接合MOSFETの主要部の断面図である。
n+ドレイン領域7の上にn型ドリフト領域1とp型仕切り領域2とを交互に配置した並列pn層があり、そのp型仕切り領域2の上にpベース領域3が形成され、そのpベース領域3の表面層に選択的にn+ソース領域6とp+コンタクト領域4とが形成されている。n型ドリフト領域1およびp型仕切り領域2はともに縦型層状であり紙面に垂直方向に延びている。
n型ドリフト領域1の上方には不純物濃度の高い表面n型ドリフト領域5が形成されている。表面n型ドリフト領域5とn+ソース領域6とに挟まれたpベース領域3の表面上にはゲート絶縁膜8を介してゲート電極9が設けられている。n+ソース領域6とp+コンタクト領域4との表面に共通に接触してソース電極11が設けられ、n+ドレイン領域7の裏面に接してドレイン電極12が設けられている。10はゲート電極9とソース電極11とを絶縁するための絶縁膜である。
【0008】
n型ドリフト領域1およびp型仕切り領域2の形状は他の形状とすることもできる。
図22に示す超接合半導体素子において、耐圧を確保しつつ低オン抵抗を得るためには、n型ドリフト領域1とp型仕切り領域2の総不純物量を概ね同じ(それぞれの領域幅が同じ場合は不純物濃度を概ね同じ)にし、深さ方向の不純物濃度が概ね均−となるようにする必要がある。
図23(a)、(b)は、それぞれ図22のA−A'線、B−B'線に沿った断面の不純物プロフィル図である。n型ドリフト領域1とp型仕切り領域2との不純物濃度がほぼ等しいことがわかる。
【0009】
しかし、上記のような超接合半導体素子は、アバランシェ降伏時の動作抵抗が負性抵抗となるため、アバランシェ電流による局部集中が起こりやすく、十分なアバランシェ耐量を確保することができない問題がある。
図24(a)、(b)は、それぞれ図22のA−A'線、B−B'線に沿った断面における電界強度分布図である。パラメータは電流密度である。
図23に示したような深さ方向の不純物濃度が均−である超接合MOSFETの場合、アバランシエ降伏時の電界分布は、10mA/cm2で表面側のp型ベース領域3とn型ドリフト領域1との間のpn接合と裏面側のn+型ドレイン領域7とp型仕切り領域2との間のpn接合で最大となるが、その部分を除くと深さ方向にフラットとなる。電界が0の部分は無いのでpn構造部は全て空乏化していると考えられる。
【0010】
しかし、アバランシェ降伏電流が増加し(50mA/cm2、1000mA/cm2)、アバランシェによって発生する可動キャリアが増加すると、表面側に蓄積する正孔と裏面側に蓄積する電子によって表面側と裏面側のpn接合の電界は強められ、電界分布は凹状に移行することになる。凹状の底部は低電流時のフラットな電界より低いので、大電流におけるアバランシェ降伏電圧は低電流でのアバランシェ降伏電圧より低くなり、動作抵抗は負性抵抗を示すことになる。この負性抵抗のため、アバランシェ降伏時は電流集中を起こしやすく、アバランシェ耐量向上を難しくさせている。
【0011】
図25(a)、(b)、図26(a)、(b)は、それぞれn型ドリフト領域1とp型仕切り領域2との総不純物量のバランスをn=pからn>p、n<pに約9%崩した場合の電界強度分布図である。パラメータは電流密度である。
n=pの場合と同様であり、電流が増す程中間部の電界強度は低くなっている。
図27はシミュレーションで求めたアバランシェ降伏時の電流電圧特性図である。
n=pは、各領域の総不純物量が同じ場合であり、n>pやp>nは総不純物量のバランスを約9%崩した場合である。
【0012】
n=pやp>nの場合は負性抵抗となっていることがわかる。n>pの場合においては、動作抵抗は正性抵抗を示すが、耐圧の低下が問題となってしまう。
また、各領域の不純物量バランスを崩して耐圧を確保した場合に、n型ドリフト領域1とp型仕切り領域2と総不純物量のバラツキを数%以内に抑えなければならず、良品率良く生産するのが困難である。
このような問題に鑑み本発明の目的は、耐圧とオン抵抗とのトレードオフ関係を大幅に改善する超接合半導体素子において、アバランシェ耐量を向上させ、かつ耐圧低下が少なく、しかも耐圧バラツキの少ない超接合半導体素子を提供することにある。
【0013】
【課題を解決するための手段】
【0014】
【0015】
【0016】
前記の目的を達成するために、第1と第2の主面と、第1と第2の主面にそれぞれ設けられた主電極と、第1と第2の主面間の第2の主面側に第1導電型低抵抗層を備え、該第1導電型低抵抗層上に第1導電型領域と、第2導電型領域とを交互に配置した並列pn層とを備え、該並列pn層が第1の主面側にある半導体素子において、第1主面側で前記第2導電型領域の領域幅が隣接する第1導電型領域の領域幅より広く、前記第2導電型領域の領域幅が第1主面側から第2主面側に向かい深さ方向に減少していて、第2主面側で前記第2導電型領域の領域幅が隣接する第1導電型領域の領域幅より狭く、且つ、不純物濃度が等しく、並列pn層の長さをc(μm)とし、単位並列pn層の最小ピッチをT(μm)とし、第2導電型領域の第1主面側に対するテーパー角をθ(°:degree)とし、c/(T/2)で表されるアスペクト比xとしたとき、
【0017】
【数1】
70≦(−11.27+0.1236θ)(x−(−112.7+1.292θ))2+(146100−4913θ+55.12θ2−0.2062θ3)
とし、
【0018】
【数2】
T/2>c/tanθ
となるように、cとθとxとTを決めることで、テーパー角が90°の場合のブレークダウン電圧に対して70%以上のブレークダウン電圧とする構成とする。尚、ブレークダウン電圧はアバランシェ降伏時の電圧のことである。
また、前記第2導電型領域が周期的に狭くなるようにするとよい。
また、前記第1導電型領域の総不純物量と前記第2導電型領域の総不純物量が同じであるとよい。
【0019】
【発明の実施の形態】
〔実施例1〕
図1は本発明にかかる縦型超接合MOSFETの実施例1の主要部断面図である。主要部の周囲に主に耐圧を担う耐圧構造部が設けられるが、その部分も例えば特開2001−298190号公報と同様の並列pn層とし、あるいは更にフィールドプレート構造等の通常の耐圧構造を設ければ良いので省略する。
n+ドレイン領域7の上にn型ドリフト領域1とp型仕切り領域2とを交互に配置した並列pn構造部があり、そのp型仕切り領域2の上にpベース領域3が形成され、そのpベース領域3の表面層に選択的にn+ソース領域6とp+コンタクト領域4とが形成されている。n型ドリフト領域1の上方には不純物濃度の高い表面n型ドリフト領域5が形成されている。表面n型ドリフト領域5とn+ソース領域6とに挟まれたpベース領域3の表面上にはゲート絶縁膜8を介してゲート電極9が設けられている。n+ソース領域6とp+コンタクト領域4との表面に共通に接触してソース電極11が設けられ、n+ドレイン領域7の裏面に接してドレイン電極12が設けられている。10はゲート電極9とソース電極11とを絶縁するための絶縁膜である。
【0020】
n型ドリフト領域1およびp型仕切り領域2は例えば縦型層状であり紙面に垂直方向に延びている。
図22の従来の縦型超接合MOSFETとの違いは、表面側でp型仕切り領域2の幅がn型ドリフト領域1の幅より広く(Wpt>Wnt)、p型仕切り領域の領域幅が表面から裏面に向かい深さ方向に減少していて、裏面側ではp型仕切り領域2の幅がn型ドリフト領域1の幅より狭く(Wnt>Wpt)なっている点である。
p型仕切り領域2の不純物濃度とn型ドリフト領域1の不純物濃度は概ね同じであり、表面側ではp型不純物量がn型不純物量より多く、裏面側ではn型不純物量がp型不純物量より多くなっている。
【0021】
なお、本実施例は600Vクラスであり、各部の寸法及び不純物濃度等は次のような値をとる。
nドリフト領域の厚さ42.0μm、p型仕切り領域2の最表面側と最裏面側における幅5.0μm及び3.0μm(n型ドリフト領域1の幅はp型仕切り領域2とは逆)、並列pn層のピッチ8.0μm、p型仕切り領域2とn型ドリフト領域1の不純物濃度2.5×1015cm-3、pウェル領域3の拡散深さ3.0μm、表面不純物濃度3.0×1017cm-3、n+ソース領域6の拡散深さ1.0μm、表面不純物濃度3.0×1020cm-3、表面n型ドリフト領域5の拡散深さ2.0μm、表面不純物濃度2.0×1016cm-3、n+ドレイン領域7の不純物濃度2.0×1018m-3、厚さ200μmである。
【0022】
図2(a)、(b)は、それぞれ図1のC−C'線、D−D'線に沿った断面における電界強度分布図である。パラメータは電流密度である。
図1の超接合MOSFETの場合、p型仕切り領域2の領域幅が、表面から裏面に向かうに従って狭くなっているため(不純物濃度は各領域で同じ、n=p)、アバランシェ降伏時の電界分布は、表面側のp型ベース領域3とn型ドリフト領域1の間のpn接合と裏面側のn+ドレイン領域7とp型仕切り領域2との間のpn接合で最大となるがその電界を除き、表面側と裏面側とで深さ方向に中間部で高い凸型の分布となる。
【0023】
この凸型の面積がおよそ降伏電圧となるため、n型ドリフト領域1、p型仕切り領域2の領域幅が均一の場合に比較して低電流でのアバランシェ降伏電圧は低くなってしまう。しかし、アバランシェ降伏電流が増し、電子、正孔からなる可動電荷が増えると、表面側に集められる正孔は表面のpn接合の電界を強めるように作用し、裏面側に集められる電子は裏面のpn接合の電界を強めるように作用するため、深さ方向の電界分布は凸型からフラットな分布へと移行する。それ故、この状態までアバランシェ降伏時の動作抵抗は正性抵抗を示すことになる。更にアバランシェ降伏電流が増し、可動電荷(電子、正孔)が増えると、表面側のpn接合と裏面側のpn接合の電界は可動電荷によって更に強められ、電界はフラットな分布から凹型の分布へと移行する。
【0024】
この状態では、凹型の底部がフラットな分布より下がるため、アバランシェ降伏時の動作抵抗は負性抵抗を示すことになる。従って、動作抵抗が負性抵抗となるまで、アバランシェ電流は正性抵抗により分散されるので、アバランシェ耐量を向上させることができる。負性抵抗の時のように熱暴走から破壊に至ることが無くなる。このように、動作抵抗を正性抵抗とするためには、電界分布が表面側と裏面側で電界を緩和された凸型となる不純物量分布にすればよく、必ずしも一様に減少する領域幅を有する必要はない。
【0025】
図3(a)、(b)、図4(a)、(b)、それぞれn型ドリフト領域1とp型仕切り領域2との総不純物量のバランスをn>p、n<pに約9%崩した場合の電界強度分布図である。パラメータは電流密度である。n=pの場合と傾向は同じであり、深さ方向に中間部で高い凸型の分布となる。電流が増すとフラットな分布になって、正性抵抗を示すことを示唆している。特にn<pの場合は、表面側(図の左側)での電界強度分布の低下が大きく、アバランシェ降伏電流の増加に伴いフラットになっている。図5はシミュレーションで求めたアバランシェ降伏時の電流電圧特性図である。
【0026】
n=pが各領域の総不純物量が同じ場合であり、n>p、p>nは総不純物量のバランスを9%変えた場合である。n=pの場合でも、500A/cm 2 の範囲において動作抵抗は正性抵抗を示している。また、総不純物量のバランスを崩した場合においても動作抵抗は正性抵抗を示している。特にn<pの場合に正性抵抗が顕著である。図1のMOSFETの構造は、これまでの超接合半導体素子と同様に、エピタキシャル成長、選択エッチング、イオン注入と熱処理等の工程により製造できる。
【0027】
n型ドリフト領域1およびp型仕切り領域は縦型層状としたが、いずれかの領域が平面的に正方格子、三方格子、六方格子の格子点上に配置され、他方がそれを取り囲む形状であっても良い。以後の例についても同様である。
〔実施例2〕
図6は本発明にかかる縦型超接合MOSFETの実施例2の主要部断面図である。
実施例1の図1と異なるのは、p型仕切り領域2の領域幅が表面から裏面に向かい周期的に狭くなっている点である。p型仕切り領域2の総不純物量とn型ドリフト領域1の総不純物量はほぼ同じとしている。
【0028】
周期的に変化する層の厚さは6μmであり、領域幅は深さ方向に進む程0.3μmずつ狭くなっている。表面側におけるp型仕切り領域2の領域幅が隣接するn型ドリフト領域1に対し広く、裏面側が狭くなっていれば、実施例1と同様な効果が得られる。
図7は実施例2のアバランシェ降伏時のシミュレーション結果を示した電流電圧特性図である。
総不純物量が同じn=pの場合でも、アバランシェ電流が500A/cm 2 以下の範囲において正性抵抗が確保されている。n>p、n<pの場合も実施例1とほぼ同様の特性となっている。
〔参考例1〕
図8は本発明にかかる縦型超接合MOSFETの参考例1の主要部断面図である。
【0029】
実施例1の図1と異なるのは、p型仕切り領域2の領域幅が表面から所定領域だけ広くなっている点である(Wpt>Wnt)。裏面側ではp型仕切り領域2とn型ドリフト領域1の領域幅が同じである(Wpt=Wnt)。例えば、p型仕切り領域2の領域幅が広い領域は表面から13μmの範囲で、その領域幅は5μmである。
なお、不純物濃度はp型仕切り領域2及びn型ドリフト領域1とも同じで、深さ方向においても均一としている。
この場合、アバランシェ降伏時の電界分布は実施例1と異なり、表面側だけで並列pn層の不純物量バランスが崩れているだけなので、電界分布は表面側のpn接合付近で低く、裏面側ではフラットな分布となる。アバランシェ降伏電流が増加するに伴い、アバランシェによって発生した正孔が表面側の電界を強めるため、電界はフラットな分布に近づく。従って、動作抵抗は正性抵抗となり、電流集中によるアバランシェ破壊を抑制することが可能となる。
【0030】
図9は本参考例1のアバランシェ降伏時のシミュレーション結果を示した電流電圧特性図である。総不純物量が同じn=pの場合でも、約500A/cm 2 まで正性抵抗が確保されている。平均的な領域幅がp型仕切り領域2の方が大きいので、n<pの場合、不純物量バランスの崩れが大きく、低電流でのアバランシェ降伏電圧が低い。
〔参考例2〕
図10は本発明にかかる縦型超接合MOSFETの参考例2の主要部断面図であり、p型仕切り領域2の不純物濃度が深さ方向に濃度勾配を有する場合である。
【0031】
図11(a)、(b)は図10のE−E'断面、F−F'断面の不純物濃度プロファイル図である。
p型仕切り領域2の不純物濃度は、表面から裏面に向かい低くなる濃度勾配となっている。一方、n型ドリフト領域1の不純物濃度は深さ方向に均−である。p型仕切り領域2の総不純物量とn型ドリフト領域1の総不純物量とは概ね同じとしている。それ故、表面側ではp型不純物量がn型不純物量より多く、裏面側ではn型不純物量がp型不純物量より多くなっている。
なお、本実施例は600Vクラスであり、各部の寸法及び不純物濃度等は実施例1とほぼ同等である。n型ドリフト領域1及びp型仕切り領域2の幅8.0μm(並列pn層のピッチ16.0μm)。n型ドリフト領域1の不純物濃度2.5×1015cm-3、p型仕切り領域2の不純物濃度(深さ方向の中心)2.5×1015cm-3、不純物濃度勾配は中心の不純物濃度に対し±50%である。
【0032】
本参考例2の超接合MOSFETの場合、p型仕切り領域2の不純物濃度が表面から裏面に向かい低くなるように形成されているため、アバランシェ降伏時の電界分布は、表面側のp型ベース領域3とn型ドリフト領域1との間のpn接合と裏面側のn+ ドレイン領域7とp型仕切り領域2との間のpn接合で最大となるがその電界を除き、深さ方向に凸型の分布となる。この凸型の面積がおよそ降伏電圧となるため、p型仕切り領域2の不純物濃度が均一の場合に比較してアバランシェ降伏電圧は低くなってしまう。
しかし、アバランシェ降伏電流が増し、電子、正孔からなる可動電荷が増えると、表面側に集められる正孔は表面のpn接合の電界を強めるように作用し、裏面側に集められる電子は裏面のpn接合の電界を強めるように作用するため、深さ方向の電界分布は凸型からフラットな分布へと移行する。それ故、この状態までアバランシェ降伏時の動作抵抗は正性抵抗を示すことになる。
【0033】
更にアバランシェ降伏電流が増し、可動電荷が増えると、表面側のpn接合と裏面側のpn接合の電界は可動電荷によって更に強められ、電界はフラットな分布から凹型の分布へと移行する。この状態では、凹型の底部がフラットな分布より下がるため、アバランシェ降伏時の動作抵抗は負性抵抗を示すことになる。
従って、動作抵抗が負性抵抗となるまで、アバランシェ電流は正性抵抗により分散されため、アバランシェ耐量は向上することになる。
このように、動作抵抗を正性抵抗とするためには、電界分布が凸型(表面側と裏面側で電界を緩和する)となる不純物濃度分布にすればよく、一様な不純物濃度勾配を有する必要はない。
【0034】
図12はシミュレーションで求めたアバランシェ降伏時の電流電圧特性図である。
n=pが各領域の総不純物量が同じ場合であり、n>p、n<pは総不純物量のバランスを約9%変えた場合である。n=pの場合でも、500A/cm2以下の範囲において動作抵抗は正性抵抗を示している。また、総不純物量のバランスを崩した場合においても動作抵抗は正性抵抗を示している。
図13は、耐圧の総不純物量バランス依存性を示した特性図である。総不純物量バランスが取れている条件では(0%)、p型仕切り領域2が均−の場合(従来構造)に比べ耐圧は低下するものの、総不純物量のバラツキに関しては改善されている。p型仕切り領域2に不純物濃度勾配を有する構造では、総不純物量のバラツキに関して鈍感であり、良品率を向上させるのに有利であることがわかる。
〔参考例3〕
主要部断面図が図10と同じ縦型超接合MOSFETにおいて、図10のE−E'断面、F−F'断面の不純物濃度プロファイルを図14(a)、(b)のようにn型ドリフト領域1の不純物濃度を深さ方向に変化させることもできる。
【0035】
n型ドリフト領域1の不純物濃度が表面から裏面に向かい高くなる濃度勾配となっている。
この点を除き、動作原理はp型仕切り領域2に不純物濃度勾配を持たせた場合と同じである。
図15はn型ドリフト領域1に不純物濃度勾配を持たせた構造でのアバランシェ降伏時のシミュレーション結果を示した電流電圧特性図である。この場合においても、600A/cm2以下の範囲で正性抵抗が得られる。
〔参考例4〕
図16は本発明にかかる縦型超接合MOSFETの参考例4の主要部断面図であり、p型仕切り領域2の不純物濃度が深さ方向に周期的に変化している場合である。
【0036】
図17(a)、(b)は図16のG−G'断面、H−H'断面の不純物濃度プロファイル図である。参考例2と異なるのは、p型仕切り領域2の不純物濃度が表面から裏面に向かい周期的に低くなっている点である。周期的に変化する層の厚さは7μmであり、不純物濃度の勾配は深さ方向の中心に対し±50% としている。p型仕切り領域2の総不純物量とn型ドリフト領域1の総不純物量とは概ね同じとしている。p型仕切り領域2の不純物濃度が表面側で高く、裏面側が低くなっていれば、参考例2と同様な効果が得られる。
【0037】
図18は参考例4のアバランシェ降伏時のシミュレーション結果を示した電流電圧特性図である。総不純物量が同じ(n=p)場合でも、600A/cm2以下の範囲で正性抵抗が得られる。
なお、周期的に変わる不純物濃度にピークを有していてもよく、p型仕切り領域2とは逆にn型ドリフト領域1が周期的な不純物濃度勾配を有していても同様の効果が得られる。
〔参考例5〕
図19は、本発明にかかる縦型超接合MOSFETの参考例5の主要部断面図であり、p型仕切り領域2の不純物濃度が表面から所定領域だけ高くなっている場合である。
【0038】
図20(a)、(b)は図19のI−I'断面、J−J'断面の不純物濃度プロファイル図である。不純物濃度の高い領域は表面から13μmの領域で、不純物濃度はこの領域以外のp型仕切り領域2の150%であり、不純物濃度の高い領域以外の不純物濃度は隣接するn型ドリフト領域1の不純物濃度と同じ2.5×1015/cm3である。参考例4と異なり、不純物濃度が高くなっている領域は、表面からの所定領域のみで、裏面側ではp型仕切り領域2とn型ドリフト領域1の不純物濃度が同じ不純物濃度となっている。なお、この場合、アバランシェ降伏時の電界分布は参考例4と異なり、表面側の並列pn層の不純物濃度バランスが崩れているだけなので、電界分布は表面側のpn接合付近で低く、裏面側はフラットな分布となる。
【0039】
アバランシェ降伏電流が増加するに伴い、アバランシェによって発生した、正孔が表面側の電界を強めるため、電界はフラットな分布に近づく。従って、動作抵抗は正性抵抗となり、電流集中によるアバランシェ破壊を抑制することが可能となる。
図21は参考例5のアバランシェ降伏時のシミュレーション結果を示した電流電圧特性図である。総不純物量が同じ(n=p)場合でも、600A/cm2以下の範囲で正性抵抗が得られる。なお、本実施例はMOSFETで記載されているが、IGBT、ショットキーダイオード、FWD、バイポーラトランジスタ等でも同様な効果が得られる。
【0040】
つぎに、前記の図1に示した並列pn層はn型ドリフト領域1とp型仕切り領域2で構成され、以下で定義されるテーパー角およびアスペクト比と耐圧およびオン抵抗の関係について説明する。このテーパー角は、トレンチ内にエピタキシャル成長で均一な半導体層(p型仕切り領域2)を形成するときに役立つ。
図28は、アスペクト比およびテーパー角の定義について説明する図であり、同図(a)は図1に示した並列pn層の部分拡大図で、同図(b)は同図(a)の単位並列pn層の幅を半分にした図である。
並列pn層20はp層(p型仕切り領域2)、n層(n型ドリフト領域1)で構成される単位並列pn層21が繰り返し並んだ構造となっている。その単位並列pn層21の繰り返しのピッチは単位並列pn層21の幅となる。この単位並列pn層21のp層側およびn層側をそれぞれ半分にした図を図28(b)に示す。単位並列pn層21のp層側およびn層側をそれぞれ半分にして合わせた幅をSJピッチとしてsで表すこととする。
【0041】
表面側でのp型仕切り領域の幅をa(=Wpt:単位はμm)、n型ドリフト領域の幅をb(=Wnt:単位はμm))、裏面側のp型仕切り領域の幅をb(=Wpb)、n型ドリフト領域の幅をa(=Wnb)、単位並列pn層の長さ(以下、SJ長さと呼ぶ。SJとは超接合のこと)をc(単位はμm)とするとき、テーパー角θ(単位は°:degree)、アスペクト比xを次のように定義する。
【0042】
【数5】
アスペクト比x=c/(a+b)
【0043】
【数6】
テーパー角θ=tan-(c/(a−b))
以下に説明するアスペクト比x、テーパー角θについてはこの式で求められる数値であるものとする。ただし、テーパー角θが90°の場合には適用されないものとする。
尚、前記の単位並列pn層の長さcはn+ソース領域5とn+ドレイン領域7の間の間隔に等しい。
【0044】
図29は、図1に示した縦型超接合半導体素子を600Vクラスに適用した場合の耐圧(BVds)、オン抵抗(RonA)およびSJピッチ(SJPitch)の関係を示し、同図(a)は耐圧とSJピッチの関係、同図(b)はオン抵抗と耐圧の関係を示す図である。c=40μmとした場合である。尚、BVdsはブレークダウン電圧である。また、SJピッチsはa+bに相当する。従って、単位並列pn層21の繰り返しピッチ(単位並列pn層のピッチ)は2sとなる。
図29(a)からわかるように、テーパー角θが90°では耐圧の低下はほとんどないのにもかかわらず、テーパー角θが90°より小さくなるのに伴って、耐圧が低下していることがわかる。これは、テーパー角θが小さくなると、表面側と底面側の中間位置での電界強度が高くなり耐圧が低下する。また、SJピッチsが狭くなるほど、その低下が大きくなっていることがわかる。これは、SJピッチsが狭くなるほど、中間位置での電界強度が高くなるためである。
【0045】
しかしながら、図29(b)のオン抵抗と耐圧のトレードオフからわかるようにオン抵抗はほとんど変わっていない。これは、テーパー角θおよびSJピッチsが変化しても、n型ドリフト領域1の平均の総断面積が変化しないためである。しかし、テーパー角θとSJピッチsが小さくなるとJFET効果でオン抵抗は増大する。SJピッチsを極端に小さくすると表面側でn型ドリフト領域1が消滅して、チャネルからのキャリアの掃き出し口がなくなりデバイスを構成できなくなる。そのためSJピッチsを極端に小さくする場合はSJ長さcも小さくするかテーパー角θを大きく選ぶ必要がある。
【0046】
前記のことから、耐圧を十分に確保するためには、テーパー角θとSJピッチsの関係を明らかにする必要がある。但し、SJ長さcを固定すると、アスペクト比xはSJピッチsに逆比例する。
図30、図31は、図1に示した縦型超接合半導体素子をそれぞれ200Vクラス、100Vクラスに適用した場合の耐圧(BVds)、オン抵抗(RonA)およびSJピッチ(SJPitch)の関係を示し、同図(a)は耐圧とSJピッチの関係、同図(b)はオン抵抗と耐圧の関係を示す図である。
図29と同様に、テーパー角θが小さくなるほど、また、SJピッチsが狭くなるほど耐圧の低下は顕著になっていることがわかる。なお、図30、図31においてSJ長さcはそれぞれ10μm、5μmである。
【0047】
図32は、図29、図30、図31に示した耐圧を規格化した耐圧(BVds/BVds(90°))とアスペクト比の関係をテーパー角をパラメータとして示した図で、同図(a)は全体図、同図(b)は同図(a)の規格化した耐圧が70%以上を示す領域を拡大した拡大図である。この図32は、図29、図30、図31に示した各耐圧クラスについて、すべてを含んでいる。尚、規格化した耐圧(BVds/BVds(90°))とは、テーパー角θが90°のときのブレークダウン電圧で規格化したブレークダウン電圧のことであり、パーセント(%)で示す。
【0048】
図32からほぼテーパー角θが同じであれば、耐圧クラスには関係なく、規格化した耐圧(BVds/BVds(90°))とアスペクト比xとの関係が同じであることがわかる。特に図32(b)で示したように規格化した耐圧が70%以上となる領域では良い一致を示していることがわかる。
図32(b)に示した関係から、規格化した耐圧(BVds/BVds(90°))とテーパー角θの関係を2次近似のフィッティング(2次方程式での数式化)を行なった。各テーパー角θでの規格化した耐圧とアスペクト比の近似式は次のようになる。θ=89°では
【0049】
【数7】
y=−0.2756x2+1.262x+99.55θ=88°
では
【0050】
【数8】
y=−0.4014x2+0.6467x+101.7θ=87°
では
【0051】
【数9】
y=−0.5227x2+0.3070x+104.5
ここで、yは各テーパー角θでの規格化した耐圧(BVds/BVds(90°))であり、単位はパーセント(%)である。またxはアスペクト比である。
これらの関係式をもとに、各次数の係数の近似式を求め、すべてのテーパー角θに適用可能な関係式(規格化した耐圧(%)とアスペクト比の関係式)を求めると、次のようになる。
【0052】
【数10】
y=(−11.27+0.1236θ)(x−(−112.7+1.292θ))2+(146100−4913θ+55.12θ2−0.2062θ3)
ここで、yは各テーパー角での耐圧を90°での耐圧で規格化した数値であり、単位はパーセントである。また、xはアスペクト比で、θはテーパー角であり、単位は度である。
この計算式から得られるテーパー角θが87°、88°、89°での結果を図33(c)、(b)、(a)にそれぞれ曲線(実線)で示す。また、同図(d)には同図(a)、(b)、(c)を合わせて示す。
【0053】
図33から、規格化した耐圧が70%以上の場合に、ほぼすべてのテーパー角θで上記の3つの近似式が適用できる。
また、最小のSJピッチをW(単位はμm)とすると、最小のSJピッチWとSJ長さcとテーパー角θとの関係は、
【0054】
【数11】
W=c/tanθ
となる。しかし、このWの値では、前記したように、チャネルからのキャリアの掃き出し口がないため、デバイスを動作させるためにはW>c/tanθとする必要がある。つまり、最小の単位並列pn層ピッチT(単位はμm)は2W(=2c/tanθ)となる。
図34は、テーパー角θを89.9°、89.5°、89°、88.5°、88°、87.5°、87°、86.5°、86°、85.5°、85°とした場合の規格化した耐圧とアスペクト比の関係を示す図である。
【0055】
例えば、テーパー角θが89.5°以上で89.9°以下の場合、アスペクト比xをおよそ17以下に形成すれば、規格化した耐圧は70%以上で得られることとなる。
同様に、87°以上87.5°以下の場合ではアスペクト比をおよそ9以下にすれば、規格化した耐圧は70%以上で得られる。さらに、85°以上85.5°以下の場合ではアスペクト比をおよそ5.5以下にすれば規格化した耐圧は70%以上で得られる。当然、その他のテーパー角についても同様に計算式で求めたアスペクト比以下とすることで規格化した耐圧は70%以上で得られる。
【0056】
従って、前記のことをまとめると次のようになる。
前記の規格化した耐圧BVds/BVds(90°)を70%以上に確保するためには、
【0057】
【数12】
70≦(−11.27+0.1236θ)(x−(−112.7+1.292θ))2+(146100−4913θ+55.12θ2−0.2062θ3)・・・・(1)
とし、
【0058】
【数13】
W>c/tanθ・・・・(2)
となるように、cとθとxとWを決めるとよい。この(2)式は半導体素子を製作するときの条件となる。勿論、前記したように、単位並列pn層の最小のピッチTは2Wとなる。尚、(1)式、(2)式は、単位並列pn層20を構成するp型仕切り領域2とn型ドリフト領域1が回転対称で、それぞれの体積が互いに等しい場合を基に導きだしたが、異なっている場合でも構わない。つまり、(1)式、(2)式を満たすと、前記の規格化した耐圧BVds/BVds(90°)を70%以上に確保することができる半導体素子を製作できる。また、p型仕切り領域2とn型ドリフト領域1が互いにチャージバランスがとれていることが望ましい。
【0059】
【発明の効果】
以上説明したように本発明によれば、第1と第2の主面と、第1と第2の主面にそれぞれ設けられた主電極と、第1と第2の主面間の第2の主面側に第1導電型低抵抗層を備え、該第1導電型低抵抗層上に第1導電型領域と、第2導電型領域とを交互に配置した並列pn層とを備え、該並列pn層が第1の主面側にある半導体素子において、第1主面側で前記第2導電型領域の領域幅が隣接する第1導電型領域の領域幅より広く、前記第2導電型領域の領域幅が第1主面側から第2主面側に向かい深さ方向に減少していて、第2主面側で前記第2導電型領域の領域幅が隣接する第1導電型領域の領域幅より狭く、且つ、不純物濃度が等しく、並列pn層の長さをc(μm)とし、単位並列pn層の最小ピッチをT(μm)とし、第2導電型領域の第1主面側に対するテーパー角をθ(°:degree)とし、c/(T/2)で表されるアスペクト比xとしたとき、70≦(−11.27+0.1236θ)(x−(−112.7+1.292θ))2+(146100−4913θ+55.12θ2−0.2062θ3)とし、T/2>c/tanθとなるように、cとθとxとTを決めることで、テーパー角が90°の場合のブレークダウン電圧に対して70%以上のブレークダウン電圧とする構成とする。
【0060】
この構成により、総不純物量バラツキに対する耐庄の低下を抑制することができるので、生産性の高い(良品率の高い)超接合半導体素子を提供することが可能となる。
また、並列pn構造のSJ長さ、テーパー角、アスペクト比およびSJピッチを所定の値に設定することで、テーパー角90°の耐圧に対して70%以上の耐圧(規格化した耐圧)を得ることができる。
【図面の簡単な説明】
【図1】 本発明実施例1の超接合MOSFETの主要部断面図
【図2】 (a)、(b)はそれぞれ図1のC−C'、D−D'断面における電界分布図(n=pのとき)
【図3】 (a)、(b)はそれぞれ図1のC−C'、D−D'断面における電界分布図(n>pのとき)
【図4】 (a)、(b)はそれぞれ図1のC−C'、D−D'断面における電界分布図(n<pのとき)
【図5】 本発明実施例1の超接合MOSFETのアバランシェ電流電圧特性図
【図6】 本発明実施例2の超接合MOSFETの主要部断面図
【図7】 本発明実施例2の超接合MOSFETのアバランシェ電流電圧特性図
【図8】 参考例1の超接合MOSFETの主要部断面図
【図9】 参考例1の超接合MOSFETのアバランシェ電流電圧特性図
【図10】 参考例2、5の超接合MOSFETの主要部断面図
【図11】 (a)、(b)はそれぞれ参考例2の超接合MOSFETのE−E'、F−F'断面における不純物プロフィル図
【図12】 参考例2の超接合MOSFETのアバランシェ電流電圧特性図
【図13】 参考例2の総不純物量バランス依存性を示す特性図
【図14】 (a)、(b)はそれぞれ参考例3の超接合MOSFETのC−C'、D−D'断面における不純物プロフィル図
【図15】 参考例3の超接合MOSFETのアバランシェ電流電圧特性図
【図16】 参考例4の超接合MOSFETの主要部断面図
【図17】 (a)、(b)はそれぞれ参考例4の超接合MOSFETのG−G'、H−H'断面における不純物プロフィル図
【図18】 参考例4の超接合MOSFETのアバランシェ電流電圧特性図
【図19】 参考例5の超接合MOSFETの主要部断面図
【図20】 (a)、(b)はそれぞれ参考例5の超接合MOSFETのI−I'、J−J'断面における不純物プロフィル図
【図21】 参考例5の超接合MOSFETのアバランシェ電流電圧特性図
【図22】 従来の超接合MOSFETの主要部断面図
【図23】 (a)、(b)はそれぞれ従来の超接合MOSFETのA−A'、B−B'断面における不純物プロフィル図
【図24】 (a)、(b)はそれぞれ図22のA−A'、B−B'断面における電界分布図(n=pのとき)
【図25】 (a)、(b)はそれぞれ図22のA−A'、B−B'断面における電界分布図(n>pのとき)
【図26】 (a)、(b)はそれぞれ図22のA−A'、B−B'断面における電界分布図(n<pのとき)
【図27】 従来の超接合MOSFETのアバランシェ電流電圧特性図
【図28】 アスペクト比およびテーパー角の定義について説明する図であり、(a)は図1に示した並列pn層の部分拡大図で、(b)は(a)の単位並列pn層の幅の半分を示す図
【図29】 図1に示した縦型超接合半導体素子を600Vクラスに適用した場合の耐圧(BVds)、オン抵抗(RonA)およびSJピッチ(SJPitch)の関係を示し、(a)は耐圧とSJピッチの関係、(b)はオン抵抗と耐圧の関係を示す図
【図30】 図1に示した縦型超接合半導体素子を200Vクラスに適用した場合の耐圧(BVds)、オン抵抗(RonA)およびSJピッチ(SJPitch)の関係を示し、(a)は耐圧とSJピッチの関係、(b)はオン抵抗と耐圧の関係を示す図
【図31】 図1に示した縦型超接合半導体素子を100クラスに適用した場合の耐圧(BVds)、オン抵抗(RonA)およびSJピッチ(SJPitch)の関係を示し、同図(a)は耐圧とSJピッチの関係、同図(b)はオン抵抗と耐圧の関係を示す図
【図32】 図29、図30、図31に示した耐圧を規格化した耐圧(BVds/BVds(90°))とアスペクト比の関係をテーパー角をパラメータとして示した図で、(a)は全体図、(b)は(a)の規格化した耐圧が70%以上を示す領域を拡大した拡大図
【図33】 規格化した耐圧とアスペクト比の関係を近似式で示す図で、(a)はテーパー角θが89°の場合、(b)はテーパー角θが88°の場合、(c)はテーパー角θが87°の場合、(d)はすべてのテーパー角θの場合の図
【図34】 テーパー角θが85°〜89.9°とした場合の規格化した耐圧とアスペクト比の関係を示す図である。
【符号の説明】
1 n型ドリフト領域
2 p型仕切り領域
3 pベース領域
4 p+コンタクト領域
5 表面n型ドリフト領域
6 n+ソース領域
7 n+ドレイン領域
8 ゲート絶縁膜
9 ゲート電極
10 絶縁膜
11 ソース電極
12 ドレイン電極
20 並列pn層
21 単位並列pn層
a p型仕切り領域の表面側の幅/n型ドリフト領域の底面側の幅
b p型仕切り領域の裏面側の幅/n型ドリフト領域の表面側の幅
c SJ長さ
s SJピッチ
W 最小のSJピッチ
T 最小の単位並列pn層ピッチ
Claims (3)
- 第1と第2の主面と、第1と第2の主面にそれぞれ設けられた主電極と、第1と第2の主面間の第2の主面側に第1導電型低抵抗層を備え、該第1導電型低抵抗層上に第1導電型領域と、第2導電型領域とを交互に配置した並列pn層とを備え、該並列pn層が第1の主面側にある半導体素子において、第1主面側で前記第2導電型領域の領域幅が隣接する第1導電型領域の領域幅より広く、前記第2導電型領域の領域幅が第1主面側から第2主面側に向かい深さ方向に減少していて、第2主面側で前記第2導電型領域の領域幅が隣接する第1導電型領域の領域幅より狭く、且つ、不純物濃度が等しく、並列pn層の長さをc(μm)とし、単位並列pn層の最小ピッチをT(μm)とし、第2導電型領域の第1主面側に対するテーパー角をθ(°:degree)とし、c/(T/2)で表されるアスペクト比xとしたとき、
【数1】
70≦(−11.27+0.1236θ)(x−(−112.7+1.292θ))2+(146100−4913θ+55.12θ2−0.2062θ3)とし、
【数2】
T/2>c/tanθとなるように、cとθとxとTを決めることで、テーパー角が90°の場合のブレークダウン電圧に対して70%以上のブレークダウン電圧とすることを特徴とする半導体素子。 - 前記第2導電型領域が周期的に狭くなることを特徴とする請求項1に記載の半導体素子。
- 前記第1導電型領域の総不純物量と前記第2導電型領域の総不純物量が同じであることを特徴とする請求項1に記載の半導体素子。
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